JPH11338734A - コンピュ―タシステムおよびこのコンピュ―タシステムを動作させる方法 - Google Patents

Abstract

(57)【要約】 【課題】 デバッギングにおいて、命令の実行中にプロ
グラムの流れを監視することができるコンピュータシス
テムおよびこれを動作させる方法を提供する。 【解決手段】 コンピュータシステムは、オンチップＣ
ＰＵを備えている単一の集積回路チップ上にマイクロプ
ロセッサを含み、命令を実行するデータ処理部と、前記
データ処理部とメモリとの間に接続され、前記命令を前
記データ処理部に渡すデータリンクと、命令比較コード
を記憶する監視レジスタと、前記データリンクで渡され
た前記命令と前記命令比較コードとを比較して、前記比
較の結果に応じて比較出力信号を生成する前記データリ
ンクに接続された監視比較器と、を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータお
よびこのマイクロコンピュータを動作させる方法に関す
る。

【０００２】

【従来の技術と発明が解決しようとする課題】ルーチン
をデバッグする際に使用される上位マイクロコンピュー
タへの接続などチップがネットワークに接続できるよう
に外部通信ポートを備えた単一チップマイクロコンピュ
ータは周知である。相互接続マイクロコンピュータチッ
プがぞれぞれ局所メモリを備えているようなシステムも
知られている。チップ上の通信速度に関しては、普通、
ビットパケットはビット並列形式でチップ上の複数のモ
ジュール間で送信される。しかし、チップ上で使用され
るものと同じ並列ビット形式での外部のチップ外の通信
を備える際には電力消費と利用可能なピン空間について
問題が発生する。こうしたマイクロコンピュータには命
令またはコード列へのアクセスが必要であり、動作を効
率化するためには、ＣＰＵのアドレス空間内の複数の位
置から命令を取り出せるのが望ましい。共同継続欧州特
許出願第97308517.8号に記載の方法は、ＣＰＵのメモリ
アドレス空間の一部を形成する外部通信ポートをチップ
上に備えて、ＣＰＵから命令が取り出されて、ＣＰＵが
チップ上の並列形式からチップ外の通信用の並列レベル
の低い形式に変換するものである。

【０００３】デバッギングにおいては、ある命令が実行
されているときに、プログラムの流れを監視し対応する
ことができると便利な場合が多い。しかしながら、従来
のマイクロプロセッサでは、この機能を備えることが困
難であった。一つの解決法として試験対象であるＣＰＵ
により実行されるソフトウェアにこの監視機能を設ける
方法がある。この方法では、ＣＰＵのスピードが低下
し、デバッギングの手順を無効にすることになりかねな
い。他の解決法として、あるメモリ内で命令が記憶され
ている位置へのアクセスを監視する方法がある。しかし
ながら、この方法では、あるタイプの命令ではどの位置
に記憶されていても、必ずしもすべての命令を監視する
ことができなかった。

【０００４】

【課題を解決するための手段】本発明の第１の態様によ
れば、オンチップＣＰＵを備えている単一の集積回路チ
ップ上にマイクロプロセッサを含み、命令を実行するデ
ータ処理部と、前記データ処理部とメモリとの間に接続
され、前記命令を前記データ処理部に渡すデータリンク
と、命令比較コードを記憶する監視レジスタと、前記デ
ータリンクで渡された前記命令と前記命令比較コードと
を比較して、前記比較の結果に応じて比較出力信号を生
成する前記データリンクに接続された監視比較器と、を
含むコンピュータシステムが提供される。

【０００５】本発明の第２の態様によれば、オンチップ
ＣＰＵを有する単一の集積回路チップ上のマイクロプロ
セッサを含み、命令を実行するデータ処理部と、前記デ
ータ処理部とメモリとの間に接続され、前記データ処理
部に前記命令を渡すデータリンクと、命令比較コードを
記憶する監視レジスタと、を含むコンピュータシステム
を動作させる方法であって、前記データリンク上で渡さ
れた前記命令と前記命令比較コードとを比較し、前記比
較の結果に応じて比較出力信号を生成する手順を含むこ
とを特徴とする方法が提供される。

【０００６】前記ＣＰＵは、前記命令の部分を定義する
命令フィルタコードと、比較すべき命令比較コードとを
記憶するフィルタレジスタを含むことが好ましい。

【０００７】前記監視比較器は、前記命令比較コードと
比較すべき前記命令の部分を定めるために前記命令フィ
ルタコードで前記データリンク上で渡される前記命令を
フィルタリングする第１命令フィルタを含むことが好ま
しい。前記第１命令フィルタは、前記命令と前記命令フ
ィルタコードに基づいてビット毎にＡＮＤ演算を実行す
ると好適である。

【０００８】前記監視比較器は、前記命令と比較すべき
前記命令比較コードの部分を定めるために前記命令フィ
ルタコードで前記命令比較コードをフィルタリングする
第２命令フィルタを含むと良い。前記第２命令フィルタ
は、前記命令比較コードと前記命令フィルタコードに基
づいてビット毎にＡＮＤ演算を実行すると良い。

【０００９】前記命令フィルタコードにより定義された
前記命令の前記部分は、前記データ処理部により実行さ
れる動作を指定すると良い。前記命令フィルタコードに
より定義された前記命令比較コードの前記部分はメモリ
読取り動作を指定すると良い。前記命令フィルタコード
により定義された前記命令比較コードの前記部分がメモ
リ書込み動作を指定しても良い。前記命令フィルタコー
ドにより定義された前記命令比較コードの部分は前記デ
ータ処理部により処理されるデータを指定しても良い。
前記命令フィルタコードにより定義された前記命令比較
コードの部分は前記データ処理部により処理されるデー
タを指定しても良い。

【００１０】前記メモリは、前記データ処理部により実
行されるように２列以上の命令を記憶できることが好ま
しい。前記ＣＰＵは、前記命令列のどれが前記データ処
理部により実行中であるかを示すデータを記憶する順序
レジスタを含むと好適である。

【００１１】上述したコンピュータシステムを動作させ
る方法は、前記命令比較コードと比較すべき前記命令の
前記部分を判定するために、前記命令フィルタコードで
前記データリンクで渡された前記命令をフィルタリング
する第１フィルタリング手順を含むと好適である。

【００１２】前記第１フィルタリング手順は、前記命令
と前記命令フィルタコードに基づいてビット毎のＡＮＤ
演算の実行を含む。前記命令と比較すべき前記命令比較
コードの前記部分を判定するために、前記命令フィルタ
コードで前記命令比較コードをフィルタリングする第２
フィルタリング手順を含むことが好ましい。前記第２フ
ィルタリング手順は、前記命令比較コードと前記命令フ
ィルタコードに基づいてビット毎のＡＮＤ演算の実行を
含むと良い。

【００１３】

【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態のいくつかについて説明する。

【００１４】図１に示す好適な実施形態は、２つのＣＰ
Ｕ回路１２と１３ならびに複数のモジュール１４が備え
られている単一の集積回路チップ１１を含む。ＣＰＵ１
２と１３ならびに各モジュール１４は、各モジュールに
双方向で接続されるバスネットワーク１５により相互接
続されている。本実施形態では、バスネットワークはＰ
リンクと呼ばれ、Ｐリンクは図２に示す並列データバス
２０と、各モジュールに備えられモジュールをＰリンク
制御部２２に連結する専用制御線２１から成る。各モジ
ュールはＰリンクインターフェース２３を備えており、
Ｐリンクインターフェース２３は各Ｐリンク制御線２１
とインターフェース２３との間で制御信号を交換するた
めに状態マシンを統合するとともにデータバス２０とイ
ンターフェース２３との間で２つの相対する方向にデー
タを転送する。

【００１５】図１に示す実施形態では、様々なモジュー
ル１４が、外部接続２６を備える映像表示インターフェ
ース２５と、映像復号支援回路２７と、外部接続２９を
備える音声出力インターフェース２８と、外部接続３１
を備えるデバッグポート３０と、外部メモリに至る外部
バス接続３１を備えた外部メモリインターフェース３２
と、クロック回路３４と、複数のバスと複数の直列ワイ
ヤ出力接続３６を備えた様々な周辺インターフェース３
５と、外部接続８を備えたネットワークインターフェー
ス３７と、Ｐリンク制御部２２とを含む。この実施形態
の２つのＣＰＵ部１２と１３は全体的に構成が同様であ
り、各ＣＰＵ部は複数の命令実行部４０と、複数のレジ
スタ４１と、命令キャッシュ４２と、データキャッシュ
４３とを含む。この実施形態では、各ＣＰＵは実行部４
０に接続された事象論理回路４４も備えている。

【００１６】ＣＰＵはチップ上の命令キャッシュ４２か
ら命令を受信しチップ上のデータキャッシュ４３で読取
りまたは書込み動作を実行する従来の方式で動作可能で
ある。追加的に、読取りまたは書込み動作への外部メモ
リアクセスが外部メモリインターフェース３２とバス接
続３３により実行可能である。この実施形態における重
要な設備は、図２ないし図５により詳細に説明されるデ
バッグポート３０である。図２に示すように、この回路
は、ハードリセットピン４６に接続されたハードリセッ
ト制御部４５を備えている。制御部４５は図１に示すチ
ップ上のモジュールすべてに接続されているので、ハー
ドリセット信号がピン４６で能動化（アサート）される
と、チップ上の全回路がリセットされる。

【００１７】以下に説明されるように、このポート３０
はデバッグ処理手順で使用される重要な外部通信を備え
ている。チップ上のＣＰＵ１２と１３はポート３０を介
して通信する外部ソースから実行用の命令コードを確保
可能である。Ｐリンクシステム１５の通信はビット並列
形式で実行される。Ｐリンク１５のデータ経路２０での
送信は多バイトパケット、たとえば、各パケット当り３
５バイトで実行されるので、一つのパケットが、Ｐリン
クに沿って５つの連続８バイト転送で送信される。各転
送はビット並列形式である。ポート３０は、Ｐリンク１
５から獲得されるパケットの並列レベルを低下させるよ
うに構成されているので、これらのパケットは、出力３
１を介してビット直列形式で、または代わりにＰリンク
１５で使用された形式と比べて並列レベルが一層低下し
た形式で出力されて、外部接続３１を実施するのに必要
な外部接続ピンの数が減らされる。

【００１８】ポート３０の構造は図２ないし図５を参照
して以下に説明される。

【００１９】本実施形態では、ポート３０は、Ｐリンク
インターフェース２３に接続された出口パケット化バッ
ファ５０ならびにインターフェース２３に接続された到
来パケット化バッファ５１を備えている。出力側では、
外部接続３１は、本実施形態では、出力ピン５２と入力
ピン５３により形成されている。この実施形態のポート
はデータバス２０からの並列形式と入力ピン５２および
出力ピン５３用のビット直列形式への完全変換を実行す
る。ピン５２と５３は、出力リンクエンジン５５の一部
として接続されている。出力リンクエンジン５５は、そ
れぞれ出口パケット化バッファ５０と到来パケット化バ
ッファ５１に接続された直列化器５６と直列化解除器５
７も組み込んでいる。バッファ５０と５１との間に双方
向接続によりレジスタバンク５８とデバッグポート状態
マシン５９が接続されている。ポート３０の機能は、内
部オンチップ並列形式と外部ビット直列形式との間でビ
ットパケットを変換することである。さらに、ピン５３
を通して入力されるパケットがＰリンクシステム１５を
使用することなくポートのレジスタ５８にアクセス可能
である。同様に、Ｐリンクシステム１５上のパケット
は、外部ピン５２または５３を使用することなくポート
のレジスタ５８にアクセスできる。

【００２０】マイクロコンピュータシステムで使用され
る多ビットパケットの形式は図６、７および８に例示さ
れている。パケットがＰリンク１５に接続されたモジュ
ール１４の一つからポート３０から出力されると、モジ
ュールはデータバス２０に沿ってパケットの並列表示を
送信する。パケットは、すでに説明されたように複数の
８バイト転送を含む。各モジュール１４（ポート３０を
含む）は同様のＰリンクインターフェース２３を備え、
バス２０からデータを取り出したりバス２０にデータを
入力する動作は各モジュールで同様である。モジュール
が他のモジュール、たとえば、ポート３０に送るパケッ
トを備えていると、最初に、中心制御部２２にそのモジ
ュールを接続する専用リンク２１に線６０上の要求信号
を能動化することで、モジュールはこのことを合図す
る。このモジュールは宛先バス６１で８ビット信号を出
力して送信を希望されるパケットの予想宛先を調整する
ように支持する。Ｐリンク２１自体がバスである。ポー
ト３０などのモジュールは、バス２０からパケットを受
信することができ、パケットがその宛先に供給可能であ
ってもそうでなくても、専用経路２１を介して中央制御
部２２に供給される線６２上の信号「受信許可」を能動
化することになる。中央制御部２２は、モジュールがパ
ケットを宛先に送ることを希望しており、独立して宛先
がバス２０からパケットを受信可能であると線２２上の
信号により指示したことを判定すると、制御部２２は転
送が実行されるよう調整する。制御部２２は専用線２１
を介して適切なインターフェース２３に「送信許可」信
号６３を能動化して、送信モジュールがデータバス２０
とのインターフェース２３と相互接続するバス６４を介
してＰリンクデータ経路２０にパケットを入力する。次
いで、制御部２２は、Ｐリンクデータ経路２０で現在転
送を受け入れられることを合図する受信器の「送信」信
号６５を能動化する。パケット送信が終了するのは、送
信側がバス２０上のパケットデータの最後の転送と同時
にその「パケット送信の終端」線６６を能動化するとき
である。この信号は専用経路２１で中央制御部２２に供
給され、次いで、制御部は受信モジュールへの「受信パ
ケットの終端」信号６７を能動化する。この受信モジュ
ールにより、現転送が受信されるとＰリンクデータバス
２０での受諾データが終了されることになる。

【００２１】ポート３０で実行される並列対直列変換
は、一方のパケット形式で含まれるデータ全てが他の形
式に含まれるように並列および直列パケット間の１対１
等価で実行されて、Ｐリンクで使用されるプロトコルは
直列パケット化に保持される。したがって、変換にはパ
ケットの種類の識別と、その種類により判定された方式
でパケットのフィールドのコピーとが含まれている。パ
ケットがデータバス２０から出口パケット化バッファ５
０に入力されると、バッファは最長のパケットを保持で
きるように３５バイト長なので、パケットは全体的に保
持される。図４に示すように、バッファ５０はポート状
態マシン５９に接続され、転送バス７１によりシフトレ
ジスタ７０に接続される。シフトレジスタ７０は直列化
器５６に接続される。状態マシン５９はバッファ５０に
入力信号７２を供給して、状態マシンの制御下でＰリン
クパケットから転送バス７１に特定のバイトをコピーす
る。第１に、パケットの最上位バイト（宛先ヘッダ７３
を保持する）がバイト幅転送バス７１に入力される。状
態マシン５９はこの値と、パケットがシフトレジスタと
出力直列リンクに向けられることを示す値とを比較す
る。パケットが出力直列リンクに向けられていると、状
態マシンによりパケットの次のバイト７４（パケットの
種類を示す命令コードに相当する）が転送バス７１に入
力される。転送バス７１で状態マシン５９に送られる命
令コード７４から、状態マシンはデータバス２０から誘
導されたパケットの長さと形式を判定するので、合成し
なければならない直列パケットの長さと形式を判定す
る。状態マシン５９は直列長さパケットを示すバイトを
転送バス７１に出力し、シフトレジスタ７０の第１バイ
ト位置にシフトされる。次いで、状態マシン５９により
バイトがバッファ５０からバス７１にコピーされる。バ
ス７１では、これらのバイトがシフトレジスタ７０の次
のバイト位置にシフトされる。バッファ５０からのバイ
トすべてがコピーされるまで上記の動作は継続する。バ
ッファ５０からのバイト抽出の順序は、これにより直列
形式の再形式化が判定されるので、状態マシン５９に保
持されている。次いで、直列パケットは、ピン５２を介
して外部の回路に接続される出力エンジン５５により出
力される。これは以下に図１１ないし図１４で説明され
ることになる。

【００２２】直列パケットがピン５３を介してポート３
０に入力されるときには、変換は以下のように処理され
る。各バイトはパケット化バッファを形成するシフトレ
ジスタ８０に渡される。こうした直列パケットは図８に
示してある。図８には、第１バイト８１がパケットのサ
イズを示している。これによりパケットの最後のバイト
の位置が識別されることになる。図３に戻ると、レジス
タ８０は、単純な順序で、すなわち、状態マシン５９の
制御に基づいてシフトレジスタから転送バス８３に移送
される順序でバイトをコピーする。状態マシン５９はパ
ケットの宛先バイト８４とパケットがＰリンクシステム
１５に向けられていることを示す値とを比較する。状態
マシン５９によりパケットの次のバイト８５が転送バス
に入力されてパケットの種類（動作コードとしても知ら
れている）を示し、これから、状態マシンは直列リンク
パケットの長さと形式を検査し、さらに、状態マシンに
より合成されることになるＰリンクパケットの長さと形
式を検査する。状態マシン５９によりバイトがレジスタ
８０からバス８３に移送され、バス８３を介して、Ｐリ
ンクパケットバッファ５１にコピーされる。すべての直
列リンクバイトがコピーされ、バイトがシフトレジスタ
８０からバッファ８６にコピーされる位置が状態マシン
５９の設定により判定されるまでこれが継続する。パケ
ットがバス２０に入力される準備状態になり、前述のよ
うにインターフェースが中央制御部２２により専用通信
経路２１を介して通信することが、上記によりインター
フェース２３に示される。Ｐリンクシステム１５がパケ
ットを受け取る準備状態になっているときに、インター
フェースは、（クロック３４により制御される）その後
のクロックサイクルパケットの第１の８バイトをデータ
経路２０にコピーすることで応答する。すべてのパケッ
トバイトの送信が終了するまでインターフェースはその
後のクロックサイクルでパケットの連続８バイト部分を
バス２０にコピーする。最後の８バイトは、線６６上の
インターフェースにより能動化されているパケット送信
信号の終端と一致する。

【００２３】すでに記載したように、ポート２３への到
来パケット（並列でも直列でも）はポートレジスタ５８
にアクセスするよう予定されている。ピン５３からの到
来直列ビットパケットの宛先バイト８４がパケットがレ
ジスタ５８へのアクセスが予定付けられていることを示
しているときには、ビット直列パケットは、すでに述べ
たようにバッファ５１のＰリンクパケットに変えられ
る。しかし、Ｐリンクインターフェース２３に送られる
よりも、レジスタバンク５８へのアクセスが使用され
る。パケットの１バイト（動作コード）は、レジスタア
クセスが読取りアクセスかまたは書込みアクセスである
かを示す。アクセスが読取りの場合、状態マシン５９は
図５に示す線９０に読取り信号を出力する。これと同時
に、パケットアドレスフィールドの最下位の４ビットが
線９１に入力される。数サイクル後で、制御ブロック９
２の制御下にあるレジスタバンク５８は、アドレス指定
されたレジスタの値を一時に１バイトづつ、連続するク
ロックサイクル上の各バイトで、データバス９３にコピ
ーされる。データ線９３上の各バイトは出口バッファ５
０にラッチされ、状態マシン５９の制御下で、レジスタ
から読み出されたデータはバッファ５０のＰリンクパケ
ットに合成され、「負荷応答」として指定される。この
応答パケットの宛先フィールドは要求ビット直列パケッ
トの「ソース」フィールドからコピーされる。各パケッ
トにも備えられているトランザクション識別子（ＴＩ
Ｄ）もコピーされる。応答パケットの種別バイトは要求
パケットの種別バイトから形成され、その後、外部ソー
スからピン５３に入力された要求パケットに応答して、
応答Ｐリンクパケットは出口バッファ５０で形成され
る。

【００２４】レジスタ５８へのアクセスの種別が書込み
アクセスである場合、書込み線９５はアドレス線９１と
共に状態マシン５９により能動化される。数サイクル後
で、データの最下位バイトはバッファ５１のパケットの
オペランドフィールドからデータバス９３にコピーされ
る。以後の７サイクルで、８バイトすべてのコピーが完
了するまでにその後の重要なバイトがレジスタ５８にコ
ピーされる。次いで、応答パケットがレジスタ５０で合
成される、ただし「記憶応答」パケットに関連するデー
タがない場合を除く。応答パケットは宛先バイトと、種
別バイトと、トランザクション識別子バイトしか含んで
いない。前述のように、応答パケットはビット直列応答
パケットに変換されて、シフトレジスタ７０にロードさ
れ、ピン５２を介して、記憶が実行されたことを書込み
要求のソースに指示するよう出力される。

【００２５】同様に、ポート３０によりＰリンクシステ
ム１５から受信したパケットの宛先バイトが検査され
て、パケットがポート３０でレジスタ５８にアクセスす
るようになっていることを示している場合には、同様の
動作が実行される。ビット直列レジスタ７０に送られる
よりも、パケットのフィールドの種別は、アクセスが読
取りアクセスかまたは書込みアクセスかを判定するのに
使用される。アクセスが読取りの場合、図５の読取り線
９０は状態マシン５９により能動化され、パケットアド
レスフィールドの最下位の４ビットがアドレス線９１に
入力される。２サイクル後に、レジスタバンクは、連続
する各サイクルで一時に1バイトづつデータ線９３にア
ドレス指定されているレジスタに保持されている値をコ
ピーする。これはバッファ５１にラッチされ、状態マシ
ンは「読取り応答」パケットとして指定されるＰリンク
パケットを合成する。この応答パケットの宛先フィール
ドは要求ビット直列パケットのソースフィールドからコ
ピーされる。トランザクション識別子もコピーされる。
応答パケットの種別バイトは要求パケットの種別バイト
から形成される。

【００２６】必要なアクセスの種別が書込みアクセスの
場合、状態マシン５９はアドレス線９１と共に書込み線
９５を能動化する。数サイクル後に、データの最下位バ
イトはバッファ５０のパケットのオペランドフィールド
からデータ線９３にコピーされる。その後の7サイクル
で、その後の重要なバイトがデータ線９３にコピーさ
れ、すべてのバイトのコピーが完了するまでレジスタに
コピーされる。次いで、応答パケットは前述のように合
成される、ただし「記憶応答」パケットに関連するデー
タがない場合を除く。応答パケットには宛先バイトと、
種別バイトと、トランザクション識別子バイトしか含ま
れていない。次いで、この応答パケットはＰリンクイン
ターフェース２３に送られる。このインターフェース２
３では、ポートレジスタ５８にアクセスするために、応
答パケットはＰリンクインターフェース９３を介して入
力された要求パケットの発行元に戻される。

【００２７】上記の説明から、図６、図７および図８に
示すパケット形式には、読取りまたは書込み動作への要
求または応答を形成するパケットが含まれることが理解
されるであろう。パケットの宛先指標を含む各パケット
に加えて（図６と図７の番号７３または図８の番号８
４）、パケットは、（ＴＩＤ）トランザクション識別子
９８とソース９９の指標を含む。パケットは宛先で一層
特定のアドレスを識別しなければならない。この理由
で、アドレス指標１００が備えられている。ポート３０
でのレジスタアクセスに関連してすでに記載されたよう
に、宛先はポートを識別する、ただしアドレス１００は
ポート内の特定のレジスタを指示するために使用され
る。宛先フィールドは、Ｐリンク１５に接続された目標
サブシステムまたはモジュールにパケットを経路設定す
るために使用された1バイトフィールドである。要求パ
ケットでは、宛先フィールドはアクセスするアドレスの
最上位バイトである。ソースフィールドは1バイトフィ
ールドである。この1バイトフィールドは応答パケット
の戻りアドレスとして使用される。アドレスフィールド
は要求アドレスの最下位3バイトにより付与される。Ｔ
ＩＤフィールドは要求元により応答と要求を関連づける
のに使用される。

【００２８】理解されるように、ビット直列ポートを使
用することで、低価格アクセスがチップに提供され、ア
クセス当りわずかな数のピンしか不必要となり、外部ホ
ストを使用することでＣＰＵをデバッグするのに特に有
用となる。

【００２９】本実施形態では、各ＣＰＵ１２と１３は従
来の方式で命令列を実行するように構成されている。命
令集合には、マイクロコンピュータに対する複数の従来
命令が含まれているが、本実施形態は「事象」を送る命
令も含んでいる。「事象」は連続する命令の外部環境に
より通常引き起こされる例外的な出現である。事象は
「割込み」または「同期トラップ」と同様の効果をもた
らし得る。事象はＣＰＵが実行する優先レベルでの変更
を引き起こすという点から優先順位がつけられる。事象
は、事象命令を実行することで送られる、ただし事象論
理部４４の形のハードウェアはサービスまたはハンドラ
ルーチンの命令を実行することなくいくつかの事象の機
能を実行可能である。

【００３０】ＣＰＵにより命令を実行することで起動さ
れる事象は事象命令の実行により引き起こされる。これ
は、同一チップ上のＣＰＵ１２または１３の一方または
他方のＣＰＵに「事象」を送ったり、外部接続を介して
異なるチップ上のＣＰＵに事象を送るのに使用できる。
事象命令を実行するＣＰＵは、Ｐリンクシステム１５に
接続された別のモジュールに事象を送る場合もある。事
象命令は２つの６４ビットオペランドと、事象番号と、
事象オペランドとをもつ。事象番号０ないし６３に関し
て、ビット１５は事象が「特殊事象」であるかどうかを
判定するために使用される。ビット１５が１に設定され
ると、ビット０ないし１４は特殊事象の種別を定義する
のに使用される。事象番号のビット１６ないし６３は、
ＣＰＵまたはモジュールの宛先アドレスを識別しまたは
特殊事象を受け取るのに使用される。特殊事象の種別は
以下に詳述される。 事象名 事象コード 事象オペランド 機 能 EVENT.RUN １ 無視 受信ＣＰＵの中断状態から実行 を再開する。 EVENT.RESET ３ 無視 受信ＣＰＵでリセット事象を生 成する。 EVENT.SUSPEND ５ 無視 受信ＣＰＵの実行を中断する。 EVENT.SET ７ 立上げアドレス RESET.HANDLER <- RESET. RESET.HANDLER 影 ハンドラ RESET.HANDLER <- 立上げアドレス これらの特殊事象はＣＰＵ１２または１３から他のＣＰ
Ｕに送られるか、または代わりにそれらはデバッグポー
ト３０を介して外部ホストからチップ上のＣＰＵ１２ま
たは１３の一方に送られる。「事象」は前述の種別のビ
ットパケットとして送られることになる。

【００３１】特殊事象に応答して、ＣＰＵ１２または１
３は、命令の取出しと発行を終了させ中断状態に入るよ
う作られている。

【００３２】EVENT.SUSPENDがＣＰＵにより受信される
と、中断フラグが設定される。このフラグは中断ピンの
状態と論理和が取られ、ＣＰＵの実行段階が判定され
る。

【００３３】以下の動作により中断状態に入る。

【００３４】SUSPEND PIN.の能動化。これはチップ上の
ＣＰＵすべてを停止する。

【００３５】EVENT.SUSPENDをＣＰＵに送る。これは受
信したＣＰＵだけを中断する。

【００３６】以下の動作のどちらかにより中断状態を脱
する。

【００３７】外部SUSPEND PINを能動化段階から無効段
階に変える。これにより中断フラグの設定されてないＣ
ＰＵすべてが実行を再開する。

【００３８】ＣＰＵにEVENT.RUN特殊事象を送る。これ
により中断フラグを除去する。SUSPEND PINが無効にな
ると、受信ＣＰＵが実行を再開する。

【００３９】中断状態に入ると、ＣＰＵは実行パイプラ
インを排出する。これは実施に一定の時間がかかる。Ｃ
ＰＵが中断されている間に、その実行状況は以下の任意
の方式で変えられる。

【００４０】リセットアドレス制御レジスタRESET.HAND
LERが変えられる。

【００４１】ＣＰＵがリセットされる。

【００４２】外部メモリはＤＭＡにより、たとえば、デ
バッグリンク３０を用いて変えられる。

【００４３】ハードリセットでは（すなわち、チップ上
の全状態のリセット）、SUSPEND PINがハードリセット
の活動端部で能動化される場合、ＣＰＵの状態は初期化
されるが立ち上がらない。ＣＰＵは、実行状態に入ると
きにリセット事象の前に設定されたRESET.HANDLERに含
まれたアドレスから立ち上がる。

【００４４】EVENT.RESETにより受信ＣＰＵがソフトリ
セットを実行する。リセットが発生するときにＣＰＵの
状態をデバッグソフトが判定できるように専用影レジス
タの古い値をセーブしながら、この種のリセットにより
主要内部状態が周知の値に初期化される。

【００４５】ＣＰＵ１２または１３の命令実行システム
と特殊事象論理部４４とそのシステムの関連を図９を参
照しながら説明する。通常の動作では、ＣＰＵ取出しお
よび実行命令サイクルは以下の通りである。事前取出し
部１０１は命令キャッシュ４２から命令を検索して、そ
れらの命令は整列されて復号部１０２による復号のため
にバッファに入力される。復号部１０２は実行に適切な
命令の形式を標準化する。ディスパッチャ回路１０３
は、どの命令が実行可能であるかを制御し判定し、実行
部１０４またはロード／記憶部１０５へのオペランドに
沿って命令を発行する。本実施形態のマイクロコンピュ
ータチップはさらに特殊事象論理部４４を備えている。
この論理部４４はインターフェース２３を介してＰリン
クシステム１５上のパケットから起動するコマンドを受
け取り、通常の命令取出し列に重なる。「事象中断」パ
ケットを受信すると、特殊事象論理部４４により事前取
出し部１０１は命令の取出しを終了し、ディスパッチャ
１０３は命令の発送を終了する。命令の実行パイプライ
ンが流れ出す。「事象実行」パケットにより特殊事象論
理部４４は、中断ピンが能動化されない場合には事前取
出し部に命令取出しを再開させる。通常の実行命令の停
止または起動に加えて、特殊事象論理部４４により「命
令流」状態はソフトリセットにより初期化される。ソフ
トリセットは、チップがすでに走行状態でチップ上の状
態の一部だけをリセットするときにソフトウェアにより
起動される。さらに、パケットは、リセット動作の後で
コードが取り出されるアドレスを保持するレジスタに重
ね書きできる。

【００４６】特殊事象論理部４４は図１０を参照しなが
ら一層詳細に説明される。

【００４７】図１０はリンクインターフェース２３を介
してＰリンクシステム１５に接続された特殊事象論理部
４４を示す。図１０に一層詳細に示してあるように、イ
ンターフェース２３はバス１１０を介して特殊事象論理
部４４に接続されている。特殊事象論理部４４はより詳
細には以下の構成要素から成る。事象ハンドラ回路１１
１は線１１２により命令取出し回路１０１に接続され、
線１１３により命令ディスパッチャ１０３に接続されて
いる。バス１１０も事象論理回路１１４に接続されてい
る。事象論理回路１１４は線１１５に沿って事象ハンド
ラ回路１１１と双方向通信を行う。事象論理回路１１４
はカウンタおよび警告回路１１６ならびに中断フラグ１
１７と双方向接続されている。中断ピン１１８は事象論
理回路１１４に接続されている。リセットハンドラレジ
スタ１１９は線１２０に沿って事象論理１１４と双方向
通信を行う。レジスタ１１９はさらに影リセットハンド
ラレジスタ１２１にも接続されている。

【００４８】図１０の回路の動作は以下の通りである。
命令はチップ上で実行されたり、外部チップ上の回路の
動作から誘導できる。この回路の動作によりパケットは
図１０に示すモジュールを識別する宛先指標となるＰリ
ンクシステム１５に送信される。この場合、パケットは
インターフェース２３を介してバス１１０に沿って事象
ハンドラ１１１と事象論理部１１５に至る。事象論理部
は、特殊事象が「事象実行中」または「事象リセット」
または「事象中断」又は「事象設定リセットハンドラ」
かを判定する。

【００４９】「事象中断」を受信すると、事象論理１１
４により中断フラグ１１７が設定される。事象論理１１
４は中断フラグ１１７の状態と中断ピン１１８の状態の
論理輪を形成する。その結果は中断状態と呼ばれる。
「事象中断」が到着しても中断状態が変わらない場合、
他に何も実行されない。「事象中断」が到着して縦断状
態が変わる場合、事象論理部１１４はキャッシュ４２か
らの命令のアクセスを阻止する。この事象論理部１１４
は、取出し部１０１により命令の取出を制御しディスパ
ッチャ１０３により命令の送付を制御する事象ハンドラ
１１１に信号を送ることでこの動作を実行する。「事象
中断」を受信する前に取り出された命令は完了される
が、事象論理部１１４に接続したＣＰＵは最終的にはい
かなる命令も取り出されたり実行されたりしない状態に
入る。

【００５０】「事象実行」を受信すると、事象論理部１
１４により中断フラグ１１７が除去される。事象論理部
１１４は中断フラグ１１７と中断ピン１１８の状態の論
理和を実行する。その結果は中断状態と呼ばれる。「事
象実行」が到着しても中断状態が変わらない場合、他に
何も実行されない。「事象実行」が到着して中断状態が
変わる場合、事象論理部１１４はキャッシュ４２からの
命令のアクセスの阻止を終了する。事象ハンドラ１１１
を通過する信号は、ＣＰＵが中断される時点でその取出
し実行サイクルが再開されることを取出し部１０１に示
す。

【００５１】「事象設定リセットハンドラ」を受信する
場合には、事象論理部１１４によりパケット中の特殊事
象を付随するオペランドがリセットハンドラレジスタ１
１９にコピーされ、レジスタ１１９に保持された前の値
が影リセットハンドラレジスタ１２１に入力される。

【００５２】「事象リセット」を受信すると、事象論理
部１１４により事象ハンドラ１１１が新しい命令ポイン
トを線１１２で取出し部１０１に送ることで現命令列を
終了し、それにより新しい命令列の実行を開始する。そ
の実行列の第１命令はリセットハンドラレジスタ１９９
で与えられたアドレスから取り出される。その新しいア
ドレスは、取出し部１０１に供給される前に、事象論理
部１１４から事象ハンドラ１１１に線１２０を介して確
保される。

【００５３】したがって、Ｐリンクシステム１５上のパ
ケットに示される特殊事象を用いることで、チップ上ま
たはチップ外のソースを使用してＣＰＵによる命令の取
出しと実行を中断したり、中断状態のＣＰＵの実行を再
開するのに使用されるのが理解されるであろう。ＣＰＵ
を初期状態にリセットしたり、ＣＰＵによりアクセス可
能なネットワークを介して物理アドレス空間の一部を形
成するようにＰリンクシステム上の任意の場所または外
部ポート３０を使用して相互接続ネットワークの任意の
場所からＣＰＵに新しい立上りコードを送ったりするの
にも、前記ソースを使用することもできる。

【００５４】特殊事象論理部４４を示すより詳細な図面
は図１５、図１６および図１７に示されている。図１５
は、インターフェース２３に隣接した受信バッファ１４
０と送信バッファ１４１を含むＰリンクシステム１５を
示す。特殊事象を含むパケットがバッファ１４０で受信
されると、入力が線１４２、１４３および１４４を介し
て特殊事象復号論理部１４５に送られる。事象番号のビ
ット１５が１にリセットされて、特殊事象を示すと、Ｐ
有効信号が線１４２を介して復号論理部１４５に送られ
る。同時に、パケットの事象コードフィールドが線１４
３を介して復号論理部１４５に供給され、事象オペラン
ドフィールドは線１４４を介して復号論理部１４５に供
給される。線１４２上のＰ有効信号の有効化に応じて、
復号論理部１４５は以下の表に示すような事象コードフ
ィールドを復号する。 復号の後の動作のサイクルでは、復号論理部１４５は線
１４６を介してP_Event_Done信号を出力してバッファ１
４０の内容を消去する。線１４３上の信号の復号結果に
応じて、復号論理部は線１４７でEvent Run信号または
線１４８を介してEvent Suspend信号を出力して線１５
０により中断ピンに接続された論理部１４９を中断す
る。代わりに、線１４３上の信号を復号することで、復
号論理部１４５は線１５１を介してEvent Reset信号を
ＣＰＵパイプライン回路１５２に出力する。代わりに、
復号論理部１４５は線１５３でEvent Set Reset Handle
r信号をバス１５６上のオペランド値と共にリセットハ
ンドラ論理部１５４に出力する。

【００５５】図１６は中断論理部１４９を示す。線１４
７と１４８はＳＲラッチ１５７への入力を形成する。Ｓ
Ｒラッチ１５７は、他の入力１５０を備えている中断ピ
ンをもつＯＲゲート１５９に第２入力１５８を送る。こ
の方法で、線１４７上の信号は中断ピンと論理的和が取
られて、線１６０上の取出し不能信号を生成する。この
信号は中断フラグを備えているラッチ１６１を含む。線
１６０の信号は命令キャッシュ４２からの命令の取出し
を阻止するよう作用する。このため最終的にＣＰＵには
命令が不足し、ＣＰＵの実行が中断される。線１４８上
の信号の能動化によりＳＲラッチ１５７の通常の動作で
線１４７上の以前に能動化された信号が除去されること
になる。

【００５６】図１７はリセットハンドラ論理部１５４を
示す。線１５３上のEvent Setが能動化されると、リセ
ットハンドラレジスタ１１９、影リセットハンドラレジ
スタ１２１と命令ポインタバス１１２を相互接続するレ
ジスタバス１６３に接続されたリセットハンドラ状態マ
シン１６２に送られる。信号の能動化への応答は以下の
通りである。

【００５７】１． 状態マシン１６２は、リセットハン
ドラレジスタの値がレジスタバス１６３に読み出される
リセットハンドラレジスタ１１９の読取り線１６４を能
動化する。 ２． 状態マシン１６２は、レジスタバスの値を影リセ
ットハンドラレジスタに書き込む影リセットハンドラレ
ジスタ１２１の書込み線１６５を能動化する。 ３． 状態マシン１６２はEv_ハンドルバス上の値をレ
ジスタバスに入力させる。 ４． 状態マシン１６２は、レジスタバス１５６上の値
をリセットハンドラレジスタ１１９にコピーするリセッ
トハンドラレジスタ１１９の書込み線１６４を能動化す
る。

【００５８】代わりに、get_iptr_sigがＣＰＵパイプラ
イン１５２から線１６６で能動化される場合には、以下
のことが発生する。状態マシン１６２はリセットハンド
ラレジスタの読取り線（Ｒ／Ｗ）を能動化して、リセッ
トハンドラレジスタの値がレジスタバス上に読み込まれ
る。この値はＩＰＴＲとラベルが付けられた線に沿って
転送される。

【００５９】図１１は、チップ１１の「デバッグ」また
は「目標」ＣＰＵ１２をデバッグのために「ホスト」外
部コンピュータ１２３に接続するのにデバッグポートが
使用される方法を示す。（同じことがＣＰＵ１３に当て
はまる。）ホストはアダプタ装置１７０を介してＣＰＵ
に接続される。アダプタとポート３０との間に、上記の
直列プロトコルを使用する双方向ビット直列リンク１７
１がある。アダプタは、そのプロトコルと、アダプタと
ホスト１２３との間の双方向リンク１７２を介して使用
される標準ネットワークまたはパーソナルコンピュータ
バスプロトコル（イーサネットまたはＰＣＩバスなど）
との間で変換する処理手段を含む。

【００６０】図１８はアダプタを詳細に示す。アダプタ
は、直列リンク１７１とのインターフェースを取るイン
ターフェース１７３と、ネットワークプロトコルリンク
１７２とのインターフェースを取るインターフェース１
７４を含む。インターフェース１７３と１７４との間に
はアダプタの動作を制御するＣＰＵ１７５がある。この
動作にはインタフェース間でのメッセージの送付が含ま
れている。これらのインターフェースは直接接続可能で
あるが、制御部がたとえばより柔軟になれば、他のプロ
トコルを使用するインターフェースにインターフェース
１７４を切り替えるのが容易になる。メモリ１７６はＣ
ＰＵ１７５に接続される。説明を容易にするためには、
メモリ１７６は３つの区分１７６ａ、ｂおよびｃに分割
された示してある。区分１７６ａはＣＰＵ１７５の命令
を記憶する。ＣＰＵはインターフェース１７３と１７４
の一方とメモリ１７６との間でデータの経路設定を実行
できる。以下に説明されるように、これによりＣＰＵ１
７５はホスト１２３からプログラムされ、チップ１１上
のＣＰＵ１２に対する命令が直列リンク１７１を介して
メモリ１７６から送られる。直列リンク１７１は本実施
形態では電気的に脆いので、その長さが１．５ｍを越え
ると通信の信頼性が低下する。対照的に、本実施形態で
は、ネットワークプロトコルリンク１７２は電気的には
頑強なので、一層長い距離に渡って信頼できる通信を維
持できる。これにより、ホストコンピュータのユーザが
チップ上のＣＰＵ１２に接続するのが一層便利になる。

【００６１】以下の方法は、図１１に示す構成と同様の
ポート３０を介してチップが外部マイクロコンピュータ
に接続されるときには図１のＣＰＵ１２または１３の一
方または他方を立上げるために使用される。２つのＣＰ
Ｕ１２と１３は共通の中断ピン１１８に接続可能であ
る。ピン１１８が能動化され、ハードリセットピン４６
が能動化されると、どちらのＣＰＵも命令を取り出さな
くなる。次に、外部リンク３０と外部マイクロコンピュ
ータ１２３が、チップ１１上のレジスタを直接制御する
よう書き込んで、チップ１１のバス３３に接続されたＤ
ＲＡＭメモリに必要な立上げコードを記憶することで最
少のオンチップ状態を構成するのに使用できる。この動
作では、アダプタのＣＰＵ１７５はインターフェース１
７３と１７４との間でデータを受動的にリレーするよう
動作する。中断ピンの状態が変わると、ＣＰＵの一方が
チップ１１に対して現在ＤＲＡＭに保持されているコー
ドから立ち上がる。これを達成するためには、ハードリ
セットが能動化されると中断ピン１１８が能動状態に変
わる。外部マイクロコンピュータ１２３はポート３０を
介してパケットを送り、立上げコードを図１１に示すメ
モリ１２０に書き込む。次いで、ホスト１２３は命令を
実行して、特殊事象EVENT SET RESET HANDLERをＣＰＵ
１２と１３の一方に送る。本実施形態では、ＣＰＵ１３
となる。これによりＣＰＵ１３用のリセットハンドラレ
ジスタ１１９に新しい目標アドレスが供給される。次い
で、ホスト１１３が命令を実行して、ポート３０を介し
て他のＣＰＵ１２に特殊事象EVENT SUSPENDを送る。こ
れによりＣＰＵ１２の中断フラグ１１７が設定されるこ
とになる。その後、ＣＰＵ１３がリセットハンドラレジ
スタ１１９に保持された目標立上げアドレスから、メモ
リ１２０から誘導されたコードの実行を開始するように
中断ピン１１８の能動信号が取り除かれる。ＣＰＵ１２
はその中断フラグ１１７が始まることにより中断状態に
なる。ＣＰＵ１２を動作させる必要があるときには、そ
れはＣＰＵ１３により起動されて、ＣＰＵ１２に特殊命
令EVENT SET RESET HANDLERを送る命令を実行する。こ
れによりＣＰＵ１２のリセットハンドラレジスタ１１９
に保持された省略時立上げアドレスが変わることにな
る。次いで、ＣＰＵ１３は命令を実行して、特殊事象EV
ENT RUNをＣＰＵ１２に送り、上記のように、ＣＰＵ１
２は、ＣＰＵ１２のリセットハンドラレジスタ１１９の
アドレスから誘導されたコードと共にＣＰＵ１２の実行
を始める。

【００６２】この方法では、図１のマイクロコンピュー
タはＲＯＭに有効コードを記憶される必要なく立ち上げ
ることができる。

【００６３】上記の立上げ処理手順はチップ１１の局所
メモリ１２０にロードされた立上げコードを使用した
が、外部マイクロコンピュータ１２３内のメモリ１２５
に記憶されたコードを用いても同様の処理手順を実行で
きる。これを達成するためには、上記の同じ処理手順が
実行される、ただしＣＰＵ１３のリセットハンドラレジ
スタ１１９にロードすためにポート３０を介して送られ
る特殊事象がポート３０のアドレス空間にある立上げコ
ードの目標アドレスを提供する場合を除く。この様にし
て、能動化信号が中断ピン１１８から取り除かれると、
ＣＰＵ１３は、外部コンピュータと外部メモリからコー
ドを直接取り出し始める。ＣＰＵ１２が必要なら、ＣＰ
Ｕ１２は、前述のようにＣＰＵ１３により起動される。

【００６４】図１１の実施形態では、チップ１１には単
純化のためにＣＰＵ１２のみが示してある。というのは
ＣＰＵ１３は図１１を参照して説明される動作には無関
係のためである。チップは、外部メモリインターフェー
スおよびバス３３を介してＣＰＵ１２の中のメモリチッ
プ１２０に接続され、ＣＰＵ１２の局所アドレス空間の
一部を形成する。ポート３０は、リンクを形成する２つ
の直列ワイヤ１２１と１２２によりアダプタ１７０に接
続される。アダプタはリンク１７２により他のマイクロ
プロセッサチップ１２３に接続される。このチップ１２
３は、この場合には、チップ１１と共に使用するために
デバッギングホストを形成する。線１２１はチップ１１
への単方向入力経路を提供し、線１２２はホスト１２３
への単方向出力経路を提供する。９ワイヤ直列リンクな
ど他の形式も使用することができ、本実施形態では、ワ
イヤの１本または複数本がポート３０のピンに、たとえ
ば、中断ピン１１８に直接接続できる。ホスト１２３
は、バス１２４を介してホストマイクロコンピュータ１
２３の内部のメモリチップ１２５に接続されるので、ホ
ストマイクロコンピュータ１２３のアドレス空間の一部
を形成する。ＣＰＵ１２でデバッグ動作を実行するため
には、ホストマイクロコンピュータ１２３により前述の
特殊事象がＰリンクシステム１５にポート３０を介して
直列線１２１に沿ってパケット形式で発行されるように
マイクロコンピュータ１２３が、そのチップ上で誘導さ
れたり内部メモリ１２５から誘導されたソフトウェアを
動作させる。図１０を参照しながらすでに説明したよう
に処理されるようにこうした特殊事象はＣＰＵ１２を指
示する宛先アドレスを備えている。この宛先アドレス
は、任意の時点でＣＰＵ１２を中断して、そのリセット
ハンドラレジスタの値を置換し、ＣＰＵ１２をその前の
状態またはレジスタ１１９の値により指示された新しい
状態からリセットするのに使用できる。ＣＰＵ１２はホ
スト１２３の内部のメモリ１２５のアドレスのアドレス
空間の一部を含む。ポート３０はＣＰＵ１２の局所アド
レス空間の一部を形成し、その結果、ポート３０に割り
当てられたアドレス空間にメモリアクセスが行われ、本
実施形態では、応答がホストマイクロコンピュータ１２
３で実行中のソフトウェアと合成可能である。したがっ
て、リセットハンドラレジスタ１１９をＣＰＵ１２の内
部よりもホストの内部のアドレスに設定することができ
る。この様にして、ＣＰＵ１２の動作から独立して、ホ
ストはそれ自体をＣＰＵ１２により使用される命令およ
び／またはデータのソースとして確立することができ
る。この機構は、ホスト１２３からのデバッギングを起
動するのに使用できる。チップ１１が２つのＣＰＵ１２
と１３をもつ場合、ＣＰＵ１３で実行中のソフトウェア
がＣＰＵ１２で実行中のデバッグ動作により影響を及ぼ
されることのないように、すでに説明されたようにＣＰ
Ｕ１２で実行中のソフトウェアをデバッグすることがで
きる。これは図１２に示す位置である。ここでは、第２
のＣＰＵ１３が破線で示され、ホスト１２３に接続した
ＣＰＵ１２で動作するデバッグルーチンから完全に独立
して、その命令キャッシュまたはメモリ１２０から命令
を獲得する際には通常に動作している。

【００６５】ポート３０に割り当てられたメモリアドレ
スにアクセスすることによりＣＰＵ１２はホストのメモ
リ１２５からコードを取り出しながら、アダプタのＣＰ
Ｕ１７５はインターフェース１７３と１７４との間でデ
ータをただ受動的にリレーするように動作する。他の解
決法は、コードをアダプタのメモリ１７６ｂに記憶し
て、ＣＰＵ１７５がメモリ１７６ｂからインターフェー
ス１７３にデータをリレーさせることである。後者の解
法では、ホストのメモリ１２５からアダプタのメモリ１
７６ｂにデータを転送することによりコードをメモリ１
７６ｂに最初に記憶するのが好ましい。リンク１７２は
通常はリンク１７１よりレイテンシーが高いので、ＣＰ
Ｕ１２によるコードの取出しが速くなる。しかし、ＣＰ
Ｕ１７５がより能動的であれば重要な利点が確保でき
る。

【００６６】ＣＰＵ１７５はデータをインターフェース
１７１に能動的に経路設定するよう動作するのが好まし
い。メモリ１７６ｃはメモリ１７６のどれかのメモリア
ドレスを定義するポインタデータを記憶し、メモリ１２
５はチップ１１上でポート３０に指定されているメモリ
アドレスに対応する。言い換えれば、メモリ１７６ｃの
データはポート３０に指定されたメモリアドレスからメ
モリ１２５と１７６の目標メモリアドレスへのポインタ
として作用する。ＣＰＵ１７５はポート３０に指定され
たメモリアドレスを指定するＣＰＵ１２から取出し要求
を受け取ると、ＣＰＵ１７５はメモリ１７６または１２
５のどのメモリアドレスがそのポートアドレスに対応す
るかを判定し、その目標アドレスからデータを取り出
し、それをリンク１７１を介してＣＰＵ１２に送る。図
１９はこの方式を示す。図１９では３つのメモリがコラ
ムとして示されている。コラム１７７はポート３０に割
り当てられたメモリアドレスを表す。コラム１７８はメ
モリ１７６を表す。コラム１７９はメモリ１２５を表
す。メモリアドレス１７７の３つのスライスがメモリ１
７６に定義されて、メモリ１２５と１７６のメモリアド
レスのスライス上にマップされる。スライス０（１８
０）はメモリ１２５のスライス１８１上にマップされ
る。スライス１（１８２）はメモリ１７６のスライス１
８３上にマップされる。スライス２（１８４）はメモリ
１２５のスライス１８５にマップされる。ＣＰＵ１２が
スライス０でメモリアドレスからデータを取り出すと、
アダプタのＣＰＵ１７５は取出しを解釈して、ホストの
メモリのスライス１８１から対応するアドレスからのデ
ータを取り出して、そのデータをリンク１７１を介して
ＣＰＵ１２に送る。スライス１のデータはアダプタ内の
メモリ１７６にキャッシュされるので、ＣＰＵ１２がス
ライス１のメモリアドレスからデータを取り出すと、Ｃ
ＰＵ１７５は取出しを解釈し、適切な局所アドレスから
データを供給する。この分割メモリ方法は多くの利点を
備えている。

【００６７】１． ホスト１２３はメモリ１７６に書込
み可能なので、ＣＰＵ１２がメモリ１２５からコードの
ブロックを実行しているときには特に、分割メモリ法に
より性能が改良される。コードを記憶したメモリ１２５
のスライスからのデータをメモリ１７６ｂのスライスに
コピーできる。次いで、スライスの位置のメモリ１７６
ｃの定義はメモリ１７６ｂのスライスを指定するように
設定可能である。コードは現在アダプタ内でアクセス可
能なので、ＣＰＵ１２からの取出しに応答して比較的高
いレイテンシーリンク１７２を介してデータを渡す必要
なしに、ＣＰＵ１２によりコードを一層迅速に取り出す
ことができる。 ２． アダプタで利用可能なメモリは比較的小さく保持
できる。具体的には、アダプタはポート３０に割り当て
られたメモリ位置すべてを備える必要はない。したがっ
て、アダプタは低価格に保持できる。 ３． メモリ１７６ｃのポインタを変えさえすれば、メ
モリアドレス１７７のスライスは、目標メモリ位置の内
容を変えることなく新しい目標メモリ位置でデータにマ
ップされることができる。

【００６８】アダプタの動作は、ポート３０を介してデ
ータを読み取るためにＣＰＵ１２からの命令の取出しを
参照しながら上記されている。アナログ動作はデータの
書込みまたは交換に適用される。

【００６９】アダプタがパケットを受信し、たとえば、
メモリへのアクセスを要求すると、ホストのアダプタは
パケットのソース識別子９９を使用して、パケットのソ
ースを判定することができる。これが有益なのは、共通
メモリ系にマップされた複数のＣＰＵ核を含むチップを
監視するときである。したがって、メモリ系は複数のオ
ンチップＣＰＵ核を支援するよう調節可能である。

【００７０】図１９から明らかなように、ポート３０に
指定されたメモリアドレスのすべてがメモリ１２５また
は１７６の目標アドレスにマップされる必要はない。対
応する目標が記憶されてないメモリアドレスは集合的に
省略時スライスと呼ばれる。ＣＰＵ１７５がＣＰＵ１２
から要求を受け取り省略時スライスでアドレスにアクセ
スする場合、ＣＰＵ１７５によりインターフェース１７
４が要求をホスト１２３に渡す。リンク１７１から低レ
ベルプロトコル情報を含む、要求をフレーム化する形式
で、要求が渡されるので、要求はホスト１２３で、デバ
ッグなどのために、完全に分析可能である。代わりに、
省略時スライスにアクセスするときには、アダプタはエ
ラー信号をホスト１２３に送るだけでよい。

【００７１】ＣＰＵ１７５はメモリ１７６ａに記憶され
たソフトウェアにより制御される。ソフトウェアはＣＰ
Ｕ１７５がメモリ１７６ｃに記憶されたポインタデータ
を解釈する方法だけでなくＣＰＵ１７５が他のいくつか
の機能を実行する方法を定義する。これらには目標ＣＰ
Ｕ１２と１３の状態の監視が含まれる。ＣＰＵ１７５は
中断ピン１１８と、（目標ＣＰＵとホスト１２３のソフ
トウェア上のリンクを可能にする）ロック状態と、動作
コード監視（以下を参照）とを制御する。ＣＰＵ１７５
はホスト１２３からの要求を連続的に探索して（たとえ
ば）データを目標ＣＰＵに送り、目標ＣＰＵをリセット
して、チップ１１のオンボードメモリを読み取ったり書
き込んだり、またはメモリ１７６を読み取ったり書き込
んだりする。アダプタが容易に立ち上がるように、少な
くともメモリ１７６ａの一部は非揮発性メモリとして形
成されている。

【００７２】中断ピン１１８から能動化信号を取り除く
前に特殊命令EVENT SUSPENDをＣＰＵ１２に送るように
ホスト１１３を形成することにより、ポート３０を介し
て取り出す命令の量を減らすことができる、というの
は、ＣＰＵ１２と１３の両方をポート３０を介して外部
マイクロコンピュータから立上げようとするよりも、Ｃ
ＰＵ１３だけが立ち上がり、その後、ＣＰＵ１３が、Ｃ
ＰＵ１２を立上げるように構成できるからである。

【００７３】各スライスは一つのメモリアドレスまたは
多数の連続または非連続メモリアドレスを備えている。
しかし、ポインタが記憶されているメモリ１７６ｃの記
憶内容の使用を容易にし効率化するために、すべての定
義スライス（すなわち、未定義の省略時スライスとは別
のすべてのスライス）は多数の連続メモリアドレスを含
んでいるのが好ましい。各スライスはメモリ１７６ｃに
アドレス１７７の範囲の頂部アドレスと底部アドレスと
して定義され、データはスライスがメモリ１２５または
１７６にモデル化されているかどうかを示し、スライス
の読取りおよび書込み許可を与える（たとえば、ＣＰＵ
１２と１３は通常はそれらが実行すべきメモリ１７６ｂ
のコードに書込みアクセスを与えることはなくなる）。
メモリ１７６のアドレスについては、メモリ１７６ｃは
スライスの最下位アドレスを定義するデータも記憶して
いる。メモリ１２５のアドレスでは、同様のマッピング
がメモリ１２５に記憶され、ホスト１２３が範囲１７７
のアドレスとメモリ１２５のアドレスとの間で変換を実
行する。読取り／書込みデータを使用するためには、Ｃ
ＰＵ１２または１３が任意のスライスのデータへのアク
セスを要求すると、ＣＰＵ１７５は、最初に、そのデー
タへのその種のアクセスが認められるかどうかを検査す
る。スライスの最下位アドレスのデータに対するメモリ
１２５または１７６のアドレスは、アドレスがメモリ１
７６ではなくメモリ１２５にあることを示すフラグと共
にホスト１２３内のアドレスとして記憶可能である。代
わりに、メモリ１２５と１７６のメモリアドレスが重な
らないように定義されるので、これらのアドレスは概念
上は同じメモリ空間を形成している。

【００７４】スライスの目標位置をメモリ１２５と１７
６に制限する必要はない。アダプタは、メモリにアクセ
ス可能になる他のホストとのインターフェースを備える
ことができる。または、追加ホストをインターフェース
１７４またはホスト１２３に接続することもできる。こ
うすれば追加ホストのメモリへのアクセスが容易にな
る。

【００７５】ＣＰＵ以外の他のオンチップモジュールも
上記の方法でメモリ１２５と１７６にアクセス可能であ
る。こうしたモジュールとはインターフェースなどであ
る。

【００７６】監視点レジスタを使用してプログラムの実
行を監視することができる。これらのレジスタを使用し
て、特定のメモリ記憶がアドレス指定されるとき、また
は代わりに特定の位置からの命令が実行されると、デバ
ッグルーチンを起動することができる。

【００７７】複数の相互接続チップをもつネットワーク
においてチップ１１を使用する様々な実施形態が図１１
ないし図１４に示してある。

【００７８】図１３は、ネットワークが図１１と図１２
を参照しながら説明されたネットワークとほぼ同様であ
る他の構成を示す。しかし、この場合には、ＣＰＵ１２
はデータ監視点レジスタ１３０とコード監視点レジスタ
１３１を備えており、これらのレジスタでは、これらの
監視点に到達するとデータ値または命令位置の各アドレ
スがデバッグルーチンを起動するように保持される。こ
の実施形態では、ホストマイクロコンピュータ１２３
は、ＣＰＵ１２によるプログラムの実行中の任意の位置
で、容易にＣＰＵ１２の実行を停止させて、レジスタ１
３０または１３１の監視点の状態が修正され、制御をＣ
ＰＵ１２の元のプログラムに戻す。ＣＰＵ１２がレジス
タ１３０または１３１の一方に設定されるように監視点
をトリガする命令を実行すると、ＣＰＵ１２はその通常
の列での命令の取出しを停止して、デバッグハンドラレ
ジスタ１３２の内容により指定された命令から始まる命
令の取出しと実行を開始する。デバッグハンドラレジス
タ１３２は、ＣＰＵ１２内よりもホスト１２３内のアド
レスを含む場合、ＣＰＵ１２はホスト１２３からの命令
の取出しを開始することになる。この様にして、ＣＰＵ
１２の内部のメモリの任意の部分を使用することなく、
さらにＣＰＵ１２のプログラムをデバッギングホスト１
２３のプログラムと共同するように設計する必要もな
く、ホストはすでに実行中のプログラムの監視点デバッ
ギングを確立できる。チップ１１上のＣＰＵのオペレー
ティングシステムとアプリケーションソフトウェアは、
デバッギングホストコンピュータ１２３が動作する方法
またはどのオペレーティングシステムまたはソフトウェ
アがホスト１２３に統合されているかについての知識を
もつ必要はない。

【００７９】アダプタ１７０とホスト１２３の他の使用
法は、ＣＰＵ１２と１３および図１のインターフェース
２５、２８および３５などのハードウェアインターフェ
ースとの間の相互関係のデバッギングである。これらの
インターフェースの任意のものをデバッグするために
は、Ｐリンクを再構成して、問題になっているインター
フェースの代わりに、目標ＣＰＵからポート３０にその
インターフェースへの通信を方向づける。ポート３０か
ら、通信がアダプタ１７０と（オプションとして）ホス
ト１２３に渡される。ホストおよび／またはアダプタは
通信を記録して、実際のインターフェースの応答をシミ
ュレート可能である。これは、インターフェースへの通
信を感知するためにチップ上に追加装置管理ハードウェ
アが不必要になるために、Ｐリンクのパケット化特性
と、ポート３０の機能と、関連するオフチップハードウ
ェアとを利用する。

【００８０】Ｐリンクは、ポート３０に割り当てられた
いくつかのアドレスがデバッグ中のハードウェアインタ
ーフェースに対応するよう指定するように容易に再構成
できる。これは、メモリマッピングにより、明示的また
は目標ＣＰＵのＴＬＢを使用して真のハードウェア装置
のアドレスを変換することで、または、そのポート３０
に割り当てられるアドレスへのインターフェースにより
実行される。次いで、メモリ１７６ａまたはメモリ１２
５のソフトウェアによりアダプタ１７０またはホスト１
２３の各プロセッサが真のハードウェアと対応するイン
ターフェースの性能をモデル化し、真のインターフェー
スと同じ方法でポート３０を介してＣＰＵに応答する。
たとえば、ビデオインターフェース２５との相互関係が
デバッグ中の場合、ホスト１２３は、真ビデオメモリに
対応するスライスとしてホストのメモリの一部を定義す
ることでインターフェースのビデオメモリの動作をモデ
ル化し、書込みおよび読取りビデオデータを送受信す
る。モデル化はチップ外で処理されるので、ＣＰＵのハ
ードウェア相互関係を観察しデバッグするのは比較的簡
単である。一層複雑なハードウェア相互関係では、真の
ハードウェアが読取りまたは書込み命令をメモリの外の
動作を実行する命令として解釈する場合に、ホスト１２
３が命令を読み取ったり書き込んだりする動作はそれほ
ど受動的ではない。たとえば、キーボード入力をシミュ
レートするためにデータ流を生成しなければならない場
合がある。

【００８１】この方法の他の利点は、真のハードウェア
のインターフェースがホスト１２３またはアダプタ１７
０によりシミュレート可能になるように指定されていれ
ば、ＣＰＵのハードウェア相互関係が、真のハードウェ
アが構築される前でさえデバッグ可能なことである。さ
らに、ＵＡＲＴやイーサネットインターフェースなどの
多数の共通ハードウェア装置には、書き込まれるが読み
取られない多数の状態が含まれており、こうした装置を
用いてＣＰＵの相互影響をデバッグすることは困難であ
る。上記のシステムでは、ハードウェアのソフトウェア
モデルの内部状態はホスト１２３を使用して容易に検査
可能であり、このデバッグ処理は一層容易になる。

【００８２】従来のコンピュータアーキテクチャでは、
監視点トリガがオペレーティングシステムにより管理さ
れるトラップまたは事象に共通のベクトルを用いて処理
される。これらのトラップと事象は、ハンドラルーチン
のアドレスを供給する従来のレジスタマーク集合１３４
を使用している。上記の実施形態では、デバッグハンド
ラレジスタ１３２とリセットハンドラレジスタ１３６を
含む予備のレジスタ集合１３５が備えられている。この
方式では、オペレーティングシステムからの独立は、監
視点処理ルーチン用のハンドラルーチンのアドレスが発
見された予備レジスタを備えることで確立される。

【００８３】図２０に示す回路は他の拡張構成を提供す
る。この回路はＣＰＵ１２で動作コード監視を実施す
る。図２０に示す回路は連続的にＣＰＵ１２の実行部へ
の命令線INSTR８０を監視し、論理ゲートを使用すれ
ば、命令監視点レジスタ１８１とマスクレジスタ１８２
に記憶されているデータと命令線がビット毎に比較され
て、監視点をトリガすべきかどうかが判定される。命令
線は（図９と図１０の１８８）命令ディスパッチャの出
力端で監視される。命令レジスタ１８１は目標命令コー
ドWATCH.VALUEを記憶する。マスクレジスタ１８２はマ
スクWATCH.MASKを記憶する。このマスクのビットは、WA
TCH.VALUEにより定義されるコードの対応ビットが監視
される場合には値１となり、そのビットが監視に値しな
い場合には値０となる。レジスタ１８２と１８２は目標
ＣＰＵで利用可能な最も広い命令（本実施形態では３２
ビット）と同幅である。ＡＮＤゲート１８３はWATCH.VA
LUEとWATCH.MASKについてビット毎にＡＮＤ演算を実行
して、WATCH.MASKでWATCH.VALUEをマスクする。このＡ
ＮＤ演算は、WATCH.VALUEとWATCH.MASKの１対に対して
１度実行すればよい。その結果は一時レジスタに記憶す
ることができる。同時に、ＡＮＤゲート１８４はINSTR
とWATCH.MASKについてビット毎にＡＮＤ演算を実行し
て、WATCH.MASKで各連続INSTRをマスクする。次いで、
ゲート１８３と１８４の出力はゲート１８５で比較され
て、１ビット出力が生成される。２つの出力が同じ場合
には、真（１）信号がゲート１８５から出力される。次
いで、ゲート１８６がゲート１８５からの出力と（レジ
スタ１８７から誘導された）１ビットWATCH.ENABLE/GRO
UP信号の論理積を取る。これは、本実施形態では、WATC
H.VALUEとWATCH.MASKの結合により定義された命令の監
視が可能になるかどうかを示す。ゲート１８５からの出
力とWATCH.ENABLE/GROUP信号が高レベルの場合、トリガ
信号が回路から出力される。トリガ信号は事象論理部
（図１０の１１４）に送られ、上記の他の監視点システ
ムからの出力と同じように処理される。たとえば、トリ
ガ信号は、デバッグトラップハンドラを起動させてた
り、カウンタを増分させたり（カウンタがゼロのときデ
バッグトラップハンドラが起動される）、トリガ命令が
アダプタ１７０に対して発生したときにＣＰＵ命令ポイ
ンタの現値の圧縮形式を含むデータグラムを発すること
が可能である。後者の動作によりホスト（データグラム
を受信した場合）は圧縮ポインタ値を読み取り、その情
報をデバッギングツールに送ることができる。データグ
ラムは、ソフトウェアの最適化を支援するために、トリ
ガ命令の発生時の指示も含むこともできる。

【００８４】特定のメモリ位置で実行される動作を監視
するよりも、この監視方式では特定の動作と動作の種類
が動作コード命令データ自体を使用するために監視され
る。WATCH.MASK全ビットが１に設定されると、この方式
はWATCH.VALUEにより定義された命令と同一の命令の実
行を監視する。ＣＰＵの命令集合が標準形式で定義され
ている場合にはこの動作は特に強力である。たとえば、
１６ビット命令が３フィールドで構成され、実行される
動作を定義する最初の４ビットと、命令によって使用さ
れる第１レジスタを定義する次の６ビットと、命令によ
り使用される第２レジスタを定義する最後の６ビットで
ある。WATCH.VALUEの最初の４ビットフィールドを除く
すべてをマスクするためにWATCH.MASKを1111 0000 0000
0000に設定することで、この監視方式は、WATCH.VALUE
により定義された命令と同じ動作を行う命令すべてを監
視するのに使用される。WATCH.VALUEのビット５ないし
１０を除く全てをマスクするためにWATCH.MASKを0000 1
111 1100 0000に設定することで、この監視方式は、WAT
CH.VALUEにより定義された命令と同じ第１レジスタを用
いてすべての命令を監視するために使用できる。読取り
および書込み命令が同じ形式の場合には、選択されたレ
ジスタにアクセスするときにはこうした命令のどちらも
検出可能である。他の実施形態は、２つのフィールドお
よび／またはフィールドのマスク部分以外のすべてのマ
スク化を含む。

【００８５】図２２は、０ないし９により示された標準
命令形式の例を示す。上記の形式は図２２では数１であ
る。図２２の略語の意味は以下の通りである。 略語 意味 長さ（ビット） OP 動作コード 4 Fa, Fb, Fc 動作コード拡張 2, 6または10 Ra, Rb, Rc, ra, rb, rc レジスタ番号 2, 3または6 RB レジスタブロック番号 4 c レジスタ定義ビット 1 Ca, Cb, Cc, Cd 定数 10, 12, 16, 26 リアルタイムオペレーティングシステム（ＲＴＯＳ）で
実行するＣＰＵでは他の利点も利用できる。前記のオペ
レーティングシステムでは、ＣＰＵ上で時分割多重同時
スレッドによりマルチタスクが可能になる。通常は、単
一のスレッドに特定の命令を監視することは不可能であ
る、これは従来の監視点／命令追跡機能がＲＴＯＳと相
互関係のないハードウェアで実施されるので監視点機能
は目標ＣＰＵ全体に広がっているからである。本システ
ムでは、あるスレッドの検査が実行され、その結果がゲ
ート１８６に（１８７のWATCH.GROUP値を介して）入力
される。

【００８６】様々の異なる動作コード監視が同時に実行
できるように、ＣＰＵ１２にはWATCH.VALUE, WATCH.MAS
KおよびWATCH.ENABLE/GROUPレジスタや、並列に動作す
る図２０に示すいくつかの回路が含まれる。２つの監視
を使用する特に有益な動作は、いつブランチ（たとえ
ば、ジャンプまたはリターン）命令が実行されても命令
ポインタの値をホスト部に報告することである。これに
よりプログラム流を監視する効率的な方法である。同様
の回路がＣＰＵ１３に備えられている。

【００８７】図１４は、図１２を参照しながら前述され
たのと同じネットワークを示す。この場合には、ポート
３０を介して特殊な事象のデバッグと送信の際に使用す
るよう前述のように動作するようにホスト１２３が備え
られポート３０に接続されている。しかし、リアルタイ
ムコードをデバッグする際にできるだけ迅速にＣＰＵ１
２または１３の一方のデバッグを監視する必要がある場
合には、この実施形態は、ホスト１２３の代わりにＣＰ
Ｕ１２または１３の一方を使用してＣＰＵ１２または１
３の他方のデバッグを実行するのに使用できる。チップ
上のＰリンク１５に沿ったパケットの転送は、ポート３
０を介した外部通信より迅速に実行できる。この場合に
は、ＣＰＵ１２と１３の一方が、同じチップ上の他のＣ
ＰＵに特殊事象を送り、それによりホスト１２３の使用
を参照して前述されたデバッグ動作を実行する命令を実
行可能である、ただし、この場合では、制御が、同じチ
ップ上の他のＣＰＵのデバッグ動作を実行させる際にチ
ップ上のＣＰＵの一つにより実行される。

【００８８】上記の実施形態では、外部ホスト１２３
は、チップ上のＣＰＵの一方のオペレーティングシステ
ムまたはアプリケーションソフトウェアに制限を加える
ことなくチップ上のＣＰＵ１２と１３の一方のデバッグ
を実行するのに使用できる。監視点デバッギングは、チ
ップ上のＣＰＵ内のメモリを使用しなくても実行可能で
ある。チップ上のＣＰＵ１１と１２の両方と外部に接続
されたホスト１２３はポート３０によるパケット通信に
より互いの状態にアクセスする。チップ上のＣＰＵ１２
と１３は、ホスト１２３のＣＰＵのいかなる動作からも
独立して、外部メモリ１２５にアクセスできる。このた
め、チップ上のＣＰＵは外部接続マクロコンピュータ内
のメモリからのコードにアクセス可能になる。

【００８９】上述のように、本マイクロコンピュータに
おける割込みはメモリと同じ構成で実施される。割込み
はＰリンク上のパケットとして処理される。アダプタが
デバッグポートに接続されると、アダプタはパケットを
Ｐリンクに挿入可能になる。したがって、アダプタ（お
そらくはＣＰＵ１２３の制御下にある）は、ＣＰＵ１２
と１３と、割込みを受信可能な他の装置への割込みを表
すパケットをＰリンクに挿入可能である。

【００９０】割込み事象が送られる各ＣＰＵまたは他の
装置には３２個の仮想割込みピンがあり、事象とカウン
タからのデータが割り当てられる。各割込み事象は、仮
想割込みピンの一つの状態からエッジトリガ（上昇端ま
たは下降端）としてまたはレベルトリガ（高レベルであ
れ低レベルであれ）として指定できる。こうした細部を
指定するために、割込み事象命令の偶数番号オペランド
の６ビットを使用する。ビット９ないし４は仮想割込み
ピンの数を指定し、ビット５と６はトリガの種別を指定
する。

【００９１】割込み事象を示すパケットを生成するため
に、割込み事象命令の２つの６４ビットオペランドが、
３つのバイトと共にアダプタによりパケットバッファ５
１にコピーされる。３つのバイトとは、動作コードバイ
ト（上記のように、パケットが偶数要求であることを示
す）、ＴＩＤバイトと、ソースバイトである。ソースバ
イトは、割込みの起点を識別する。ソースバイトはアダ
プタにより目標値に設定されて、任意のソースからの割
込みをシミュレートする。割込みの宛先部はこうした
「偽割込み」と、指示されたソースによってのみ生成さ
れた割込みとを区分することができない。したがって、
割込みは、デバッグのためにハードウェアからの割込み
をシミュレートできる。

【００９２】割込みパケットのタイミングはＣＰＵ１２
３と１７５によっても制御されている。たとえば、時間
に関連したデバッグの問題を調査できるように、パケッ
トは望ましい時点でＰリンクに挿入可能である。アダプ
タのメモリ１７６におけるソフトウェアにより、Ｐリン
ク上への割込みパケットの挿入が半自動化可能になる。
たとえば、そのソフトウェアにより所定の時間間隔で
（たとえば、「毎Ｎミリ秒」）でパケットを挿入可能で
ある。

【００９３】割込み構成は、ＣＰＵ１２と１３で実行中
の割込み駆動コードのデバッグにおいて極めて有益であ
る。目標コンピュータ上のデバッギングシステムと割込
みピンとの間の直接リンクに依存しているシステムにあ
るように、割込み専用に物理的な接続をする必要はな
い。他のシステムにより、たとえば、リアルタイムクロ
ックから、または目標システムの一つのＣＰＵから他の
ＣＰＵに割込みが目標システムの内部装置により与えら
れる。目標システムがデバッグされるまで、これらの装
置は正確に動作するものと信頼することができない。従
来技術のシステムに関する他の問題は、検査されること
になるすべての相対タイミングを予想シミュレートする
ようにハードウェア装置（リアルタイムクロックなど）
を操作するのは困難なことである。

【００９４】外部ホストは、標準パーソナルコンピュー
タやワークステーションなどのコンピュータ、またはプ
ログラム式論理アレイなどのコンピュータ装置を含む場
合がある。

【００９５】本発明は、暗示的または明示的に本明細書
に開示されている任意の特色または特色の組合せまたは
請求されている発明とは無関係に一般化された特色を含
むことができる。上記の説明から、当業者には明らかな
ことだが、様々な修正が本発明の範囲内でなしえる。

【図面の簡単な説明】

【図１】本発明によるマイクロコンピュータチップの構
成図である。

【図２】図１のマイクロコンピュータのデバッグポート
を一層詳細に示す図である。

【図３】図２のポートを介したデジタル信号パケットの
入力を示す図である。

【図４】図２のポートへのデジタル信号パケットの出力
を示す図である。

【図５】図２のポートにおけるレジスタのアクセスを示
す図である。

【図６】図１のマイクロコンピュータで使用可能なデジ
タル信号要求パケットの形式を示す図である。

【図７】図１のマイクロコンピュータで使用可能なデジ
タル信号応答パケットの形式を示す図である。

【図８】図２のポートを介して入出力可能な直列要求パ
ケットの一例を示す図である。

【図９】特殊事象論理を含む図１のマイクロコンピュー
タの一つのＣＰＵのより細部を示す図である。

【図１０】図９の特殊事象論理をより細部を示す図であ
る。

【図１１】ホストによりＣＰＵをデバッグする際に使用
されるホストコンピュータに接続される図１に示す種類
のマイクロコンピュータを示す図である。

【図１２】第２ＣＰＵが同じチップ上に備えられて、他
のＣＰＵがホストによりデバッグされている間に通常に
動作する図１１と同様の構成を示す図である。

【図１３】監視点デバッギングで使用されるホストコン
ピュータに接続されるときに図１に示すマイクロコンピ
ュータの一部を形成する一つのＣＰＵを示す図である。

【図１４】マイクロコンピュータ上のＣＰＵが同じチッ
プ上の他のＣＰＵによりデバッグされるホストコンピュ
ータに接続された図１に示す種類のマイクロコンピュー
タを示す図である。

【図１５】図１０の論理回路の一部のより細部を示す図
である。

【図１６】図１５の論理回路の一部のより細部を示す図
である。

【図１７】図１５の論理回路の他の部分のより細部を示
す図である。

【図１８】ホストコンピュータをＣＰＵに接続するアダ
プタのアーキテクチャを一層詳細に示す図である。

【図１９】メモリスライスの構成を示す図である。

【図２０】ＣＰＵで実行された命令を監視するアーキテ
クチャを示す図である。

【符号の説明】

１２，１３，１７５ ＣＰＵ １４ 映像表示インターフェース ２０ Ｐリンクデータ経路（バス） ２２ Ｐリンク制御部 ２７ 映像復号支援部 ２８ 音声出力インターフェース ３１ デバッグポート ３５ 周辺インターフェース ４０ 実行部 ４１ レジスタ ４２ 命令キャッシュ ４４ 事象論理部 ５０ 出口パケット化バッファ ５１ 到来パケット化バッファ ５２，５３ ピン ５６ 直列化器 ５７ 直列化解除器 ５８ レジスタバンク ５９ デバッグポート状態マシン ７０，８０ シフトレジスタ １１７ 中断フラグ １１８ 中断ピン １１９ リセットハンドラレジスタ １２１ 影リセットハンドラレジスタ １２３ ホスト １３０ データ監視点レジスタ １３１ コード監視点レジスタ １３２ デバッグハンドラレジスタ １３５ 予備レジスタセット １３６ リセットハンドラレジスタ １４０ 受信バッファ １４１ 送信バッファ １４５ 特殊事象復号論理部 １４９ 中断論理部 １５２ ＣＰＵパイプライン １５４ リセットハンドラ論理部 １７１ 直列リンク １７２ ネットワークプロトコルリンク １７３，１７４ インターフェース １７６，１２５ メモリ

Claims (26)

【特許請求の範囲】
1. 【請求項１】オンチップＣＰＵを備えている単一の集積
   回路チップ上にマイクロプロセッサを含み、 命令を実行するデータ処理部と、 前記データ処理部とメモリとの間に接続され、前記命令
   を前記データ処理部に渡すデータリンクと、 命令比較コードを記憶する監視レジスタと、 前記データリンクで渡された前記命令と前記命令比較コ
   ードとを比較して、前記比較の結果に応じて比較出力信
   号を生成する前記データリンクに接続された監視比較器
   と、を含むことを特徴とするコンピュータシステム。
2. 【請求項２】前記ＣＰＵは、前記命令の部分を定義する
   命令フィルタコードと、比較すべき命令比較コードとを
   記憶するフィルタレジスタを含む請求項１に記載のコン
   ピュータシステム。
3. 【請求項３】前記監視比較器は、前記命令比較コードと
   比較すべき前記命令の部分を定めるために前記命令フィ
   ルタコードで前記データリンク上で渡される前記命令を
   フィルタリングする第１命令フィルタを含む請求項２に
   記載のコンピュータシステム。
4. 【請求項４】前記第１命令フィルタは、前記命令と前記
   命令フィルタコードに基づいてビット毎にＡＮＤ演算を
   実行する請求項３に記載のコンピュータシステム。
5. 【請求項５】前記監視比較器は、前記命令と比較すべき
   前記命令比較コードの部分を定めるために前記命令フィ
   ルタコードで前記命令比較コードをフィルタリングする
   第２命令フィルタを含む請求項２ないし４のいずれかに
   記載のコンピュータシステム。
6. 【請求項６】前記第２命令フィルタは、前記命令比較コ
   ードと前記命令フィルタコードに基づいてビット毎にＡ
   ＮＤ演算を実行する請求項５に記載のコンピュータシス
   テム。
7. 【請求項７】前記命令フィルタコードにより定義された
   前記命令の前記部分は、前記データ処理部により実行さ
   れる動作を指定する請求項２ないし６のいずれかに記載
   のコンピュータシステム。
8. 【請求項８】前記命令フィルタコードにより定義された
   前記命令比較コードの前記部分はメモリ読取り動作を指
   定する請求項７に記載のコンピュータシステム。
9. 【請求項９】前記命令フィルタコードにより定義された
   前記命令比較コードの前記部分がメモリ書込み動作を指
   定する請求項７に記載のコンピュータシステム。
10. 【請求項１０】前記命令フィルタコードにより定義され
    た前記命令比較コードの部分は前記データ処理部により
    処理されるデータを指定する請求項２ないし９のいずれ
    かに記載のコンピュータシステム。
11. 【請求項１１】前記命令フィルタコードにより定義され
    た前記命令比較コードの部分は前記データ処理部により
    処理されるデータを指定する請求項２ないし１０のいず
    れかに記載のコンピュータシステム。
12. 【請求項１２】前記メモリは、前記データ処理部により
    実行されるように２列以上の命令を記憶することがで
    き、前記ＣＰＵは、前記命令列のどれが前記データ処理
    部により実行中であるかを示すデータを記憶する順序レ
    ジスタを含む請求項１ないし１１のいずれかに記載のコ
    ンピュータシステム。
13. 【請求項１３】前記ＣＰＵは、前記命令列の一つを定義
    する順列フィルタレジスタを含み、前記監視比較器は、
    前記順序フィルタレジスタにより定義された順序が前記
    順序レジスタにより指示された順序と同じではない場合
    に、比較出力信号を抑制する順序フィルタを含む請求項
    １２に記載のコンピュータシステム。
14. 【請求項１４】オンチップＣＰＵを有する単一の集積回
    路チップ上のマイクロプロセッサを含み、 命令を実行するデータ処理部と、 前記データ処理部とメモリとの間に接続され、前記デー
    タ処理部に前記命令を渡すデータリンクと、 命令比較コードを記憶する監視レジスタと、を含むコン
    ピュータシステムを動作させる方法であって、 前記データリンク上で渡された前記命令と前記命令比較
    コードとを比較し、前記比較の結果に応じて比較出力信
    号を生成する手順を含むことを特徴とするコンピュータ
    システムを動作させる方法。
15. 【請求項１５】前記ＣＰＵは、前記命令の前記部分を定
    義する命令フィルタコードと、比較すべき前記命令比較
    コードとを記憶するフィルタレジスタを含む請求項１４
    に記載のコンピュータシステムを動作させるコンピュー
    タシステムを動作させる方法。
16. 【請求項１６】前記命令比較コードと比較すべき前記命
    令の前記部分を判定するために、前記命令フィルタコー
    ドで前記データリンクで渡された前記命令をフィルタリ
    ングする第１フィルタリング手順を含む請求項１５に記
    載のコンピュータシステムを動作させる方法。
17. 【請求項１７】前記第１フィルタリング手順は、前記命
    令と前記命令フィルタコードに基づいてビット毎のＡＮ
    Ｄ演算の実行を含む請求項１６に記載のコンピュータシ
    ステムを動作させる方法。
18. 【請求項１８】前記命令と比較すべき前記命令比較コー
    ドの前記部分を判定するために、前記命令フィルタコー
    ドで前記命令比較コードをフィルタリングする第２フィ
    ルタリング手順を含む請求項１５ないし１７のいずれか
    に記載のコンピュータシステムを動作させる方法。
19. 【請求項１９】前記第２フィルタリング手順は、前記命
    令比較コードと前記命令フィルタコードに基づいてビッ
    ト毎のＡＮＤ演算の実行を含む請求項１８に記載のコン
    ピュータシステムを動作させる方法。
20. 【請求項２０】前記命令フィルタコードにより定義され
    た前記前記命令の前記部分が前記データ処理部により実
    行される動作を指定する請求項１５ないし２０のいずれ
    かに記載のコンピュータシステムを動作させる方法。
21. 【請求項２１】前記命令フィルタコードにより定義され
    た前記命令比較コードの前記部分がメモリ読取り動作を
    指定する請求項２０に記載のコンピュータシステムを動
    作させる方法。
22. 【請求項２２】前記命令フィルタコードにより定義され
    た前記命令比較コードの前記部分はメモリ書込み動作を
    指定する請求項２０に記載のコンピュータシステムを動
    作させる方法。
23. 【請求項２３】前記命令フィルタコードにより定義され
    た前記命令比較コードの前記部分は前記データ処理部に
    より処理されるデータを指定する請求項１５ないし２２
    のいずれかに記載のコンピュータシステムを動作させる
    方法。
24. 【請求項２４】前記命令フィルタコードにより定義され
    た前記命令比較コードの前記部分は前記ＣＰＵによりア
    クセスされる前記メモリ位置を指定する請求項１５ない
    し２３のいずれかに記載のコンピュータシステムを動作
    させる方法。
25. 【請求項２５】前記メモリは、前記データ処理部により
    実行される２列以上の命令を記憶することができ、前記
    ＣＰＵは、前記命令列のどの列が前記データ処理部によ
    り実行中であるかを示すデータを記憶する順序レジスタ
    を含む請求項１４ないし２４のいずれかに記載のコンピ
    ュータシステムを動作させる方法。
26. 【請求項２６】前記ＣＰＵは、前記命令列の一つを定義
    する順序フィルタレジスタを含み、前記順序フィルタレ
    ジスタにより定義された順序が前記順序レジスタにより
    指示された列と同じでない場合に、トリガ信号を抑制す
    る手順を含む請求項２５に記載のコンピュータシステム
    を動作させるコンピュータシステムを動作させる方法。