JPH0695875A - マイクロコンピュータのメモリアクセス方法 - Google Patents
マイクロコンピュータのメモリアクセス方法Info
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- JPH0695875A JPH0695875A JP3012860A JP1286091A JPH0695875A JP H0695875 A JPH0695875 A JP H0695875A JP 3012860 A JP3012860 A JP 3012860A JP 1286091 A JP1286091 A JP 1286091A JP H0695875 A JPH0695875 A JP H0695875A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
Abstract
(57)【要約】
【目的】 命令コードが命令キューバッファにない場合
において、低速メモリに対して命令コードの取りこぼし
をなくして、信頼性の向上したマイクロコンピュータを
得る。 【構成】 目的とする命令コードが命令キューバッファ
２にない場合は、アクセスするメモリが高速メモリか低
速メモリかを判定し、高速メモリの場合は命令キューバ
ッファ２をスルーして直接メモリより命令コードを取り
込む。一方、低速メモリの場合は命令キューバッファ２
をスルーせずに、命令コードが命令キューバッファ２に
取り込まれるのを待つようにした。 【効果】 命令コードの取りこぼしがなくなって信頼性
が向上するとともに、設計の際にタイミングの設定が容
易になる。
において、低速メモリに対して命令コードの取りこぼし
をなくして、信頼性の向上したマイクロコンピュータを
得る。 【構成】 目的とする命令コードが命令キューバッファ
２にない場合は、アクセスするメモリが高速メモリか低
速メモリかを判定し、高速メモリの場合は命令キューバ
ッファ２をスルーして直接メモリより命令コードを取り
込む。一方、低速メモリの場合は命令キューバッファ２
をスルーせずに、命令コードが命令キューバッファ２に
取り込まれるのを待つようにした。 【効果】 命令コードの取りこぼしがなくなって信頼性
が向上するとともに、設計の際にタイミングの設定が容
易になる。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
に係わり、特にＣＰＵがメモリをアクセスする場合にお
けるアクセス方法に関するものである。
に係わり、特にＣＰＵがメモリをアクセスする場合にお
けるアクセス方法に関するものである。
【０００２】
【従来の技術】図６は、従来のマイクロコンピュータの
本願に係わる構成を示すブロック図である。図におい
て、１はＣＰＵ（中央演算処理装置）、２は命令を先取
りして一時蓄える命令キューバッファ、３はＲＯＭやＲ
ＡＭから成る内部メモリである。上記ＣＰＵ１，命令キ
ューバッファ２および内部メモリ３は内部バス４でそれ
ぞれ接続され、１チップのマイクロコンピュータ５が構
成されている。一方、６は上記マイクロコンピュータ５
の外部に設けられた外部メモリであり、外部バス７によ
りマイクロコンピュータ５の内部バス４に接続されてい
る。一般に、内部メモリ３は、マイクロコンピュータ５
に内蔵されて頻繁にアクセスされ，容量的にも限られて
いるので、高価な高速メモリが用いられ、外部メモリ６
は、マイクロコンピュータ５とは外部バス７により接続
され，容量的にも大きくなるので、安価な低速メモリが
使用される。
本願に係わる構成を示すブロック図である。図におい
て、１はＣＰＵ（中央演算処理装置）、２は命令を先取
りして一時蓄える命令キューバッファ、３はＲＯＭやＲ
ＡＭから成る内部メモリである。上記ＣＰＵ１，命令キ
ューバッファ２および内部メモリ３は内部バス４でそれ
ぞれ接続され、１チップのマイクロコンピュータ５が構
成されている。一方、６は上記マイクロコンピュータ５
の外部に設けられた外部メモリであり、外部バス７によ
りマイクロコンピュータ５の内部バス４に接続されてい
る。一般に、内部メモリ３は、マイクロコンピュータ５
に内蔵されて頻繁にアクセスされ，容量的にも限られて
いるので、高価な高速メモリが用いられ、外部メモリ６
は、マイクロコンピュータ５とは外部バス７により接続
され，容量的にも大きくなるので、安価な低速メモリが
使用される。
【０００３】次に動作について説明する。ＣＰＵ１が命
令を実行する場合、命令キューバッファ２から命令コー
ドを取り出して命令の実行を行う。この時、要求された
命令コードが命令キューバッファ２に取り込まれていな
い場合、ＣＰＵ１は内部メモリ３をアクセスするか外部
メモリ６をアクセスするかに関係なく、点線で示すよう
に命令キューバッファ２をスルーして、直接，内部メモ
リ３あるいは外部メモリ６より命令コードを取り出して
命令の実行を行う。これにより、メモリアクセスの高速
化を図ることができる。
令を実行する場合、命令キューバッファ２から命令コー
ドを取り出して命令の実行を行う。この時、要求された
命令コードが命令キューバッファ２に取り込まれていな
い場合、ＣＰＵ１は内部メモリ３をアクセスするか外部
メモリ６をアクセスするかに関係なく、点線で示すよう
に命令キューバッファ２をスルーして、直接，内部メモ
リ３あるいは外部メモリ６より命令コードを取り出して
命令の実行を行う。これにより、メモリアクセスの高速
化を図ることができる。
【０００４】また、図７は、従来の他のマイクロコンピ
ュータの本願に係わる構成を示すブロック図である。図
において、１はＣＰＵ、２は命令キューバッファ、３
ａ，３ｂはいずれも内部メモリであるが、３ａはＤＲＡ
ＭやＳＲＡＭ等から成る高速メモリ、３ｂはＥＰＲＯＭ
等から成る低速メモリである。上記ＣＰＵ１，命令キュ
ーバッファ２および各メモリ３ａ，３ｂは内部バス４で
それぞれ接続され、１チップのマイクロコンピュータ５
が構成されている。上記低速メモリ３ｂを構成するＥＰ
ＲＯＭは構造上低速ではあるが、書き替え可能な不揮発
性メモリとして、マイクロコンピュータに多用されてい
る。
ュータの本願に係わる構成を示すブロック図である。図
において、１はＣＰＵ、２は命令キューバッファ、３
ａ，３ｂはいずれも内部メモリであるが、３ａはＤＲＡ
ＭやＳＲＡＭ等から成る高速メモリ、３ｂはＥＰＲＯＭ
等から成る低速メモリである。上記ＣＰＵ１，命令キュ
ーバッファ２および各メモリ３ａ，３ｂは内部バス４で
それぞれ接続され、１チップのマイクロコンピュータ５
が構成されている。上記低速メモリ３ｂを構成するＥＰ
ＲＯＭは構造上低速ではあるが、書き替え可能な不揮発
性メモリとして、マイクロコンピュータに多用されてい
る。
【０００５】次にこの従来例の動作について説明する。
ＣＰＵ１が命令を実行する場合、命令キューバッファ２
から命令コードを取り出して命令の実行を行う。この
時、要求された命令コードが命令キューバッファ２に取
り込まれていない場合、ＣＰＵ１は高速メモリ３ａをア
クセスするか低速メモリ３ｂをアクセスするかに関係な
く、点線で示すように命令キューバッファ２をスルーし
て、直接，高速メモリ３ａあるいは低速メモリ３ｂより
命令コードを取り出して命令の実行を行う。これによ
り、メモリアクセスの高速化を図ることができる。
ＣＰＵ１が命令を実行する場合、命令キューバッファ２
から命令コードを取り出して命令の実行を行う。この
時、要求された命令コードが命令キューバッファ２に取
り込まれていない場合、ＣＰＵ１は高速メモリ３ａをア
クセスするか低速メモリ３ｂをアクセスするかに関係な
く、点線で示すように命令キューバッファ２をスルーし
て、直接，高速メモリ３ａあるいは低速メモリ３ｂより
命令コードを取り出して命令の実行を行う。これによ
り、メモリアクセスの高速化を図ることができる。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータにおいて、命令キューバッファに要求された命令
コードが取り込まれていない場合のメモリへのアクセス
方法は、図６の例では内部メモリのような高速メモリ，
外部メモリのような低速メモリに関係なく、また、図７
の例では内部メモリのうちの高速メモリ，低速メモリに
関係なく、命令キューバッファをスルーして、直接，内
部メモリあるいは外部メモリ、又は高速メモリあるいは
低速メモリより命令コードを取り出してくる為、外部メ
モリのような低速メモリ、あるいは内部メモリであって
もＥＰＲＯＭのような低速メモリから命令コードを取り
出す場合、タイミングが厳しくなって命令コードの取り
こぼしが生じ、エラーとなる問題があった。メモリが高
速か低速かは、使用するメモリ素子固有のアクセス性能
によるが、最終的にはＣＰＵの速度に対して相対的に決
まるものであるため、動作クロックの高速化等によりＣ
ＰＵの高速化が著しい昨今においては、上記のような問
題が生じやすくなっている。
ュータにおいて、命令キューバッファに要求された命令
コードが取り込まれていない場合のメモリへのアクセス
方法は、図６の例では内部メモリのような高速メモリ，
外部メモリのような低速メモリに関係なく、また、図７
の例では内部メモリのうちの高速メモリ，低速メモリに
関係なく、命令キューバッファをスルーして、直接，内
部メモリあるいは外部メモリ、又は高速メモリあるいは
低速メモリより命令コードを取り出してくる為、外部メ
モリのような低速メモリ、あるいは内部メモリであって
もＥＰＲＯＭのような低速メモリから命令コードを取り
出す場合、タイミングが厳しくなって命令コードの取り
こぼしが生じ、エラーとなる問題があった。メモリが高
速か低速かは、使用するメモリ素子固有のアクセス性能
によるが、最終的にはＣＰＵの速度に対して相対的に決
まるものであるため、動作クロックの高速化等によりＣ
ＰＵの高速化が著しい昨今においては、上記のような問
題が生じやすくなっている。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、目的とする命令コードが命令キ
ューバッファにない場合において、高速メモリに対して
はアクセス性能を犠牲にすることなく、低速メモリに対
しては命令コードの取りこぼしをなくして、信頼性の向
上したマイクロコンピュータを得ることを目的とするも
のである。
ためになされたもので、目的とする命令コードが命令キ
ューバッファにない場合において、高速メモリに対して
はアクセス性能を犠牲にすることなく、低速メモリに対
しては命令コードの取りこぼしをなくして、信頼性の向
上したマイクロコンピュータを得ることを目的とするも
のである。
【０００８】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータのメモリアクセス方法は、ＣＰＵが命令キ
ューバッファを介してメモリをアクセスし、目的とする
命令コードが命令キューバッファにある場合は、命令キ
ューバッファから命令コードを取り込んで実行するマイ
クロコンピュータのメモリアクセス方法において、目的
とする命令コードが命令キューバッファにない場合は、
アクセスするメモリが高速メモリか低速メモリかを判定
し、高速メモリの場合は命令キューバッファをスルーし
て直接メモリより命令コードを取り込み、低速メモリの
場合は命令キューバッファをスルーせずに、命令コード
が命令キューバッファに取り込まれるのを待つようにし
たものである。
コンピュータのメモリアクセス方法は、ＣＰＵが命令キ
ューバッファを介してメモリをアクセスし、目的とする
命令コードが命令キューバッファにある場合は、命令キ
ューバッファから命令コードを取り込んで実行するマイ
クロコンピュータのメモリアクセス方法において、目的
とする命令コードが命令キューバッファにない場合は、
アクセスするメモリが高速メモリか低速メモリかを判定
し、高速メモリの場合は命令キューバッファをスルーし
て直接メモリより命令コードを取り込み、低速メモリの
場合は命令キューバッファをスルーせずに、命令コード
が命令キューバッファに取り込まれるのを待つようにし
たものである。
【０００９】このメモリアクセス方法は、マイクロコン
ピュータに内蔵された内部メモリを高速メモリとし、マ
イクロコンピュータの外部に接続された外部メモリを低
速メモリとして使い分けることもできるし、マイクロコ
ンピュータに内蔵された内部メモリを、ＤＲＡＭやＳＲ
ＡＭ等から成る高速メモリと、ＥＰＲＯＭ等から成る低
速メモリとに使い分けることもできる。
ピュータに内蔵された内部メモリを高速メモリとし、マ
イクロコンピュータの外部に接続された外部メモリを低
速メモリとして使い分けることもできるし、マイクロコ
ンピュータに内蔵された内部メモリを、ＤＲＡＭやＳＲ
ＡＭ等から成る高速メモリと、ＥＰＲＯＭ等から成る低
速メモリとに使い分けることもできる。
【００１０】
【作用】この発明においては、目的とする命令コードが
命令キューバッファにない場合、内部メモリをアクセス
する時は命令キューバッファをスルーし、外部メモリを
アクセスする時は命令キューバッファをスルーしないの
で、特に、外部メモリをアクセスする場合においてアク
セスタイムが稼げ、命令コードの取りこぼしが生じなく
なる。
命令キューバッファにない場合、内部メモリをアクセス
する時は命令キューバッファをスルーし、外部メモリを
アクセスする時は命令キューバッファをスルーしないの
で、特に、外部メモリをアクセスする場合においてアク
セスタイムが稼げ、命令コードの取りこぼしが生じなく
なる。
【００１１】また、内部メモリにあっても、メモリのア
クセス性能により、命令キューバッファをスルーする，
スルーしないということを上記と同様に選択することが
できるので、低速メモリに対してアクセスタイムが稼
げ、命令コードの取りこぼしが生じなくなる。
クセス性能により、命令キューバッファをスルーする，
スルーしないということを上記と同様に選択することが
できるので、低速メモリに対してアクセスタイムが稼
げ、命令コードの取りこぼしが生じなくなる。
【００１２】
【実施例】以下、この発明の実施例を図を用いて説明す
る。まず、本発明を実現するために必要となる基本的な
構成について説明する。図１の（Ａ），（Ｂ）は命令キ
ューバッファ２をスルーする場合とスルーしない場合を
示す簡略構成図、図２はＣＰＵ１と命令キューバッファ
２の接続図である。図において、２ａ，２ｂは互いに逆
向きに並列接続されたバッファであり、そのメモリ側と
ＣＰＵ側には、それぞれＣＰＵ１からの信号線１ａ，１
ｂにより制御されるｎチャネルのトランジスタ２ｃ，２
ｄが接続されており、これらが内部バス４のビット対応
に設けられて命令キューバッファ２が構成されている。
そして、（Ａ）のスルーする場合は、ＣＰＵ１から信号
線１ａに“Ｈ”レベルが印加されてトランジスタ２ｃが
オンし、信号線１ｂにも“Ｈ”レベルが印加されてトラ
ンジスタ２ｄもオンする。従って、データは点線で示す
ように命令キューバッファ２をスルーする。一方、
（ｂ）のスルーしない場合は、ＣＰＵ１から信号線１ａ
には“Ｈ”レベルが印加されてトランジスタ２ｃはオン
するが、信号線１ｂには“Ｌ”レベルが印加されてトラ
ンジスタ２ｄはオフする。従って、データは点線で示す
ように命令キューバッファ２をスルーしないで、一旦，
命令キューバッファ２に取り込まれた状態となる。
る。まず、本発明を実現するために必要となる基本的な
構成について説明する。図１の（Ａ），（Ｂ）は命令キ
ューバッファ２をスルーする場合とスルーしない場合を
示す簡略構成図、図２はＣＰＵ１と命令キューバッファ
２の接続図である。図において、２ａ，２ｂは互いに逆
向きに並列接続されたバッファであり、そのメモリ側と
ＣＰＵ側には、それぞれＣＰＵ１からの信号線１ａ，１
ｂにより制御されるｎチャネルのトランジスタ２ｃ，２
ｄが接続されており、これらが内部バス４のビット対応
に設けられて命令キューバッファ２が構成されている。
そして、（Ａ）のスルーする場合は、ＣＰＵ１から信号
線１ａに“Ｈ”レベルが印加されてトランジスタ２ｃが
オンし、信号線１ｂにも“Ｈ”レベルが印加されてトラ
ンジスタ２ｄもオンする。従って、データは点線で示す
ように命令キューバッファ２をスルーする。一方、
（ｂ）のスルーしない場合は、ＣＰＵ１から信号線１ａ
には“Ｈ”レベルが印加されてトランジスタ２ｃはオン
するが、信号線１ｂには“Ｌ”レベルが印加されてトラ
ンジスタ２ｄはオフする。従って、データは点線で示す
ように命令キューバッファ２をスルーしないで、一旦，
命令キューバッファ２に取り込まれた状態となる。
【００１３】図３は、ＣＰＵ１が実行するメモリアクセ
ス方法を示すフローチャートである。ＣＰＵ１が命令を
実行する場合、まず、ＣＰＵ１は命令キューバッファ２
に命令コード要求信号を出力するとともに（ステップＳ
１）、対応するアドレスを出力する（ステップＳ２）。
次に、要求された命令コードが命令キューバッファ２に
あるかどうかを判定し（ステップＳ３）、あれば、従来
同様，命令キューバッファ２より命令コードを取り込む
（ステップＳ４）。命令コードが命令キューバッファ２
になければ、高速メモリをアクセスするかどうかを判定
する（ステップＳ５）。高速メモリをアクセスする場合
には、従来同様，命令キューバッファ２をスルーして直
接メモリより命令コードを取り込む（ステップＳ６）。
一方、低速メモリをアクセスする場合には、命令キュー
バッファ２をスルーせずに、メモリから命令コードが命
令キューバッファ２に取り込まれるまで待機する（ステ
ップＳ７）。なお、高速メモリをアクセスするか低速メ
モリをアクセスするかは、ＣＰＵ１のアドレス空間に配
置された高速メモリと低速メモリのアドレスから判定す
ることができる。
ス方法を示すフローチャートである。ＣＰＵ１が命令を
実行する場合、まず、ＣＰＵ１は命令キューバッファ２
に命令コード要求信号を出力するとともに（ステップＳ
１）、対応するアドレスを出力する（ステップＳ２）。
次に、要求された命令コードが命令キューバッファ２に
あるかどうかを判定し（ステップＳ３）、あれば、従来
同様，命令キューバッファ２より命令コードを取り込む
（ステップＳ４）。命令コードが命令キューバッファ２
になければ、高速メモリをアクセスするかどうかを判定
する（ステップＳ５）。高速メモリをアクセスする場合
には、従来同様，命令キューバッファ２をスルーして直
接メモリより命令コードを取り込む（ステップＳ６）。
一方、低速メモリをアクセスする場合には、命令キュー
バッファ２をスルーせずに、メモリから命令コードが命
令キューバッファ２に取り込まれるまで待機する（ステ
ップＳ７）。なお、高速メモリをアクセスするか低速メ
モリをアクセスするかは、ＣＰＵ１のアドレス空間に配
置された高速メモリと低速メモリのアドレスから判定す
ることができる。
【００１４】次に、本発明を図６に示した従来例に適用
した場合の動作について、図４を用いて説明する。まず
始めに、内部メモリ３のような高速メモリをアクセスす
る場合について説明する。この場合は従来例と同様に、
ＣＰＵ１は、要求された命令コードが命令キューバッフ
ァ２に取り込まれていない場合、図４の（Ａ）に示すよ
うに命令キューバッファ２をスルーして、直接，内部メ
モリ３より命令コードを取り出して実行する。これに対
して、ＣＰＵ１が外部メモリ６のような低速メモリをア
クセスする場合、ＣＰＵ１は、要求された命令コードが
命令キューバッファ２に取り込まれていない場合、上記
内部メモリ３の時のように命令キューバッファ２をスル
ーさせるのではなく、図４の（Ｂ）に示すように一旦，
命令キューバッファ２で止めて、１サイクル遅らせてか
らＣＰＵ１に取り込む。こうすることにより、外部メモ
リ６に対してアクセスタイムが稼げる為、命令コードの
取りこぼしがなくなり、メモリをアクセスするときの信
頼性が向上する。
した場合の動作について、図４を用いて説明する。まず
始めに、内部メモリ３のような高速メモリをアクセスす
る場合について説明する。この場合は従来例と同様に、
ＣＰＵ１は、要求された命令コードが命令キューバッフ
ァ２に取り込まれていない場合、図４の（Ａ）に示すよ
うに命令キューバッファ２をスルーして、直接，内部メ
モリ３より命令コードを取り出して実行する。これに対
して、ＣＰＵ１が外部メモリ６のような低速メモリをア
クセスする場合、ＣＰＵ１は、要求された命令コードが
命令キューバッファ２に取り込まれていない場合、上記
内部メモリ３の時のように命令キューバッファ２をスル
ーさせるのではなく、図４の（Ｂ）に示すように一旦，
命令キューバッファ２で止めて、１サイクル遅らせてか
らＣＰＵ１に取り込む。こうすることにより、外部メモ
リ６に対してアクセスタイムが稼げる為、命令コードの
取りこぼしがなくなり、メモリをアクセスするときの信
頼性が向上する。
【００１５】以上のように、本適用例によれば、目的と
する命令コードが命令キューバッファ２にない場合に、
内部メモリ３をアクセスするのか，外部メモリ６をアク
セスするのかによって、命令キューバッファ２をスルー
する，スルーしないを使い分けることでき、特に外部メ
モリ６をアクセスする場合のアクセスタイムが稼げるの
で、命令コードの取りこぼしがなくなってメモリをアク
セスするときの信頼性が向上し、これによりマイクロコ
ンピュータシステム全体の性能が向上することが期待で
きる。また、マイクロコンピュータを用いたシステム設
計に際して、外部メモリ６に対するタイミングの設定が
容易になる効果がある。
する命令コードが命令キューバッファ２にない場合に、
内部メモリ３をアクセスするのか，外部メモリ６をアク
セスするのかによって、命令キューバッファ２をスルー
する，スルーしないを使い分けることでき、特に外部メ
モリ６をアクセスする場合のアクセスタイムが稼げるの
で、命令コードの取りこぼしがなくなってメモリをアク
セスするときの信頼性が向上し、これによりマイクロコ
ンピュータシステム全体の性能が向上することが期待で
きる。また、マイクロコンピュータを用いたシステム設
計に際して、外部メモリ６に対するタイミングの設定が
容易になる効果がある。
【００１６】次に、本発明を図７に示した従来例に適用
した場合の動作について、図５を用いて説明する。命令
キューバッファ２が空で，かつＤＲＡＭやＳＲＡＭ等の
高速メモリ３ａをアクセスする為、命令キューバッファ
２をスルーさせる場合、図５の（Ａ）に示すように、Ｃ
ＰＵ１は、直接，高速メモリ３ａより命令コードを取り
出し、命令キューバッファ２をスルーさせてＣＰＵ１に
取り込み、命令を実行する。これに対して、命令キュー
バッファ２が空で，かつＥＰＲＯＭ等の低速メモリ３ｂ
をアクセスする為、命令キューバッファ２をスルーさせ
ない場合、ＣＰＵ１は低速メモリ３ｂより命令コードを
取り出すが、一旦，命令キューバッファ２に止めて、１
サイクル遅らせてからＣＰＵ１に命令コードを取り込
み、命令の実行を行う。このように、命令キューバッフ
ァ２をスルーさせる，スルーさせないということを内部
メモリのアクセス性能により選択し，使い分けること
で、命令コードの取りこぼしがなくなり、メモリをアク
セスするときの信頼性が向上する。
した場合の動作について、図５を用いて説明する。命令
キューバッファ２が空で，かつＤＲＡＭやＳＲＡＭ等の
高速メモリ３ａをアクセスする為、命令キューバッファ
２をスルーさせる場合、図５の（Ａ）に示すように、Ｃ
ＰＵ１は、直接，高速メモリ３ａより命令コードを取り
出し、命令キューバッファ２をスルーさせてＣＰＵ１に
取り込み、命令を実行する。これに対して、命令キュー
バッファ２が空で，かつＥＰＲＯＭ等の低速メモリ３ｂ
をアクセスする為、命令キューバッファ２をスルーさせ
ない場合、ＣＰＵ１は低速メモリ３ｂより命令コードを
取り出すが、一旦，命令キューバッファ２に止めて、１
サイクル遅らせてからＣＰＵ１に命令コードを取り込
み、命令の実行を行う。このように、命令キューバッフ
ァ２をスルーさせる，スルーさせないということを内部
メモリのアクセス性能により選択し，使い分けること
で、命令コードの取りこぼしがなくなり、メモリをアク
セスするときの信頼性が向上する。
【００１７】以上のように、本適用例によれば、目的と
する命令コードが命令キューバッファ２にない場合に、
アクセスする内部メモリのアクセス性能によって、命令
キューバッファ２をスルーする，スルーしないかを使い
分けることができ、特にＥＰＲＯＭ等の低速メモリ３ｂ
をアクセスする場合のアクセスタイムが稼げるので、命
令コードの取りこぼしがなくなってメモリをアクセスす
るときの信頼性が向上し、これによりマイクロコンピュ
ータ全体の性能が向上することが期待できる。また、マ
イクロコンピュータの設計に際して、ＥＰＲＯＭ等の低
速メモリ３ｂに対するタイミングの設定が容易になる効
果がある。
する命令コードが命令キューバッファ２にない場合に、
アクセスする内部メモリのアクセス性能によって、命令
キューバッファ２をスルーする，スルーしないかを使い
分けることができ、特にＥＰＲＯＭ等の低速メモリ３ｂ
をアクセスする場合のアクセスタイムが稼げるので、命
令コードの取りこぼしがなくなってメモリをアクセスす
るときの信頼性が向上し、これによりマイクロコンピュ
ータ全体の性能が向上することが期待できる。また、マ
イクロコンピュータの設計に際して、ＥＰＲＯＭ等の低
速メモリ３ｂに対するタイミングの設定が容易になる効
果がある。
【００１８】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕのメモリアクセス時、目的とする命令コードが命令キ
ューバッファにない場合は、アクセスするメモリが高速
メモリか低速メモリかを判定し、高速メモリの場合は命
令キューバッファをスルーして直接メモリより命令コー
ドを取り込み、低速メモリの場合は命令キューバッファ
をスルーせずに、命令コードが命令キューバッファに取
り込まれるのを待つようにしたので、目的とする命令コ
ードが命令キューバッファにない場合において、高速メ
モリに対してのアクセス性能を犠牲にすることなく、低
速メモリに対して命令コードの取りこぼしがなくなり、
信頼性が向上する効果がある。また、設計上において
も、タイミングの設定が容易になる効果がある。
Ｕのメモリアクセス時、目的とする命令コードが命令キ
ューバッファにない場合は、アクセスするメモリが高速
メモリか低速メモリかを判定し、高速メモリの場合は命
令キューバッファをスルーして直接メモリより命令コー
ドを取り込み、低速メモリの場合は命令キューバッファ
をスルーせずに、命令コードが命令キューバッファに取
り込まれるのを待つようにしたので、目的とする命令コ
ードが命令キューバッファにない場合において、高速メ
モリに対してのアクセス性能を犠牲にすることなく、低
速メモリに対して命令コードの取りこぼしがなくなり、
信頼性が向上する効果がある。また、設計上において
も、タイミングの設定が容易になる効果がある。
【００１９】このメモリアクセス方法は、マイクロコン
ピュータに内蔵された内部メモリを高速メモリとし、マ
イクロコンピュータの外部に接続された外部メモリを低
速メモリとして使い分けることもできるし、マイクロコ
ンピュータに内蔵された内部メモリを、ＤＲＡＭやＳＲ
ＡＭ等から成る高速メモリと、ＥＰＲＯＭ等から成る低
速メモリとに使い分けることもできる。
ピュータに内蔵された内部メモリを高速メモリとし、マ
イクロコンピュータの外部に接続された外部メモリを低
速メモリとして使い分けることもできるし、マイクロコ
ンピュータに内蔵された内部メモリを、ＤＲＡＭやＳＲ
ＡＭ等から成る高速メモリと、ＥＰＲＯＭ等から成る低
速メモリとに使い分けることもできる。
【図１】この発明を実現するための命令キューバッファ
の基本的な構成例を示す簡略構成図である。
の基本的な構成例を示す簡略構成図である。
【図２】図１におけるＣＰＵと命令キューバッファの接
続図である。
続図である。
【図３】この発明によるメモリアクセス方法を示すフロ
ーチャートである。
ーチャートである。
【図４】この発明の適用例における動作を示す図であ
る。
る。
【図５】この発明の他の適用例における動作を示す図で
ある。
ある。
【図６】マイクロコンピュータの従来例を示す要部構成
図である。
図である。
【図７】マイクロコンピュータの他の従来例を示す要部
構成図である。
構成図である。
１ ＣＰＵ ２ 命令キューバッファ ３ 内部メモリ ３ａ 高速メモリ ３ｂ 低速メモリ ５ マイクロコンピュータ ６ 外部メモリ
Claims (3)
- 【請求項１】 ＣＰＵが命令キューバッファを介してメ
モリをアクセスし、目的とする命令コードが命令キュー
バッファにある場合は、命令キューバッファから命令コ
ードを取り込んで実行するマイクロコンピュータのメモ
リアクセス方法において、目的とする命令コードが命令
キューバッファにない場合は、アクセスするメモリが高
速メモリか低速メモリかを判定し、高速メモリの場合は
命令キューバッファをスルーして直接メモリより命令コ
ードを取り込み、低速メモリの場合は命令キューバッフ
ァをスルーせずに、命令コードが命令キューバッファに
取り込まれるのを待つようにしたことを特徴とするマイ
クロコンピュータのメモリアクセス方法。 - 【請求項２】 マイクロコンピュータに内蔵された内部
メモリを高速メモリとし、マイクロコンピュータの外部
に接続された外部メモリを低速メモリとして使い分ける
ことを特徴とする請求項１記載のマイクロコンピュータ
のメモリアクセス方法。 - 【請求項３】 マイクロコンピュータに内蔵された内部
メモリを、ＤＲＡＭやＳＲＡＭ等から成る高速メモリ
と、ＥＰＲＯＭ等から成る低速メモリとに使い分けるこ
とを特徴とする請求項１記載のマイクロコンピュータの
メモリアクセス方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012860A JPH0695875A (ja) | 1991-01-09 | 1991-01-09 | マイクロコンピュータのメモリアクセス方法 |
| DE4200285A DE4200285C2 (de) | 1991-01-09 | 1992-01-08 | Microcomputer-Speicherzugriffverfahren |
| CA002059033A CA2059033C (en) | 1991-01-09 | 1992-01-08 | Microcomputer memory access method |
| US08/357,551 US5928354A (en) | 1991-01-09 | 1994-12-16 | Method for a microcomputer to access an instruction code from memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012860A JPH0695875A (ja) | 1991-01-09 | 1991-01-09 | マイクロコンピュータのメモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695875A true JPH0695875A (ja) | 1994-04-08 |
Family
ID=11817168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012860A Pending JPH0695875A (ja) | 1991-01-09 | 1991-01-09 | マイクロコンピュータのメモリアクセス方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5928354A (ja) |
| JP (1) | JPH0695875A (ja) |
| CA (1) | CA2059033C (ja) |
| DE (1) | DE4200285C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097311A (ja) * | 2006-10-11 | 2008-04-24 | Sony Computer Entertainment Inc | マルチプレクサおよび情報処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9805479D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9805485D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9805486D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
| US7039770B1 (en) | 2002-03-05 | 2006-05-02 | Juniper Networks, Inc. | Low latency request dispatcher |
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| JP2010271874A (ja) * | 2009-05-20 | 2010-12-02 | Kyocera Mita Corp | 情報処理装置および画像形成装置 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-01-09 JP JP3012860A patent/JPH0695875A/ja active Pending
-
1992
- 1992-01-08 DE DE4200285A patent/DE4200285C2/de not_active Expired - Fee Related
- 1992-01-08 CA CA002059033A patent/CA2059033C/en not_active Expired - Fee Related
-
1994
- 1994-12-16 US US08/357,551 patent/US5928354A/en not_active Expired - Fee Related
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| JP2008097311A (ja) * | 2006-10-11 | 2008-04-24 | Sony Computer Entertainment Inc | マルチプレクサおよび情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2059033C (en) | 1996-03-05 |
| US5928354A (en) | 1999-07-27 |
| DE4200285C2 (de) | 1998-07-30 |
| CA2059033A1 (en) | 1992-07-10 |
| DE4200285A1 (de) | 1992-07-16 |
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