JP3476314B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サに関する。

【０００２】

【従来の技術】マイクロプロセッサは、外部メモリとな
る主記憶に格納された命令コードやデータをマイクロプ
ロセッサ内部に取り込むことにより命令の実行処理を行
う。しかし、主記憶に用いられる、例えば、ＤＲＡＭ
（Dynamic Random Access Memory）等の外部メモリは一
般にアクセスタイムが長いため、外部メモリに格納され
ている命令列から必要な命令を１つずつ読み込んでいた
のでは高速な処理が望めない。そこで、マイクロプロセ
ッサ内部に高速アクセスが可能なレジスタを設け、この
レジスタに予め外部メモリ内の命令列を転送しておくこ
とにより、処理効率を高めるといったことが従来より行
われている。この主記憶から命令コードを読み出す動作
をフェッチということから事前に読み出す動作をプリフ
ェッチという。

【０００３】図１１は、従来のマイクロプロセッサにお
ける命令取込部周辺の要部構成を示すブロック図であ
る。図１１に示すように、マイクロプロセッサ３０は、
図示しない外部メモリからマイクロプロセッサ３０内に
命令コードの取り込みを行う命令取込部３１と、取り込
んだ命令の種別を検出する命令検出部３２と、検出され
た命令を実行する命令実行部３３とを備えている。な
お、本例のマイクロプロセッサ３０では、３２ビット幅
のデータバスＢＤと、２０ビット幅のアドレスバスＢＡ
とが設けられている。

【０００４】命令取込部３１は、外部メモリとのインタ
ーフェース機能を有する外部メモリアクセス制御部３４
と、次命令のフェッチアドレスを生成する機能を有する
フェッチアドレス生成部３５と、命令検出部３２とのイ
ンターフェース機能を有するプリフェッチキュー部３６
とから構成されている。外部メモリアクセス制御部３４
は、外部メモリに対するアクセス動作を制御するための
転送制御部３７と、４ビット幅のパリティビットに基づ
いてデータの有効生のチェックを行うパリティチェッカ
３８とから構成されている。

【０００５】フェッチアドレス生成部３５は、外部メモ
リにアクセスする際のアドレスを生成するフェッチプロ
グラムカウンタ（以下、ＦＰＣ）３９と、エラー処理実
行時のエラーベクタアドレスや分岐先アドレスを選択
し、ＦＰＣ３９へのアドレスセット処理を行うフェッチ
アドレス選択制御部４０から構成されている。

【０００６】プリフェッチキュー部３６は、１命令単位
幅（本例では３２ビット幅）の命令コードを格納する２
段のプリフェッチキュー（以下、ＰＦＱ；Pre Fetch Qu
eue）４１，４２と、ＰＦＱ４２から出力される命令コ
ードを一時的に格納するためのインストラクションレジ
スタ（以下、ＩＲＧ；Instruction Register）４３と、
ＰＦＱ４１，４２及びＩＲＧ４３の３つのレジスタに格
納されている有効命令の有無によって有効フラグのオン
・オフを行い、現在の状態を状態０〜状態７の８つの状
態に制御する状態制御部４４とから構成されている。さ
らに、図１１において、ＩＲＧ４３は、基本命令を格納
するためのＩＲＧ基本部４３Ｂと、拡張命令を格納する
ためのＩＲＧ拡張部４３Ｅとの２つの３２ビットレジス
タから構成されている。

【０００７】図１２及び図１３は、３つのレジスタに対
する有効フラグによって変化する状態遷移図であり、こ
れらの状態遷移図に基づいて状態制御部４４は状態遷移
の制御を行う。例えば、ＰＦＱ４１、４２及びＩＲＧ４
３に有効な命令が存在しないステージ０の状態で、フェ
ッチ有効信号及びアクセスＲＤＹ信号が”Ｈ”となる
と、フェッチデータがＰＦＱ４１に格納されてステージ
２の状態に遷移する。

【０００８】次にマイクロプロセッサ３０の命令フェッ
チ動作について、（１）通常時、（２）分岐時、（３）
異常時の３つの場合に分けて説明する。なお、以下の説
明及び図中に用いられる略号として、ＣＬＫは基準クロ
ック信号、Ａは状態制御部４４に入力されるフェッチ有
効信号、Ｂは転送制御部３７から出力されるメモリチッ
プセレクト信号、Ｃは転送制御部３７に入力されるアク
セスレディ（以下、レディをＲＤＹと記す）信号、Ｄは
ＦＰＣ３９のカウントアップ値、Ｅはフェッチデータ
（数字部分はフェッチ順、基は基本命令、拡は拡張命令
を示す）、Ｆはデータエラー信号、Ｇは転送制御部３７
から出力される正常ＲＤＹ信号、Ｈは状態制御部４４か
ら出力されるキューｏｒＩＲＧ空信号、ＩはＰＦＱ４１
内の格納データ、ＪはＰＦＱ４２内の格納データ、Ｋは
ＩＲＧ基本部４３Ｂ内の格納データ、ＬはＩＲＧ拡張部
４３Ｅ内のデータ、Ｍは状態制御部３７から出力される
ＩＲＧ有効信号、Ｎは命令検出部３２から出力されるＩ
ＲＧ書換許可信号、Ｏは命令実行部３３に対する命令実
行信号、ＰはＰＣオーバフロー信号を示し、図１４〜図
１７中でのステージＮｏは図１２及び図１３における状
態０〜状態７を指している。

【０００９】（通常時の命令フェッチ動作）図１４は、
通常時の命令フェッチ動作を説明するためのタイミング
チャートである。

【００１０】まず、状態制御部４４に入力されるフェッ
チ有効信号Ａが“Ｈ”となると（図中(1) 参照）、転送
制御部３７はメモリチップセレクト信号Ｂを“Ｈ”（有
効）とし、ＦＰＣ３９の値をアドレスとするメモリアク
セスを行う。そして、外部からのアクセスＲＤＹ信号Ｃ
が“Ｈ”となるとパリティチェッカ３８によるデータチ
ェック結果を参照し、正常であれば、フェッチアドレス
生成部３５及びプリフェッチキュー部３６に対して出力
する正常ＲＤＹ信号Ｇを“Ｈ”とする（図中(2)参
照）。

【００１１】正常ＲＤＹ信号Ｇが“Ｈ”となると、フェ
ッチアドレス選択制御部４０はＦＰＣ３９を＋１カウン
トアップし（図中(3) 参照）、プリフェッチキュー部３
６は、ＰＦＱ４１，４２及びＩＲＧ基本部４３Ｂに有効
命令が存在しないため、外部メモリより読み込んだデー
タをＰＦＱ４１に格納するとともに、ＰＦＱ４１にあっ
たデータをＰＦＱ４２に格納し、さらに、ＰＦＱ４２に
あったデータをＩＲＧ基本部４３Ｂに格納する（図中
(4) 参照）。次に、転送制御部３７は、＋１ずつカウン
トアップされたＦＰＣ３９の値をアドレスとするメモリ
アクセスを行い、ＩＲＧ基本部４３Ｂに有効命令が格納
されるまで、図中(2) 〜(4) に示す動作を繰り返す（図
中(5) 参照）。ＩＲＧ基本部４３Ｂに有効命令が格納さ
れると、状態制御部４４はＩＲＧ４３の有効フラグをオ
ンし、命令検出部３２に対して出力するＩＲＧ有効信号
Ｍを“Ｈ”とする（図中(6) 参照）。

【００１２】ＩＲＧ有効信号Ｍが“Ｈ”となると、命令
検出部３２は、ＩＲＧ基本部４３Ｂに格納されている命
令種別の検出を行う。ここで、ＩＲＧ基本部４３Ｂに格
納された命令が基本命令であり、かつ、１クロックで実
行可能な命令であることを検出すると、命令検出部３２
は、状態制御部４４に対して出力するＩＲＧ書換許可信
号Ｎを“Ｈ”とし（図中(7) 参照）、命令実行部３３に
命令を渡す。ここで、プリフェッチキュー部３６内のＰ
ＦＱ４１，４２及びＩＲＧ基本部４３Ｂの全てに有効命
令が格納されている場合、ＩＲＧ書換許可信号Ｎが
“Ｈ”であるため、正常ＲＤＹ信号Ｇに基づいて、外部
メモリより読み込んだデータをＰＦＱ４１に、ＰＦＱ４
１のデータをＰＦＱ４２に、また、ＰＦＱ４２のデータ
をＩＲＧ基本部４３Ｂにそれぞれ格納する（図中(8) 参
照）。

【００１３】命令検出部３２による命令種別の検出の結
果、ＩＲＧ基本部４３Ｂに格納されている命令が基本命
令であり、かつ、複数クロックで実行可能な命令である
ことを検出すると、命令検出部３２は、状態制御部４４
に対して出力するＩＲＧ書換許可信号Ｎを“Ｌ”とし
（図中(9) 参照）、命令実行部３３に命令を渡す。ここ
で、ＰＦＱ４１，４２及びＩＲＧ基本部４３Ｂの全てに
有効命令が格納されていても、ＩＲＧ書換許可信号Ｎが
“Ｌ”であるため、転送制御部３７はメモリチップセレ
クト信号Ｂを“Ｌ”としてフェッチ動作を停止する（図
中(9) 参照）。そして、命令実行部３３による命令実行
が終了すると、命令検出部３２は、ＩＲＧ書換許可信号
Ｎを再び“Ｈ”とし、転送制御部３７はメモリチップセ
レクト信号Ｂを“Ｈ”としてフェッチ動作を再開する
（図中(10)参照）。

【００１４】命令検出部３２による命令種別の検出の結
果、ＩＲＧ基本部４３Ｂに格納されている命令が拡張命
令の基本部であることを検出すると、この命令を無処理
（以下、ＮＯＰ：No Operation）命令とし、命令実行部
３３にＮＯＰ命令を渡す（図中(11)参照）。

【００１５】続いてＩＲＧ拡張部４３Ｅに拡張命令の拡
張部が格納されると、命令検出部３２は、ＩＲＧ基本部
４３Ｂに格納されている拡張命令の基本部と合わせて拡
張命令とし、命令実行部３３に渡す（図中(12)参照）。
ここで、プリフェッチキュー部３６は、アクセスＲＤＹ
信号Ｃが“Ｌ”となってメモリアクセスが待機中であ
り、かつ、ＩＲＧ書換許可信号が“Ｈ”のため、ＰＦＱ
４１のデータをＰＲＱ４２に、また、ＰＲＱ４２のデー
タをＩＲＧ拡張部４３Ｅにそれぞれ格納する（図中(13)
参照）。

【００１６】なお、命令検出部３２から出力されるＩＲ
Ｇ書換許可信号が“Ｈ”であっても、ＩＲＧ基本部４３
Ｂに有効な命令が格納されていない場合には、状態制御
部４４はＩＲＧ４３の有効フラグをオフし、命令検出部
３２に対して出力するＩＲＧ有効信号Ｍを“Ｌ”とする
（図中(14)参照）。ＩＲＧ有効信号Ｍが“Ｌ”となる
と、命令検出部３２は、ＩＲＧ基本部４３Ｂ内の命令を
ＮＯＰ命令とし、命令実行部３３にＮＯＰ命令を渡す
（図中(15)参照）。

【００１７】（分岐時の命令フェッチ動作）図１５は、
分岐時の命令フェッチ動作を説明するためのタイミング
チャートである。

【００１８】ＩＲＧ基本部４３Ｂ内に有効命令（この場
合、分岐命令）が格納されるまで、前述した通常時の命
令フェッチ動作と同様に命令フェッチ動作を行う（同図
(1)参照）。ＩＲＧ基本部４３Ｂに有効命令が格納され
ると、状態制御部４４はＩＲＧ４３の有効フラグをオン
し、命令検出部３２に対して出力するＩＲＧ有効信号Ｍ
を“Ｈ”とする。

【００１９】ＩＲＧ有効信号Ｍが“Ｈ”とるなと、命令
検出部３２は、ＩＲＧ基本部４３Ｂに格納されている命
令種別の検出を行う。ここで、ＩＲＧ基本部４３Ｂに格
納された命令が分岐命令であることを検出すると、命令
検出部３２は、状態制御部４４に対して出力するＩＲＧ
書換許可信号Ｎを“Ｈ”とし、命令実行部３３に分岐命
令を渡す。命令実行部３３は、このときアクセスＲＤＹ
信号Ｃが“Ｈ”であるので、分岐命令に基づいてフェッ
チアドレス選択制御部４０に対して分岐アドレスを通知
し、フェッチアドレス選択制御部４０はＦＰＣ３９のア
ドレスを分岐先アドレスに書き換え、状態制御部４４は
ＩＲＧ有効信号Ｍを“Ｌ”とする（図中(2) 参照）。

【００２０】命令実行部３３により分岐命令を実行する
と、状態制御部４４は、ステージＮｏを状態０に戻し、
分岐アドレスにて再度フェッチを行う（図中(3) 参
照）。このとき、ＩＲＧ有効信号Ｍは“Ｌ”のままであ
り、ＩＲＧ基本部４３Ｂには有効命令がまだ格納されて
いないため、命令検出部３２は、ＩＲＧ基本部４３Ｂ内
の命令をＮＯＰ命令とし、命令実行部３３にＮＯＰ命令
を渡す（図中(4) 参照）。ところで、ＩＲＧ基本部４３
Ｂ内に分岐命令が格納された状態で分岐命令を実行する
とき、アクセスＲＤＹ信号Ｃが“Ｌ”となってメモリア
クセスがウエイト中の場合、命令実行部３３は、状態制
御部４４に対してＩＲＧ書換許可信号Ｎを“Ｌ”とし、
分岐命令の実行もウエイトする。これは、メモリアクセ
スの途中でアドレスの変更を行うと、パリティエラーが
発生するおそれがあるためである（図中(5) 参照）。

【００２１】アクセスＲＤＹ信号Ｃが“Ｈ”となると、
命令実行部３３は、分岐命令に基づいてアクセスＲＤＹ
信号Ｃが“Ｈ”を出力するタイミングに合わせてフェッ
チアドレス選択制御部４０に対して分岐アドレスを通知
し、フェッチアドレス選択制御部４０はＦＰＣ３９のア
ドレスを分岐先アドレスに書き換え、状態制御部４４は
ＩＲＧ有効信号Ｍを“Ｌ”とする（図中(6) 参照）。そ
して、命令実行部３３により分岐命令を実行すると、状
態制御部４４は、ステージＮｏを状態０に戻し、分岐ア
ドレスにて再度フェッチを行う（図中(3) 参照）。

【００２２】（異常時の命令フェッチ動作）図１６は、
パリティエラーによる異常時の命令フェッチ動作を説明
するためのタイミングチャートである。

【００２３】前述した通常時の命令フェッチ動作におい
て、転送制御部３７は、外部からのアクセスＲＤＹ信号
Ｃが“Ｈ”のときパリティチェッカ３８によるデータチ
ェック結果を参照する。

【００２４】ここで、パリティエラー等のデータ転送異
常を検出すると、フェッチアドレス生成部３５及びプリ
フェッチキュー部３６に対して出力する正常ＲＤＹ信号
Ｇを“Ｌ”とする。このとき、命令実行部３３において
分岐命令を実行する場合には分岐処理を優先してＦＰＣ
３９の値を分岐アドレスに変更し、フェッチ動作を継続
する（図中(1) 参照）。一方、パリティエラー等のデー
タ転送異常を検出した際、ＩＲＧ４３に格納されている
命令が分岐命令以外の場合には、フェッチアドレス生成
部３５及びプリフェッチキュー部３６に対して出力する
正常ＲＤＹ信号Ｇを“Ｌ”とし、エラーベクタアドレス
をＦＰＣ３９にセットしてエラー処理に移行する（図中
(2) 参照）。

【００２５】図１７は、ＦＰＣにおけるカウントオーバ
による異常時の命令フェッチ動作を説明するためのタイ
ミングチャートである。前述した通常時の命令フェッチ
動作において、正常ＲＤＹ信号Ｇが“Ｈ”となると、フ
ェッチアドレス選択制御部４０はＦＰＣ３９を＋１ずつ
カウントアップする。そして、ＦＰＣ３９においてカウ
ントオーバとなると、ＦＰＣ３９は、フェッチアドレス
選択制御部４０に対して出力するＦＰＣオーバフロー信
号Ｐを“Ｈ”とする。このとき、命令実行部３３におい
て分岐命令を実行する場合には分岐処理を優先してＦＰ
Ｃ３９の値を分岐アドレスに変更し、フェッチ動作を継
続する（図中(1) 参照）。一方、ＦＰＣ３９においてカ
ウントオーバがあり、ＦＰＣオーバフロー信号Ｐが
“Ｈ”の状態で、ＩＲＧ４３に格納されている命令が分
岐命令以外の場合には、エラーベクタアドレスをＦＰＣ
３９にセットしてエラー処理に移行する（図中(2) 参
照）。

【００２６】

【発明が解決しようとする課題】近時におけるマイクロ
プロセッサは処理速度を向上させるために動作周波数が
高くなる傾向にあり、外部クロック周波数の１．５倍〜
３倍もの内部クロック周波数を持つものも種々提供され
ている。このように動作周波数が高くなってくると、メ
モリに対するアクセスが１クロックタイミングで行えな
くなってくる。すると、１クロックで実行する命令が連
続した場合、ＩＲＧ４３内に新たな命令を格納できなく
なるため、命令実行処理はメモリアクセスタイミングに
依存することになる。

【００２７】このような問題に対してＩＲＧの前に設け
ているＰＦＱの段数をさらに増やすことで、通常時の命
令実行中であればメモリアクセス時間のオーバヘッドを
吸収することができるが、この場合、例えば、分岐命令
時のように実行命令順序が変わってしまうような場合、
ＰＦＱの段数分だけ命令実行に余計な時間を要するとい
う新たな問題点が生じる。

【００２８】また、従来は、ＩＲＧに格納された命令コ
ードが分岐命令であるか、あるいは、拡張命令の基本部
であるか等の検出は命令検出部３２によって行ってお
り、命令コードが拡張命令である場合、プリフェッチ動
作により先行してＰＦＱに命令を取り込んでいるにもか
かわらず、ＰＦＱからＩＲＧには１命令ずつしか転送が
行われないため、拡張命令実行には最低２クロックかか
るという問題点があった。さらに、この場合、分岐命令
及び異常処理等によって実行命令順序が変更されると、
ＩＲＧに新たな命令が格納されるまでＩＲＧ内には無効
な命令があるため、命令検出部３２は、この無効な命令
をＮＯＰ命令として命令実行部３３に渡さなくてはなら
ないという問題がある。このように分岐命令が実行され
ると、先行してフェッチした命令が無意味になってしま
うため、必ず分岐することがわかっている無条件分岐命
令の場合は１クロックでも早く分岐先アドレスにてプリ
フェッチ動作を行うことが望まれる。

【００２９】また、従来のマイクロプロセッサ３０にあ
っては、存在するメモリ領域の最後に分岐命令がある場
合、最後の分岐命令をフェッチするとプリフェッチによ
ってメモリの存在しないところをアクセスすることにな
る。このとき、パリティエラーが発生する場合があり、
このエラーは意味を持たないものとなる。同様に、ＦＰ
Ｃの最大値領域の最後に分岐命令がある場合も、最後の
分岐命令をフェッチした後、プリフェッチによりＦＰＣ
をカウントアップしてしまうのでカウントオーバとな
る。このとき、ＦＰＣカウントオーバエラーが発生する
が、このエラーも意味を持たないものとなる。そこで、
従来は、このような無意味なエラーの発生を防止するた
めに、分岐命令をメモリ領域の最後からＰＦＱの段数分
よりも前に配置しており、メモリ領域における命令の配
置に配慮が必要であるという問題があった。

【００３０】さらに、従来のマイクロプロセッサ３０に
あっては、フェッチ動作に無関係にフェッチアドレスを
変更すると、メモリアクセスのアドレス規定時間を満足
しなくなり、パリティエラー等のデータ異常が発生する
おそれがある。また、フェッチ動作のメモリアクセス中
にフェッチアドレスの変更がある状態で、フェッチＲＤ
Ｙ信号が“Ｈ”の時にアドレスを変更すると、実行系の
動作がフェッチ系の動作に影響されるという問題があ
る。

【００３１】本発明の課題は、上記問題点を解決するた
めになされたものであり、フェッチ動作とは無関係に効
率良く命令実行動作を行い、特別な配慮を必要とせずに
無意味なエラーの発生を防止するマイクロプロセッサを
提供することにある。

【００３２】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、外部メモリに記憶されている命令コードを取り
込んで、命令を実行するマイクロプロセッサにおいて、
１命令単位の整数倍の記憶容量を有する複数段の第１の
記憶手段と、１命令単位の整数倍の記憶容量を有し、複
数の命令単位で意味を持つ拡張型命令の基本部を記憶す
る基本記憶部と、拡張部を記憶する拡張記憶部とを有す
る第２の記憶手段と、前記複数段の第１の記憶手段の何
れかに記憶されている命令コード、あるいは外部から取
り込んだ命令コードを選択して前記第２の記憶手段に出
力する選択手段と、前記第２の記憶手段に記憶された命
令コードと、次に第２の記憶手段に記憶されるべき命令
コードを読み込み、これらの命令コードの命令種別を検
出する命令種別検出手段と、前記命令種別検出手段によ
り次に前記第２の記憶手段に記憶されるべき命令コード
が拡張型命令の命令コードであると検出された場合に、
拡張型命令の基本部を前記第２の記憶手段の基本記憶部
に格納し、同時に拡張型命令の拡張部を前記拡張記憶部
に格納するように前記選択手段を制御する状態制御手段
とを備える。

【００３３】本発明によれば、例えば第２の記憶手段に
有効な命令コードが記憶されていない場合、複数段の第
１の記憶手段の初段の第１の記憶手段に記憶されている
命令コード、または外部から取り込んだ命令コードが選
択されて直接第２の記憶手段に出力されるので、マイク
ロプロセッサの動作速度より外部メモリのアクセス速度
が遅い場合でも、命令の実行動作が外部メモリのアクセ
スのために待たされることがほとんどなくなる。

【００３４】また、本発明のマイクロプロセッサは、上
記の構成に加え、第２の記憶手段に記憶された命令コー
ドと、次に第２の記憶手段に記憶されるべき命令コード
を読み込み、これらの命令コードの命令種別を検出する
命令種別検出手段をさらに有し、第２の記憶手段は、複
数の命令単位で意味を持つ拡張型命令の基本部を記憶す
る基本記憶部と、拡張部を記憶する拡張記憶部とからな
る。そして、命令種別検出手段で次に第２の記憶手段に
記憶されるべき命令コードが拡張型命令の命令コードで
あると検出された場合には、状態制御手段は、拡張型命
令の基本部を第２の記憶手段の基本記憶部に格納し、同
時に拡張型命令の拡張部を拡張記憶部に格納するように
選択手段を制御する。

【００３５】上記の発明によれば、次に第２の記憶手段
に記憶されるべき命令コードが拡張型命令の命令コード
であった場合、第２の記憶手段の拡張記憶部と基本記憶
部に２つの命令コードを同時に格納することができるの
で、拡張型命令の実行速度を早めることができる。

【００３６】また、本発明のマイクロプロセッサは、外
部メモリに対してアクセスする際に異常が発生した場
合、異常情報を保持する異常情報保持部有し、異常が発
生した時点で新たな命令の取り込みを中止する。そし
て、第１及び第２の記憶手段に有効命令が無くなった時
点で、異常情報保持部に保持されている異常情報を有効
とし、該異常情報に基づいてエラー処理を実行する。

【００３７】上記の発明によれば、第１及び第２の記憶
手段に記憶されている有効命令が実行された後に異常情
報が有効となるので、無意味なエラーの発生を防止で
き、例えばメモり領域の最後まで命令を配置することが
できる。

【００３８】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本実施形態のマ
イクロプロセッサにおける命令取り込み部周辺の構成を
示すブロック図である。

【００３９】本実施形態でのマイクロプロセッサ１は、
図１に示すように、図示しない外部メモリからマイクロ
プロセッサ１内に命令コードの取り込みを行う命令取込
部２と、取り込んだ命令コードの種別を検出する命令検
出部３と、検出された命令コードに基づいて所定の処理
を実行する命令実行部４とを備えている。なお、本例の
マイクロプロセッサ１では、取り込むべき命令コードは
３２ビット幅であるものとし、この命令コードを２命令
単位で取り込むために６４ビット幅のデータバスＢda
と、２０ビット幅のアドレスバスＢadとが設けられてい
る。

【００４０】命令取込部２は、外部メモリと６４ビット
幅でアクセスするインターフェース機能を有する外部メ
モリアクセス制御部５と、外部メモリアクセス制御部５
におけるフェッチアドレスを生成する機能を有するフェ
ッチアドレス生成部６と、命令コードを２命令単位で取
り込み、命令検出部３とのインターフェース機能を有す
るプリフェッチキュー部７と、事前に命令コードの種別
を簡易的に検出する命令種別検出部となる分岐・未定義
命令検出部８とから構成されている。

【００４１】外部メモリアクセス制御部５は、外部メモ
リに対するアクセス動作を制御するための転送制御部９
と、８ビット幅のパリティビットに基づいてデータの有
効性のチェックを行うパリティチェッカ１０と、パリテ
ィエラーやＦＰＣカウントオーバエラー等のエラー情報
を保持するためのエラー保持部（異常情報保持部）１１
とから構成されている。このエラー保持部１１に保持さ
れるエラー情報は、ＰＦＱ１４，１５内に格納されてい
る命令コードが全て実行済みであり、かつ、ＰＦＱ１
４，１５及びＩＲＧ１６内に有効命令が存在しなくなっ
た時点で有効とし、ＰＦＱ１４，１５内に格納されてい
る命令コードが分岐命令であるとき無効とする。

【００４２】フェッチアドレス生成部６は、外部メモリ
にアクセスする際のアドレス情報を生成するＦＰＣ１２
と、所定のエラー処理を実行するためのエラーベクタア
ドレスや分岐命令に対する分岐アドレスを選択し、ＦＰ
Ｃ１２へのアドレスセットを行うためのフェッチアドレ
ス選択制御部１３とから構成されている。

【００４３】プリフェッチキュー部７は、３２ビット長
の命令コードを２命令単位で格納するＰＦＱ１４Ｕ，１
４Ｌ及び１５Ｕ，１５Ｌ（第１の記憶手段）と、命令検
出部３及び命令実行部４により検出・実行すべき命令コ
ードを一時的に格納するためのＩＲＧ基本部１６Ｂ及び
ＩＲＧ拡張部１６Ｅ（第２の記憶手段）と、後述する状
態制御部１８からの制御信号に基づいてＰＦＱ１４Ｕ，
１４Ｌまたは１５Ｕ，１５Ｌに格納された命令コード、
または、プリフェッチキュー部７に直接取り込まれる命
令コードの中からＩＲＧ基本部１６Ｂ及びＩＲＧ拡張部
１６Ｅに格納すべき命令コードを選択的に出力するマル
チプレクサ１７（選択手段）と、ＰＦＱ１４Ｕ，１４
Ｌ，１５Ｕ，１５Ｌ及びＩＲＧ基本部１６Ｂ，ＩＲＧ拡
張部１６Ｅの６つのレジスタに格納されている有効命令
の有無によって有効フラグのオン・オフを行い、現在の
状態を状態Ｓ０〜状態Ｓ１５の１６の状態に制御する状
態制御部１８（状態制御手段）とから構成されている。

【００４４】図２〜図５は、６つのレジスタに対する有
効フラグによって変化する状態遷移図であり、この状態
遷移図に基づいて状態制御部１８は状態遷移の制御を行
う。さらに、状態制御部１８は、上記マルチプレクサ１
７に対して選択指示のための制御信号以外にも異常時等
の特殊状態に出力する制御信号があり、この制御信号に
よりマルチプレクサ１７は、入力選択処理を停止し、Ｉ
ＲＧ基本部１５Ｂに対して“０”出力、すなわち、ＮＯ
Ｐ命令を出力する機能も備えている。

【００４５】分岐・未定義命令検出部８は、ＩＲＧ基本
部１６Ｂ及びＩＲＧ拡張部１６Ｅ内に格納される命令コ
ードと、次にＩＲＧ基本部１６Ｂに格納されるべき命令
コードとを読み込むことにより、これらの命令コードが
未定義命令であるか否かを検出する未定義命令検出部１
９と、これらの命令コードが分岐命令であるか否かを検
出するとともに、分岐命令であった場合、その実行指示
を行う分岐命令検出・実行部２０と、命令コードが基本
命令であるか拡張命令であるかを検出する次命令基本／
拡張検出部２１とから構成されている。

【００４６】次に、上述の実施形態におけるマイクロプ
ロセッサ１の動作例を、通常時（メモリアクセスタイミ
ングの異なる２パターン）、分岐時、異常時（エラーの
発生有無の２パターン）の場合に分けて詳しく説明す
る。なお、以下の説明及び図中に用いられる略号とし
て、Ｅ，Ｆ，Ｉ，Ｊ，Ｌを除くＡ〜Ｐ及びＣＬＫは従来
例と同一であるが、フェッチデータＥ，ＰＦＱ１４の内
の格納データＩ，ＰＦＱ１５内の格納データＪは本実施
形態での構成上、上位部分（Ｅ_U,,Ｉ_U,Ｊ_U ）と下位部
分（Ｅ_L,,Ｉ_L,Ｊ_L ）とに分かれ、ＩＲＧ１６の格納デ
ータＬは基本部Ｌ_Bと拡張部Ｌ_E とに分かれている。ま
た、Ｑは実行プログラムカウンタのカウントアップ値、
Ｒは転送制御部から出力されるフェッチＲＤＹ信号、Ｓ
は命令コードが拡張命令であるか否かを示す次命令拡張
信号、ＴはフェッチＲＤＹ無視信号、Ｕは分岐成立信
号、Ｖはエラー保持信号をそれぞれ示している。

【００４７】（外部メモリアクセスが０ウエイト時の命
令フェッチ通常動作）図６は、０ウエイトでの命令フェ
ッチ通常動作処理を説明するためのタイミングチャート
である。

【００４８】まず、状態制御部１８に入力されるフェッ
チ有効信号Ａが“Ｈ”となると、転送制御部９はメモリ
チップセレクト信号Ｂを“Ｈ”とし、ＦＰＣ１２の値を
アドレスとするメモリアクセスを行う（図中(1) 参
照）。そして、外部からのアクセスＲＤＹ信号Ｃが
“Ｈ”となるとパリティチェッカ１０によるデータチェ
ック結果を参照し、正常であれば、フェッチアドレス生
成部６及びプリフェッチキュー部７に対して出力するフ
ェッチＲＤＹ信号Ｒを“Ｈ”とする（図中(2) 参照）。

【００４９】フェッチＲＤＹ信号Ｒが“Ｈ”となると、
フェッチアドレス選択制御部１３はＦＰＣ１２を＋２カ
ウントアップし（図中(3) 参照）、状態制御部１８は、
ＰＦＱ１４，１５及びＩＲＧ１６が空の状態で有効命令
が存在しないため、外部メモリより読み込んだデータを
ＰＦＱ１４に格納するとともに、マルチプレクサ１７を
介してＩＲＧ１６にも格納する（図中(4) 参照）。

【００５０】これにより、ＰＦＱ１４、１５及びＩＲＧ
１６に有効命令が存在しない場合には、外部メモリから
読み出したデータをマルチプレクサ１７を介して直接Ｉ
ＲＧ１６に格納できるので、命令を実行するまでの時間
を短縮できる。

【００５１】そして、状態制御部１８はＩＲＧ１６に有
効命令が格納されると有効フラグをオンし、命令検出部
３に対して出力するＩＲＧ有効信号Ｍを“Ｈ”とする
（図中(5) 参照）。

【００５２】ＩＲＧ有効信号Ｍが“Ｈ”となると、命令
検出部３は、ＩＲＧ１６に格納されている命令コードの
種別検出を行う。ここで、ＩＲＧ１６に格納された命令
が基本命令であり、かつ、１クロックで実行可能な命令
コードであることを検出すると、命令検出部３は、状態
制御部１８に対して出力するＩＲＧ書換許可信号Ｎを
“Ｈ”とし、命令実行部４に命令を渡す（図中(6) 参
照）。そして、ＩＲＧ有効信号Ｍ及びＩＲＧ書換許可信
号Ｎが“Ｈ”であることを確認すると実行プログラムカ
ウンタを＋１カウントアップし（図中(7) 参照）、状態
制御部１８は、ＰＦＱ１４Ｕにあった命令コードをＩＲ
Ｇ基本部１６Ｂに格納する（図中(8) 参照）。

【００５３】命令検出部３による命令種別の検出結果、
ＩＲＧ１６に格納されている命令コードが基本命令であ
り、かつ、複数クロックで実行可能な命令であることを
検出すると、命令検出部３は、状態制御部１８に対して
出力するＩＲＧ書換許可信号Ｎを“Ｌ”とし、命令実行
部４に命令を渡す（図中(9) 参照）。そして、状態制御
部１８は、状態制御にしたがって命令をＦＰＱ１４，１
５及びＩＲＧ１６に格納し、ＰＦＱ１４，１５及びＩＲ
Ｇ１６の全てに有効命令が格納されると、キューｏｒＩ
ＲＧ空信号を“Ｌ”とする（図中(10)参照）。

【００５４】ここで、状態制御部１８は、ＰＦＱ１４，
１５及びＩＲＧ１６の全てに有効命令が格納され、ＩＲ
Ｇ書換許可信号Ｎが“Ｌ”であるためフェッチＲＤＹ信
号Ｒが“Ｈ”となっていても、フェッチＲＤＹ無視信号
Ｔを”Ｈ”にし、ＰＦＱ１４にデータを格納しない（図
中(11)参照）。そして、フェッチアドレス選択制御部１
３は、フェッチＲＤＹ無視信号Ｔが“Ｈ”であるため、
ＦＰＣ１２のカウントアップは行わず、再度同一アドレ
スにてフェッチを行う（図中(12)参照）。

【００５５】なお、次命令基本／拡張検出部２１は、次
にＩＲＧ１６に格納されるべき命令が拡張命令であるこ
とを検出すると、ＩＲＧ基本部１６ＢとＩＲＧ拡張部１
６Ｅとに同時に命令コードを格納し、命令検出部３に渡
す（図中(13)参照）。これによって拡張命令の基本部と
拡張部を同時にＩＲＧ１６に取り込むことができる。

【００５６】また、ＩＲＧ書き換え許可信号Ｎが”Ｈ”
であっても、ＰＦＱ１４、１５及びＩＲＧ１６の全てに
有効命令が格納されている場合には、フェッチＲＤＹ無
視信号Ｔが”Ｈ”となり、アクセスしたデータは取り込
れず、次のクロックで同一アドレスで再度命令の取り込
みが行われる。 （外部メモリアクセスが１ウエイトの時の命令フェッチ
通常動作）図７は、１ウエイトでの命令フェッチ通常動
作処理を説明するためのタイミングチャートである。

【００５７】まず、状態制御部１８に入力されるフェッ
チ有効信号Ａが“Ｈ”となると、転送制御部９はメモリ
チップセレクト信号Ｂを“Ｈ”とし、ＦＰＣ１２の値を
アドレスとするメモリアクセスを行う（図中(1) 参
照）。状態制御部１８は、ＰＦＱ１４，１５及びＩＲＧ
１６が空の状態で有効命令が存在しないため、フェッチ
ＲＤＹ信号Ｒが“Ｈ”となるタイミングに基づいて外部
メモリより読み込んだデータをＰＦＱ１４に格納すると
ともに、マルチプレクサ１７を介してＩＲＧ１６にも格
納する（図中(2) 参照）。そして、状態制御部１８はＩ
ＲＧ１６に有効命令が格納されると有効フラグをオン
し、命令検出部３に対して出力するＩＲＧ有効信号Ｍを
“Ｈ”とする（図中(3) 参照）。

【００５８】次に、状態制御部１８は、ＰＦＱ１４Ｕ内
の基本命令をＩＲＧ基本部１６Ｂに格納すると、このと
きのフェッチＲＤＹ信号Ｒは“Ｌ”であるためＰＦＱ１
４は空となる（図中(4) 参照）。したがって、ＰＲＱ１
４，１５が空の状態でＩＲＧ書換許可信号が“Ｈ”であ
るため、次にフェッチＲＤＹ信号Ｒが“Ｈ”となるタイ
ミングに基づいて外部メモリより読み込んだデータをＰ
ＦＱ１４に格納するとともに、マルチプレクサ１７を介
してＩＲＧ１６にも格納する（図中(5) 参照）。

【００５９】次に、ＰＦＱ１４Ｕ内の拡張命令をＩＲＧ
基本部１６Ｂに格納すると（図中(6) 参照）、このとき
ＩＲＧ基本部１６Ｂに格納した拡張命令には拡張部のデ
ータが存在しないので、ＩＲＧ有効信号Ｍを“Ｌ”と
し、次にフェッチＲＤＹ信号Ｒが“Ｈ”となるタイミン
グに基づいて外部メモリより読み込んだデータをＰＦＱ
１４とＩＲＧ拡張部１６Ｅとに格納し、ＩＲＧ有効信号
Ｍを“Ｈ”とする（図中(8) 参照）。これにより、メモ
リアクセスに１ウエイトかかる場合であっても連続した
タイミングで拡張命令を取り込むことができる。

【００６０】（命令フェッチ分岐動作）図８は、命令フ
ェッチ分岐動作処理を説明するためのタイミングチャー
トである。

【００６１】まず、状態制御部１８に入力されるフェッ
チ有効信号Ａが“Ｈ”となると、転送制御部９はメモリ
チップセレクト信号Ｂを“Ｈ”とし、ＦＰＣ１２の値を
アドレスとするメモリアクセスを行う（図中(1) 参
照）。続いて、図２〜図５に示す状態遷移に基づいて命
令の取り込みを行う（図中(2) 参照）。ここで、条件付
き分岐命令以外の命令コードがＩＲＧ１６内にあり、そ
の命令コードが１クロックでは実行できない命令の場
合、命令検出部３は、ＩＲＧ書換許可信号Ｎを“Ｌ”と
する（図中(3) 参照）。

【００６２】一方、次にＩＲＧ基本部１６Ｂに格納され
る命令が無条件分岐命令である場合、分岐・未定義命令
検出部８は、分岐成立信号Ｕを“Ｈ”とし（図中(4) 参
照）、フェッチアドレス選択制御部１３は、分岐アドレ
スをＦＰＣ１２に書き込む（図中(5) 参照）。このとき
ＩＲＧ書換許可信号が“Ｌ”であってもすでに分岐が成
立した後なので、状態制御部１８は、分岐アドレスにて
フェッチした命令をＩＲＧ１６に格納する（図中(6) 参
照）。続いて、図２〜図５に示す状態遷移に基づいて命
令コードの取り込みを行う（図中(7) 参照）。

【００６３】これによって、分岐が成立した場合には、
分岐アドレスでフェッチした命令が直接ＩＲＧ１６に格
納されるので，ＰＦＱ１４、１５の段数に関わらず分岐
命令実行がすぐに実行される。

【００６４】また、現在、ＩＲＧ基本部１６Ｂ内に条件
付き命令以外の命令が格納され、次にＩＲＧ基本部１６
Ｂに格納される命令が無条件分岐命令である場合、分岐
・未定義命令検出部８は、分岐成立信号Ｕを“Ｈ”とす
る（図中(8) 参照）。そして、フェッチアドレス選択制
御部１３は、分岐成立信号Ｕが“Ｈ”となると、分岐ア
ドレスをＦＰＣ１２に書き込む（図中(9) 参照）。ここ
で、外部メモリアクセス制御部５は、外部メモリアクセ
ス待機中にＦＰＣ１２の書き換えが行われると、アクセ
スＲＤＹ信号Ｃが“Ｌ”であっても、この信号Ｃを無視
してフェッチＲＤＹ信号を“Ｌ”とする（図中(10)）。
そして、アクセスＲＤＹ信号Ｃが２度目に“Ｈ”となる
タイミングに分岐アドレスでの命令コードをＰＦＱ１４
及びＩＲＧ１６に取り込む（図中(11)参照）。

【００６５】（エラーとならない命令フェッチ異常動
作）図９はエラーとならない命令フェッチ異常動作処理
を説明するためのタイミングチャートである。

【００６６】まず、状態制御部１８に入力されるフェッ
チ有効信号Ａが“Ｈ”となると、転送制御部９はメモリ
チップセレクト信号Ｂを“Ｈ”とし、ＦＰＣ１２の値を
アドレスとするメモリアクセスを行う（図中(1) 参
照）。続いて、図２〜図５に示す状態遷移に基づいて命
令コードの取り込みを行う（図中(2) 参照）。外部メモ
リアクセス制御部１３は、フェッチ動作中にデータ異常
を検出すると、メモリアクセスを中止し（図中(3) 参
照）、エラー情報に基づいて、エラー保持部１１は、エ
ラー保持信号を“Ｈ”とする（図中(4) 参照）。

【００６７】分岐・未定義命令検出部８は、ＩＲＧ１６
に条件付き分岐命令が格納されていることを検出する
と、命令検出部３から入力される分岐条件信号が“Ｈ”
となるまで待ち、分岐条件信号が“Ｈ”となると、分岐
成立信号Ｕを“Ｈ”とする（図中(5) 参照）。そして、
フェッチアドレス選択制御部１３は、分岐成立信号Ｕが
“Ｈ”となると、分岐アドレスをＦＰＣ１２に書き込み
（図中(6) 参照）、外部メモリアクセス制御部５は、分
岐成立によるＦＰＣ１２の書き換えによってエラー保持
信号Ｖを“Ｌ”とする（図中(7) 参照）。

【００６８】（エラーとなる命令フェッチ異常動作）図
１０は、エラーとなる命令フェッチ異常動作処理を説明
するためのタイミングチャートである。

【００６９】まず、状態制御部１８に入力されるフェッ
チ有効信号Ａが“Ｈ”となると、転送制御部９はメモリ
チップセレクト信号Ｂを“Ｈ”とし、ＦＰＣ１２の値を
アドレスとするメモリアクセスを行う（図中(1) 参
照）。続いて、図２に示す状態遷移に基づいて命令コー
ドの取り込みを行う（図中(2) 参照）。外部メモリアク
セス制御部５は、フェッチ動作中にデータ異常を検出す
ると、メモリアクセスを中止し（図中(3) 参照）、エラ
ー情報に基づいて、エラー保持部１１は、エラー保持信
号Ｖを“Ｈ”とする（図中(4) 参照）。ここまでの処理
はエラーとならない命令フェッチ異常動作の場合と同一
である。

【００７０】分岐・未定義命令検出部８は、ＩＲＧ１６
に条件付き分岐命令が格納されていることを検出する
と、命令検出部３からの分岐条件信号が“Ｌ”で分岐条
件が不成立であることを確認し、分岐成立信号Ｕを
“Ｌ”とする（図中(5) 参照）。そして、状態制御部１
８は、分岐成立信号Ｕが“Ｌ”となると、ＩＲＧ１６の
エラー命令を命令検出部３に渡し、このとき、ＰＦＱ１
４，１５及びＩＲＧ１６内には有効命令が存在しないの
でＩＲＧ有効信号Ｍを“Ｌ”とする（図中(6) 参照）。
フェッチアドレス選択制御部１３は、ＩＲＧ有効信号が
“Ｌ”で、かつ、エラー保持信号Ｖが“Ｈ”であるた
め、所定のエラー処理のアドレスを示すエラーベクタを
ＦＰＣ１２に書き込み、エラー処理へと移行する（図中
(7) 参照）。外部メモリアクセス制御部５では、エラー
処理に移行する際にエラー保持信号Ｖを“Ｌ”とする
（図中(8) 参照）。

【００７１】以上説明したように、本実施形態では、命
令コードのフェッチ動作と命令の実行動作とを互いに独
立して行うことができるため、フェッチ系と実行系とを
完全に分離することができ、マイクロプロセッサのクロ
ックが高速化されても命令実行がフェッチ動作により待
たされることはほとんどなく、命令の連続実行が可能と
なる。

【００７２】また、少ないキュー段数により命令の連続
実行が可能となるため、部品点数を抑えることができる
とともに、状態制御部１８によるフェッチ管理が容易に
実現できる。そして、異常通知は、異常となる命令コー
ドが実行される時点で行われるため、メモリ領域の最後
まで命令コードを配置することができ、分岐命令の配置
位置に特別な配慮を必要としない。

【００７３】そして、命令コードを同時に２命令単位で
処理することにより、拡張命令実行を１クロックで実行
でき、さらに、マルチプレクサ１７にＮＯＰ命令の出力
機能を設けたことにより、命令検出部３によるＮＯＰ命
令を出力する判定機能を省くことができる。

【００７４】なお、前述の実施形態では、第１レジスタ
となるＰＦＱの段数を２段とした場合を例に採り説明し
ているが、この段数は任意に設定可能である。また、前
述の実施形態では、分岐・未定義命令検出部８は命令取
込部２内に設けられているが、これに限らず、命令取込
部２の外に設けても構わない。

【００７５】さらに、前述の実施形態において、命令コ
ードは３２ビット幅であり、拡張命令は３２ビット×２
となっていたが、命令コードのビット数はこれに限るも
のではなく、また、拡張命令も任意数の命令コードより
なるものであってもよい。すなわち、第１レジスタとな
るＰＦＱの格納ビット数及び個数を上記命令コードに対
応させ、データバス幅を拡張することにより対処するこ
とが可能となる。

【００７６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、フェッチ動作とは無関係に効率良く命令実行
動作を行うことができ、また、拡張命令や分岐命令を効
率良く処理できるため、命令コードの取り込み処理を高
速化することができる。

【００７７】さらに、エラー処理は、エラー対象となる
命令コード実行時に行われるため、特別な配慮を必要と
せずに無意味なエラーの発生を防止することができる。

【図面の簡単な説明】

【図１】本実施形態のマイクロプロセッサにおける命令
取り込み部周辺の構成を示すブロック図である。

【図２】本実施形態の状態制御部における遷移制御を示
す状態遷移図である。

【図３】状態制御部における遷移制御を示す状態遷移図
である。

【図４】状態制御部における遷移制御を示す状態遷移図
である。

【図５】状態制御部における遷移制御を示す状態遷移図
である。

【図６】０ウエイトでの命令フェッチ通常動作処理を説
明するためのタイミングチャートである。

【図７】１ウエイトでの命令フェッチ通常動作処理を説
明するためのタイミングチャートである。

【図８】命令フェッチ分岐動作処理を説明するためのタ
イミングチャートである。

【図９】エラーとならない命令フェッチ異常動作処理を
説明するためのタイミングチャートである。

【図１０】エラーとなる命令フェッチ異常動作処理を説
明するためのタイミングチャートである。

【図１１】従来のマイクロプロセッサにおける命令取込
部周辺の要部構成を示すブロック図である。

【図１２】従来の状態制御部１８における遷移制御を示
す状態遷移図である。

【図１３】従来の状態制御部１８における遷移制御を示
す状態遷移図である。

【図１４】通常時の命令フェッチ動作を説明するための
タイミングチャートである。

【図１５】分岐時の命令フェッチ動作を説明するための
タイミングチャートである。

【図１６】パリティエラーによる異常時の命令フェッチ
動作を説明するためのタイミングチャートである。

【図１７】ＦＰＣにおけるカウントオーバによる異常時
の命令フェッチ動作を説明するためのタイミングチャー
トである。

【符号の説明】

１ マイクロプロセッサ ２ 命令取込部 ３ 命令検出部 ４ 命令実行部 ５ 外部メモリアクセス制御部 ６ フェッチアドレス生成部 ７ プリフェッチキュー部 ８ 分岐・未定義命令検出部（命令種別検出部） ９ 転送制御部 １０ パリティチェッカ １１ エラー保持部（異常情報保持部） １２ フェッチプログラムカウンタ １３ フェッチアドレス選択制御部 １４，１５ プリフェッチキュー（第一レジスタ） １６ インストラクションレジスタ（第二レジスタ） １７ マルチプレクサ １８ 状態制御部 １９ 未定義命令検出部 ２０ 分岐命令検出・実行部 ２１ 次命令基本／拡張検出部 ３０ マイクロプロセッサ ３１ 命令取込部 ３２ 命令検出部 ３３ 命令実行部 ３４ 外部メモリアクセス制御部 ３５ フェッチアドレス生成部 ３６ プリフェッチキュー部 ３７ 転送制御部 ３８ パリティチェッカ ３９ フェッチプログラムカウンタ ４０ フェッチアドレス選択制御部 ４１，４２ プリフェッチキュー ４３ インストラクションレジスタ ４４ 状態制御部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−18932（ＪＰ，Ａ) 特開 平３−156534（ＪＰ，Ａ) 特開 平５−27972（ＪＰ，Ａ) 特開 平３−252726（ＪＰ，Ａ) 特開 平３−11430（ＪＰ，Ａ) 特開 平７−105000（ＪＰ，Ａ) 特開 平４−182832（ＪＰ，Ａ) 特開 昭63−145534（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】外部メモリに記憶されている命令コードを
   取り込んで、命令を実行するマイクロプロセッサにおい
   て、 １命令単位の整数倍の記憶容量を有する複数段の第１の
   記憶手段と、 １命令単位の整数倍の記憶容量を有し、複数の命令単位
   で意味を持つ拡張型命令の基本部を記憶する基本記憶部
   と、拡張部を記憶する拡張記憶部とを有する第２の記憶
   手段と、 前記複数段の第１の記憶手段の何れかに記憶されている
   命令コード、あるいは外部から取り込んだ命令コードを
   選択して前記第２の記憶手段に出力する選択手段と、前記第２の記憶手段に記憶された命令コードと、次に第
   ２の記憶手段に記憶されるべき命令コードを読み込み、
   これらの命令コードの命令種別を検出する命令種別検出
   手段と、 前記命令種別検出手段により次に前記第２の記憶手段に
   記憶されるべき命令コードが拡張型命令の命令コードで
   あると検出された場合には、拡張型命令の基本部を前記
   第２の記憶手段の基本記憶部に格納し、同時に拡張型命
   令の拡張部を前記拡張記憶部に格納 するように前記選択
   手段を制御する状態制御手段とを備えるマイクロプロセ
   ッサ。
2. 【請求項２】前記状態制御手段は、前記第２の記憶手段
   に実行可能な命令が存在しない場合、あるいは前記第２
   の記憶手段に記憶された命令が実行されて空きとなる場
   合に、前記複数段の第１の記憶手段の何れかに記憶され
   ている命令コードまたは外部から取り込んだ命令コード
   を、前記第２の記憶手段に格納するように前記選択手段
   を制御することを特徴とする請求項１記載のマイクロプ
   ロセッサ。
3. 【請求項３】外部メモリから次に取り込むべき命令のア
   ドレスを生成するフェッチアドレス生成手段を有し、 命令取り込みのアクセス中に、新たにフェッチすべきア
   ドレスが変更された場合、アクセス中のデータを無視
   し、変更されたアドレスで再度命令取り込みを行うこと
   を 特徴とする請求項１記載のマイクロプロセッサ。
4. 【請求項４】外部メモリから次に取り込むべき命令のア
   ドレスを生成するフェッチアドレス生成手段と、 前記第１及び第２の記憶手段に全て有効な命令コードが
   記憶されている場合には、前記フェッチアドレス生成手
   段で生成されたフェッチアドレスから読み出したデータ
   を無視し、次のクロックで同一アドレスで再度命令取り
   込みを行う手段とを有することを 特徴とする請求項１記
   載のマイクロプロセッサ。
5. 【請求項５】外部メモリから次に取り込むべき命令のア
   ドレスを生成するフェッチアドレス生成手段を有し、前記第２の記憶手段に記憶されている命令コードが条件
   付分岐命令以外で、次に第２の記憶手段に格納されるべ
   き命令コードが無条件分岐命令の場合、前記フェッチア
   ドレス生成手段は、該無条件分岐命令の分岐先アドレス
   を次のフェッチアドレスとして生成することを特徴とす
   る請求項１ 記載のマイクロプロセッサ。
6. 【請求項６】前記第２の記憶手段に次に記憶されるべき
   命令コードが無条件分岐命令の場合、前記フェッチアド
   レス生成手段は、該無条件分岐命令の分岐先アドレスを
   フェッチアドレスとして生成し、 前記状態制御手段は、前記分岐先アドレスから読み出さ
   れる命令コードを前記選択手段から前記第３の記憶手段
   に出力させることを特徴とする請求項１ 記載のマイクロ
   プロセッサ。
7. 【請求項７】前記状態制御手段は、先行して取り込んだ
   命令が破棄される場合、または次に前記第２の記憶手段
   に記憶されるべき命令が未定義命令である場合、前記第
   ２の記憶手段に有効な命令コードが記憶されるまで、前
   記選択手段から無処理命令の命令コードを出力させるこ
   とを特徴とする請求項１記載のマイクロプロセッサ。
8. 【請求項８】外部メモリに対してアクセスする際に異常
   が発生した場合、異常情報を保持する異常情報保持部を
   有し、異常が発生した時点で新たな命令の取り込みを中
   止することを特徴とする請求項１記載のマイクロプロセ
   ッサ。
9. 【請求項９】前記異常情報保持部に異常情報が保持され
   た状態で、前記第１及び第２の記憶手段に有効命令が無
   くなった時点で、前記異常情報保持部に保持されている
   異常情報を有効とし、該異常情報に基づいてエラー処理
   を実行することを特徴とする請求項８記載のマイクロプ
   ロセッサ。
10. 【請求項１０】前記異常情報保持部に異常情報が保持さ
    れた状態で、分岐命令及び異常処理により先行して取り
    込んだ命令が破棄された場合には、異常情報を無効にす
    ることを特徴とする請求項８記載のマイクロプロセッ
    サ。
11. 【請求項１１】外部メモリに記憶されている命令コード
    を取り込んで、命令を実行するマイクロプロセッサにお
    いて、 １命令単位の整数倍の記憶容量を有する複数段の第１の
    記憶手段と、 １命令単位の整数倍の記憶容量を有し、実行すべき命令
    コードを記憶する第２の記憶手段と、 前記複数段の第１の記憶手段の何れかに記憶されている
    命令コード、あるいは外部から取り込んだ命令コードを
    選択して前記第２の記憶手段に出力する選択手段と、 前記第１の記憶手段に記憶されている命令コードまたは
    外部から取り込んだ命令コードを直接前記第２の記憶手
    段に出力するように前記選択手段を制御する状態制御手
    段と、 外部メモリから次に取り込むべき命令のアドレスを生成
    するフェッチアドレス生成手段と、 命令取り込みのアクセス中に、新たにフェッチすべきア
    ドレスが変更された場合、アクセス中のデータを無視
    し、変更されたアドレスで再度命令取り込みを行う手段
    とを有することを特徴とする マイクロプロセッサ。
12. 【請求項１２】外部メモリに記憶されている命令コード
    を取り込んで、命令を実行するマイクロプロセッサにお
    いて、 １命令単位の整数倍の記憶容量を有する複数段の第１の
    記憶手段と、 １命令単位の整数倍の記憶容量を有し、実行すべき命令
    コードを記憶する第２の記憶手段と、 前記複数段の第１の記憶手段の何れかに記憶されている
    命令コード、あるいは外部から取り込んだ命令コードを
    選択して前記第２の記憶手段に出力する選択手段と、 前記第１の記憶手段に記憶されている命令コードまたは
    外部から取り込んだ命令コードを直接前記第２の記憶手
    段に出力するように前記選択手段を制御すると共に、先
    行して取り込んだ命令が破棄される場合、または次に前
    記第２の記憶手段に記憶されるべき命令が未定義命令で
    ある場合、前記第２の記憶手段に有効な命令コードが記
    憶されるまで、前記選択手段から無処理命令の命令コー
    ドを出力させることを特徴とする マイクロプロセッサ。