JPH01109456A - インタフエイス装置 - Google Patents
インタフエイス装置Info
- Publication number
- JPH01109456A JPH01109456A JP63239873A JP23987388A JPH01109456A JP H01109456 A JPH01109456 A JP H01109456A JP 63239873 A JP63239873 A JP 63239873A JP 23987388 A JP23987388 A JP 23987388A JP H01109456 A JPH01109456 A JP H01109456A
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- JP
- Japan
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- microprocessor
- state machine
- control
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- Pending
Links
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- 101000687727 Homo sapiens Transcriptional regulator PINT87aa Proteins 0.000 description 11
- 102100024797 Transcriptional regulator PINT87aa Human genes 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000005452 bending Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 241000338702 Cupido minimus Species 0.000 description 1
- 241000270974 Hylidae Species 0.000 description 1
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- 238000003491 array Methods 0.000 description 1
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- 230000003993 interaction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、インタ７エイス装置に関する。
本発明は、カリフォルニア州りパチノ（Ｃｕｐ６ｙ−ｔ
ｉｎ□）所在のアップル・コンピュータ社製のアップル
■コンピュータ・ファミリの周辺拡張スロットに関して
使用する周辺カードにおいて用いられる入力／出力（Ｉ
ｌｏ）ポート・エミュレータに関し、さらに詳細には、
本発明のポート・エミュレータは、アップル■コンピ二
一タに設置される場合、アップル■コンピュータが、Ｍ
８−ＤＯＩ９ および同じような動作システムのもとで
、インターナショナル・ビジネス・マシン・コーポレー
ション（ＩＢＭ）により市販されているタイプのパーソ
ナル・コンビニー−用に書込まれたソフトウェアを実行
できるようにする。本発明は、プリンタ、モデム、マウ
ス、訃よびディスク・ドライブのようなアップル■の周
辺装置を使用している。
ｉｎ□）所在のアップル・コンピュータ社製のアップル
■コンピュータ・ファミリの周辺拡張スロットに関して
使用する周辺カードにおいて用いられる入力／出力（Ｉ
ｌｏ）ポート・エミュレータに関し、さらに詳細には、
本発明のポート・エミュレータは、アップル■コンピ二
一タに設置される場合、アップル■コンピュータが、Ｍ
８−ＤＯＩ９ および同じような動作システムのもとで
、インターナショナル・ビジネス・マシン・コーポレー
ション（ＩＢＭ）により市販されているタイプのパーソ
ナル・コンビニー−用に書込まれたソフトウェアを実行
できるようにする。本発明は、プリンタ、モデム、マウ
ス、訃よびディスク・ドライブのようなアップル■の周
辺装置を使用している。
以下の説明において、 ＩＢＭパーソナル・コンピュ
ータが使用するマイクロプロセッサのファミリヲ表わす
のに８０８６マイクロプロセッサが参照され、またアッ
プル■パーソナル・コンピュータが使用スるマイクロプ
ロセッサの７アミリには、６５０２マイクロプロセッサ
が参照されている。このようなアーキテクチユアに精通
している、当分針の当業者に容易に理解してもらうため
、８０８６および６５０２マイクロプロセッサの特別な
アーキテクチユアがいくつか参照されている。周辺カー
ドをアップル■コンピュータの拡張スロットとインタフ
ェイスするこのような技術の詳細は、当業者には周知で
あるので、以下の説明において省略する。
ータが使用するマイクロプロセッサのファミリヲ表わす
のに８０８６マイクロプロセッサが参照され、またアッ
プル■パーソナル・コンピュータが使用スるマイクロプ
ロセッサの７アミリには、６５０２マイクロプロセッサ
が参照されている。このようなアーキテクチユアに精通
している、当分針の当業者に容易に理解してもらうため
、８０８６および６５０２マイクロプロセッサの特別な
アーキテクチユアがいくつか参照されている。周辺カー
ドをアップル■コンピュータの拡張スロットとインタフ
ェイスするこのような技術の詳細は、当業者には周知で
あるので、以下の説明において省略する。
本発明は、８０８６マイクロプロセッサをペースにして
ＩＢＭ形式のパーソナル・コンピュータで実行するよう
設計されたＭＳ−Ｄｏｇ プログラムが６５０２マイク
ロプロセッサをペースにしたアップル■コンピュータに
より使用される周辺ディバイスで入力／出力オペレーシ
ョンを行なうことができるようにする。アップル■周辺
カードにおいて使用されるポート・エミュレータ回路に
関する。
ＩＢＭ形式のパーソナル・コンピュータで実行するよう
設計されたＭＳ−Ｄｏｇ プログラムが６５０２マイク
ロプロセッサをペースにしたアップル■コンピュータに
より使用される周辺ディバイスで入力／出力オペレーシ
ョンを行なうことができるようにする。アップル■周辺
カードにおいて使用されるポート・エミュレータ回路に
関する。
８０８６がｌ／Ｏｆ：必要とする場合、ポート・エミュ
レータの一部を形成するステート・マシンは、８０８６
と６５０２の間で必要とされるバス・アービトレーシｗ
ｙ （ａｙｂｉｔｒａｔｉｏｎ） を行ない、かつ８
０８６のベンディング要件を６５０２に知らせる。
レータの一部を形成するステート・マシンは、８０８６
と６５０２の間で必要とされるバス・アービトレーシｗ
ｙ （ａｙｂｉｔｒａｔｉｏｎ） を行ない、かつ８
０８６のベンディング要件を６５０２に知らせる。
６５０２は、必要とされるＩｌｏのタイプを決定し、ア
ップル■ハードウェア・リソースを使用して、Ｉ／Ｏオ
ペレーションを実施する。また、６５０２は、周辺カー
ドのＲＡＭの一部に、Ｉｌｏに関するステータス情報を
配置する。ＲＡＭロケーションは、ＩＢＭ、 パーソナ
ル・コンピュータにおけるＩ／Ｏレジスタをエミュレー
トする。
ップル■ハードウェア・リソースを使用して、Ｉ／Ｏオ
ペレーションを実施する。また、６５０２は、周辺カー
ドのＲＡＭの一部に、Ｉｌｏに関するステータス情報を
配置する。ＲＡＭロケーションは、ＩＢＭ、 パーソナ
ル・コンピュータにおけるＩ／Ｏレジスタをエミュレー
トする。
以下、添付の図面に基いて、本発明の実施例に関し説明
する。
する。
第１図は、本発明のポート・エミュレータ１１と、アッ
プルＩｔ ６５０２マイクロプロセッサ１３、メモリ１
５、ディスク・ドライブ１７ｓとスピーカ１７ｂとキー
ボード１Ｔｃとモニタ１７ｄｔ含み、６５０２により使
用される周辺装置１１、オプショナル・キーボード１９
、オプショナルＲＧＢモニタ２１、およびＩＢＭ８０８
６形マイクロプロセッサによシ使用されるディスク・ド
ライブ２２との関係を表わしたブロック図である。
プルＩｔ ６５０２マイクロプロセッサ１３、メモリ１
５、ディスク・ドライブ１７ｓとスピーカ１７ｂとキー
ボード１Ｔｃとモニタ１７ｄｔ含み、６５０２により使
用される周辺装置１１、オプショナル・キーボード１９
、オプショナルＲＧＢモニタ２１、およびＩＢＭ８０８
６形マイクロプロセッサによシ使用されるディスク・ド
ライブ２２との関係を表わしたブロック図である。
ポート・エミュレータ１１は、４つの部分、すなわちＩ
ＢＭ ＢＩＯ８３０ｍ％ Ｉ／Ｏデータ・レジスタ３０
ｂ％ Ｉ／Ｏ制御レジスタ３０ｃ、ユーザＲＡＭ３０ｄ
に分割されたＲＡＭメモリ３０から成る。ＲＡＭ３０は
、１６ビツト・データ・バス３５を介して、８０８６マ
イクロプロセッサ３７、データ拳トランスレシーバ３９
、タイマ４１、ビデオ−コントローラ４５、ＣＰＵコン
トローラ４Ｔに接続している。ビデオＲＡＭ４９は、８
ピツト・データ・バス５１１：介して、ビデオ・コント
ローラ４５−に接続している。
ＢＭ ＢＩＯ８３０ｍ％ Ｉ／Ｏデータ・レジスタ３０
ｂ％ Ｉ／Ｏ制御レジスタ３０ｃ、ユーザＲＡＭ３０ｄ
に分割されたＲＡＭメモリ３０から成る。ＲＡＭ３０は
、１６ビツト・データ・バス３５を介して、８０８６マ
イクロプロセッサ３７、データ拳トランスレシーバ３９
、タイマ４１、ビデオ−コントローラ４５、ＣＰＵコン
トローラ４Ｔに接続している。ビデオＲＡＭ４９は、８
ピツト・データ・バス５１１：介して、ビデオ・コント
ローラ４５−に接続している。
ポート・エミュレータは、６５０２の８ビツト・データ
・バス５３に直接的に接続し九ディスク・ドライブ・コ
ントローラ４３をさらに有している。
・バス５３に直接的に接続し九ディスク・ドライブ・コ
ントローラ４３をさらに有している。
ＲＡＭ３０
ＩＢＭ ＢＩＯ８３０ｍは、周辺ハードウェアと８０８
６間の全ての入力出力オペレーションを制御する基本人
力出力システムとして知られている装置金倉んでいる。
６間の全ての入力出力オペレーションを制御する基本人
力出力システムとして知られている装置金倉んでいる。
このようなコードは、周知であるので、ここでの説明は
省略する。
省略する。
し勺インストラクションの実行をスピード−アップする
ため、本発明は、ＲＡＭにおいてエミユレートされる各
データーレジスタ（Ｘ／Ｏデーターレジスタまたはパイ
） ３０ｂ ）に対して別々のＩ／Ｏレジスタ（ｘ７ｏ
制御レジスタま九はバイト３０ｅ ）を使用している。
ため、本発明は、ＲＡＭにおいてエミユレートされる各
データーレジスタ（Ｘ／Ｏデーターレジスタまたはパイ
） ３０ｂ ）に対して別々のＩ／Ｏレジスタ（ｘ７ｏ
制御レジスタま九はバイト３０ｅ ）を使用している。
この第２レジスタは、Ｉ／Ｏリソースのサービス能力を
ボート豊エミュレータニ知うせるなめ、６５０２により
制御レジスタとして使用され１゜し九がって、６５０２
は、各Ｉ／Ｏレジスタにおける情報の現在の状態をエミ
ュレータに知らせることによって、真の相互処理を行な
うことができる。ＣＰＵコントローラ４７は、８０８６
によるＩｌｏ ７エツチにおいて、６５０２により供給
されるようなそのＩ／Ｏアドレスに関して制御レジスタ
情報を調べ、８０８６インストラクシヨンをすぐさま実
行するか、または６５０２が情報処理を終了するまで８
０ｆｆ５ｔ−待機させて、し勺アドレスでＸ／Ｏデータ
・レジスタ（Ｘ／Ｏデーターレジスタ３０ｂ ’）を変
更するステート・マシンを含んでいる。Ｘ／Ｏデータ・
レジスタは、７１Ｍ形の周辺装置において一般に供給さ
れているＩ／ＯレジスタのＲＡＭ等価物である。
ボート豊エミュレータニ知うせるなめ、６５０２により
制御レジスタとして使用され１゜し九がって、６５０２
は、各Ｉ／Ｏレジスタにおける情報の現在の状態をエミ
ュレータに知らせることによって、真の相互処理を行な
うことができる。ＣＰＵコントローラ４７は、８０８６
によるＩｌｏ ７エツチにおいて、６５０２により供給
されるようなそのＩ／Ｏアドレスに関して制御レジスタ
情報を調べ、８０８６インストラクシヨンをすぐさま実
行するか、または６５０２が情報処理を終了するまで８
０ｆｆ５ｔ−待機させて、し勺アドレスでＸ／Ｏデータ
・レジスタ（Ｘ／Ｏデーターレジスタ３０ｂ ’）を変
更するステート・マシンを含んでいる。Ｘ／Ｏデータ・
レジスタは、７１Ｍ形の周辺装置において一般に供給さ
れているＩ／ＯレジスタのＲＡＭ等価物である。
Ｉ／Ｏ制御バイト３０ｅは、６５０２によシアクセス可
能なＲＡＭ３０におまるバイトである。全ての８０８６
のＸ／Ｏデータｅバイトすなわちポー） ３０ｂは、そ
れに伴なう独自の制御パイ） ３０ｅを有している。各
制御バイトは、その対応するポートの読み出しまたは書
込みにおいて何をなすべきかを、ステート・マシン１９
に知らせる。制御バイトは、８０８６のオペレーション
を制ｉ１Ｌ、６５０２ｄ、いずれにしろ、ポート・アク
セス中、またはその後、８０８６によシ割込まれる。第
４１図に示すように、奇数個のし勺データ・バイトを読
み出すまたは書込む場合、高次の４つのビットを使用し
、偶数個のＸ／Ｏデータ・バイトを読み出す、または書
込む場合、低次の４つのピットを使用する。し勺制御バ
イトの使用については、ステート拳マシン７９の動作に
関し説明する。
能なＲＡＭ３０におまるバイトである。全ての８０８６
のＸ／Ｏデータｅバイトすなわちポー） ３０ｂは、そ
れに伴なう独自の制御パイ） ３０ｅを有している。各
制御バイトは、その対応するポートの読み出しまたは書
込みにおいて何をなすべきかを、ステート・マシン１９
に知らせる。制御バイトは、８０８６のオペレーション
を制ｉ１Ｌ、６５０２ｄ、いずれにしろ、ポート・アク
セス中、またはその後、８０８６によシ割込まれる。第
４１図に示すように、奇数個のし勺データ・バイトを読
み出すまたは書込む場合、高次の４つのビットを使用し
、偶数個のＸ／Ｏデータ・バイトを読み出す、または書
込む場合、低次の４つのピットを使用する。し勺制御バ
イトの使用については、ステート拳マシン７９の動作に
関し説明する。
−Ｌ −ｆ ＲＡＭ３０ｄは、ＭＳＤＯ８ｊ？Ｌび８ｏ
８６応用プログラムにより使用されるＲＡＭである。
８６応用プログラムにより使用されるＲＡＭである。
ビデオ・コントローラ４５
ビデオ・コントローラ４５は、 ＩＢＭカラー〇グラ
フィックス嗜アダプタ（ＣＧＡ）周辺装置の機能を行な
う回路である。前述し九機能の他、ビデオ・コントロー
ラは、オプシミナルＲＧＢカラー・モニタ２１ｔ−支持
している。ビデオＲＡＭ４９とのインタ７エイスに必要
な装置を含むこのような回路は、当業者には周知である
ので、こ仁での説明は省略する。
フィックス嗜アダプタ（ＣＧＡ）周辺装置の機能を行な
う回路である。前述し九機能の他、ビデオ・コントロー
ラは、オプシミナルＲＧＢカラー・モニタ２１ｔ−支持
している。ビデオＲＡＭ４９とのインタ７エイスに必要
な装置を含むこのような回路は、当業者には周知である
ので、こ仁での説明は省略する。
タイマ４１
タイマ４１は、以下の機能全行なうのに使用されるイン
テル自コーポレーシミン製の８２５４のようなオフーザ
吻シェルフ・タイマでア、６゜機 能 デス
テイネーシ目ンリアル・タイム・クロック ＣＰＵ
コントローラ４１ＲＡＭリフレッシュ ＣＰＵ
コントローラ４７スピーカ ビデ
オ・コントローラ４５第２図は、ＣＰＵコントローラ４
Ｔのプロツク図である。ｔ４２図に示すように、ＣＰＵ
コントローラは、５つの論理クロックから成っている。
テル自コーポレーシミン製の８２５４のようなオフーザ
吻シェルフ・タイマでア、６゜機 能 デス
テイネーシ目ンリアル・タイム・クロック ＣＰＵ
コントローラ４１ＲＡＭリフレッシュ ＣＰＵ
コントローラ４７スピーカ ビデ
オ・コントローラ４５第２図は、ＣＰＵコントローラ４
Ｔのプロツク図である。ｔ４２図に示すように、ＣＰＵ
コントローラは、５つの論理クロックから成っている。
１）Ｉ／Ｏ制御論理装萱１１：このブロックは、リアル
・タイム拳クロック４１とキーボード１９を支持する回
路から成る。このような回路は、当業者には周知である
ので、ここでの説明は省略する。
・タイム拳クロック４１とキーボード１９を支持する回
路から成る。このような回路は、当業者には周知である
ので、ここでの説明は省略する。
２）レジスタＴ３：このブロックは、割り込みステータ
ス、８０８６Ｉ／Ｏステータス、および８ｏ８６キーボ
ード・データに関する情報を含むレジスタを有している
。また、ブロックは、ポート・エミュレータＲＡＭをア
ドレスするため、６５０２により使用されるレジスタを
含んでいる。２つのレジスタは、ページ−レジスタとし
て使用され、ｌりのレジスタは、２０ビツト・ダウ／ロ
ーダプル・カクンタである。レジスタ１３に含まれる情
報は、バス３５によｆｉ ６５０２から受信され、かつ
６５０２に送られる。バス３５は、８０８６の１６ピツ
ト・データ・バスに適応した１６ピツトの幅であるが、
ＣＰＵコントローラ４Ｔは、８ビツト（ＤＯ〜Ｄ７）を
用いている。第３図は、８０８６によりファレンスされ
る！沖ポートのアドレスを得るのに必要とされる論理装
置を示している。１６ビツト・バスの低次の８個のビッ
トは、ステート・マシンＴ９からのＩＩＪにおいて、ラ
ッチ２１にラッチされ、高次の８個のビットは、ラッチ
２２にラッチされる。低次のビットは、ＬＯにバス３５
のＤｏ〜Ｄ７で、高次のビットは、ＨＩにバス３５のＤ
ｏ〜ＤＴで配置される。ＬＯとＨＩは、６５０２アドレ
ス・バスからＣＰＵコントローラ４７にょシブコードさ
れる。レジスタ７３の構成の残りの詳細は、アップルｎ
し勺スロットのインタ７エイスを構成する分野の当業者
には、明白であろう。
ス、８０８６Ｉ／Ｏステータス、および８ｏ８６キーボ
ード・データに関する情報を含むレジスタを有している
。また、ブロックは、ポート・エミュレータＲＡＭをア
ドレスするため、６５０２により使用されるレジスタを
含んでいる。２つのレジスタは、ページ−レジスタとし
て使用され、ｌりのレジスタは、２０ビツト・ダウ／ロ
ーダプル・カクンタである。レジスタ１３に含まれる情
報は、バス３５によｆｉ ６５０２から受信され、かつ
６５０２に送られる。バス３５は、８０８６の１６ピツ
ト・データ・バスに適応した１６ピツトの幅であるが、
ＣＰＵコントローラ４Ｔは、８ビツト（ＤＯ〜Ｄ７）を
用いている。第３図は、８０８６によりファレンスされ
る！沖ポートのアドレスを得るのに必要とされる論理装
置を示している。１６ビツト・バスの低次の８個のビッ
トは、ステート・マシンＴ９からのＩＩＪにおいて、ラ
ッチ２１にラッチされ、高次の８個のビットは、ラッチ
２２にラッチされる。低次のビットは、ＬＯにバス３５
のＤｏ〜Ｄ７で、高次のビットは、ＨＩにバス３５のＤ
ｏ〜ＤＴで配置される。ＬＯとＨＩは、６５０２アドレ
ス・バスからＣＰＵコントローラ４７にょシブコードさ
れる。レジスタ７３の構成の残りの詳細は、アップルｎ
し勺スロットのインタ７エイスを構成する分野の当業者
には、明白であろう。
３）アドレス・マルチプレクサおよびデコーダＴ５：こ
のブロックはＲＡＭアクセス用の６５０２および８０８
６アドレス・バスをマルチフレックスジ、カつデコード
する。この回路の詳細は、当業者には、いずれ明らかに
なるであろう。
のブロックはＲＡＭアクセス用の６５０２および８０８
６アドレス・バスをマルチフレックスジ、カつデコード
する。この回路の詳細は、当業者には、いずれ明らかに
なるであろう。
４）８０８６制御およびインエトラクシ１ン・デコード
論理装置ＩＴ：このブロックは、６５０２から８０８６
を制御するのに必要な全ての信号を発生する。また、こ
のブロックは、８０８６が実行しようとするＳＯ〜Ｓ２
のマイクロインストラクションをデコードする論理装置
を含んでいる。この回路の詳細は、第４ａ図および第４
ｂ図に関して、以下に説明する。オプショナル８０８６
（マス・コ・プロセッサ）からの割込みＮＭＩ８７は、
レジスタ・ブロックＴ３からのレジスタにょシ傍受され
、かつマスクされて、ＩＮ？８Ｂとして８０８６に供給
される。この回路の詳細は、第４ａ図および第１ｂ図に
関して説明する。
論理装置ＩＴ：このブロックは、６５０２から８０８６
を制御するのに必要な全ての信号を発生する。また、こ
のブロックは、８０８６が実行しようとするＳＯ〜Ｓ２
のマイクロインストラクションをデコードする論理装置
を含んでいる。この回路の詳細は、第４ａ図および第４
ｂ図に関して、以下に説明する。オプショナル８０８６
（マス・コ・プロセッサ）からの割込みＮＭＩ８７は、
レジスタ・ブロックＴ３からのレジスタにょシ傍受され
、かつマスクされて、ＩＮ？８Ｂとして８０８６に供給
される。この回路の詳細は、第４ａ図および第１ｂ図に
関して説明する。
５）ステート・マシンＴ９：このブロックは、６５０２
ハードクエア書リソースを使用して６５ｏ２により実施
されるべき８ｏ８６にょるし勺アクセスをアーピトレイ
トするのに必要な全ての論理装置を有している。このブ
ロックは、第５図および第６図に関して説明する。
ハードクエア書リソースを使用して６５ｏ２により実施
されるべき８ｏ８６にょるし勺アクセスをアーピトレイ
トするのに必要な全ての論理装置を有している。このブ
ロックは、第５図および第６図に関して説明する。
前述したハードウェア素子の他、本発明は、システム・
ソフトウェア、すなわちマスク制御プログラム（ＭＣＰ
）およびいくつかのディバイス・ハンドラ（ＤＨ）を使
用している。システム・ソフトウェアは、第１図に示さ
れるような６５０２によシ使用されるメそり１５中に存
在する。
ソフトウェア、すなわちマスク制御プログラム（ＭＣＰ
）およびいくつかのディバイス・ハンドラ（ＤＨ）を使
用している。システム・ソフトウェアは、第１図に示さ
れるような６５０２によシ使用されるメそり１５中に存
在する。
ＭＣＰが、割り込みを受けると、それは、なぜ割り込み
が生じたかを見つけるためポート拳工ζエレータヲ調べ
る。オペレーションがＩ／Ｏフェッチの場合、し勺が読
み出しまたは書込みであるかどうかに基いて、読み出し
または書込みペクタを介して適当なディバイス・ハンド
ラがコールされる。
が生じたかを見つけるためポート拳工ζエレータヲ調べ
る。オペレーションがＩ／Ｏフェッチの場合、し勺が読
み出しまたは書込みであるかどうかに基いて、読み出し
または書込みペクタを介して適当なディバイス・ハンド
ラがコールされる。
各ディバイス・ハンドラは、応答して−る各ポートにエ
ントリ・ポイントを供給する。
ントリ・ポイントを供給する。
８０８６および６５０２は、ポート・エミユレータのＲ
ＡＭ３０にアクセスできる。８０８６が、１勺ポート３
０ｂを読み出しまたは書込みしようとする場合、ＣＰＵ
コントローラ４Ｔにより発生された割り込みは、６５０
２にベンディング８０８６Ｉ／Ｏアクセスを知らせる。
ＡＭ３０にアクセスできる。８０８６が、１勺ポート３
０ｂを読み出しまたは書込みしようとする場合、ＣＰＵ
コントローラ４Ｔにより発生された割り込みは、６５０
２にベンディング８０８６Ｉ／Ｏアクセスを知らせる。
Ｉ／Ｏポートのアドレスは、第３図のラッチ２１，２２
１−介して、６５０２に供給される。ポート・アドレス
は、ディバイス・ハンドラの８ムＭ１５のページ・ゼロ
に蓄えられ、適当なハンドラが、必要に応じて読み出し
ペクタまたは書込みペクタを介して呼び出される。ディ
バイス拳バントラバ、エミユレートされるオペレーショ
ンに関して適切にＩ／Ｏポートを読み出しまたは書込み
しなければならない。書込みの場合、新しいデータ・バ
イトが、６５０２アキユムレータのディバイス・ハンド
ラに供給される。ＭＣＰは、ＲＡＭ３０ｂの正しい位置
にデータ・ビットを記憶する。
１−介して、６５０２に供給される。ポート・アドレス
は、ディバイス・ハンドラの８ムＭ１５のページ・ゼロ
に蓄えられ、適当なハンドラが、必要に応じて読み出し
ペクタまたは書込みペクタを介して呼び出される。ディ
バイス拳バントラバ、エミユレートされるオペレーショ
ンに関して適切にＩ／Ｏポートを読み出しまたは書込み
しなければならない。書込みの場合、新しいデータ・バ
イトが、６５０２アキユムレータのディバイス・ハンド
ラに供給される。ＭＣＰは、ＲＡＭ３０ｂの正しい位置
にデータ・ビットを記憶する。
ステート・マシン７９
ステート・マシンＴ９は、第６図に示すように使用され
た第５図の７０−チャートにおいて示した機能を実施す
る。各８０８６Ｉ／Ｏアクセスは、２つの部分に分割さ
れる。１）６５０２にょシ供給されるような！、均制御
バイト３Ｑｅ ｔ−ＲＡＭロケーションＢＦ４００−
ＢＰ７ＦＦに読み出すＲＡＭフェクチ（／ＤＩＯ）、お
よび、２）６５０２にＩＣ供給されるようなＩ／Ｏデー
タ・バイト３０ｂ ｔ−読み出すか、またはデータをＲ
ＡＭロケーションＢＦＯＯＯ−ＢＰ３ＦＦ に書込む
８０８６ Ｉｌｏ、ｔペレ−シ＝ｒン（ＤＩＯ）である
。
た第５図の７０−チャートにおいて示した機能を実施す
る。各８０８６Ｉ／Ｏアクセスは、２つの部分に分割さ
れる。１）６５０２にょシ供給されるような！、均制御
バイト３Ｑｅ ｔ−ＲＡＭロケーションＢＦ４００−
ＢＰ７ＦＦに読み出すＲＡＭフェクチ（／ＤＩＯ）、お
よび、２）６５０２にＩＣ供給されるようなＩ／Ｏデー
タ・バイト３０ｂ ｔ−読み出すか、またはデータをＲ
ＡＭロケーションＢＦＯＯＯ−ＢＰ３ＦＦ に書込む
８０８６ Ｉｌｏ、ｔペレ−シ＝ｒン（ＤＩＯ）である
。
Ｉ／Ｏアクセスの最初の半分において、第４ａ図および
第４ｂ図に示すような論理回路ＴＩは、そのＲＥＡＤＹ
ラインをディスアサ−） （ＰＩＯ串／ｌ）Ｉ Ｏ）す
ることにより８０８６を保持しながら、ＲＡＭ３０にＩ
／Ｏ制御バイトをフェッチするため読み出しを行なう。
第４ｂ図に示すような論理回路ＴＩは、そのＲＥＡＤＹ
ラインをディスアサ−） （ＰＩＯ串／ｌ）Ｉ Ｏ）す
ることにより８０８６を保持しながら、ＲＡＭ３０にＩ
／Ｏ制御バイトをフェッチするため読み出しを行なう。
各制御パイ） ３０ｃは、その特定のＩ／Ｏレジスタの
サービス能力に関する６５０２からの最後のステータス
情報を含んでいる。ビット０−３は、低データ・バスに
あるバス・レジスタに使用され、ビット４−７は、高デ
ータ・バスにあるレジスタに使用される。第４ａ図に示
すように、２つのニブルにおけるビットは、以下の表に
示すように、８０８６読み出し／書込み（ＩＲＷ）ライ
ンで信号ＢＡおよびＢＢにマルチブレックスされる。
サービス能力に関する６５０２からの最後のステータス
情報を含んでいる。ビット０−３は、低データ・バスに
あるバス・レジスタに使用され、ビット４−７は、高デ
ータ・バスにあるレジスタに使用される。第４ａ図に示
すように、２つのニブルにおけるビットは、以下の表に
示すように、８０８６読み出し／書込み（ＩＲＷ）ライ
ンで信号ＢＡおよびＢＢにマルチブレックスされる。
ＢＨＥ ＡＯＩＲＷ ＢＢ ＢＡ 注釈０
０ ０ Ｄｉ Ｄｏ 書込み：偶数
バイト１ ０ ０ Ｄ１＋Ｄ５ ＤＯ＋Ｄ４
ワード１ １ ０ Ｄ５ Ｄ４
奇数バイト０ ０ １ Ｄ３ Ｄ２
読出し：奇数バイト１ ０ １ Ｄ３
＋Ｄ７ Ｄ２＋Ｄ６ ワード１ １ １
Ｄ７ Ｄ６ 奇数バイトＢＢは、ＤＩ、Ｄ
３．Ｄ５．Ｄ７． ＩＲＷ、 ＢＨＥ 、 ＩＲＷ。
０ ０ Ｄｉ Ｄｏ 書込み：偶数
バイト１ ０ ０ Ｄ１＋Ｄ５ ＤＯ＋Ｄ４
ワード１ １ ０ Ｄ５ Ｄ４
奇数バイト０ ０ １ Ｄ３ Ｄ２
読出し：奇数バイト１ ０ １ Ｄ３
＋Ｄ７ Ｄ２＋Ｄ６ ワード１ １ １
Ｄ７ Ｄ６ 奇数バイトＢＢは、ＤＩ、Ｄ
３．Ｄ５．Ｄ７． ＩＲＷ、 ＢＨＥ 、 ＩＲＷ。
ＡＯ、ＮＡＮＤゲート６１、フリップフロップ６２によ
り決定されるような、そのＩ／Ｏレジスタのアクセスに
ステート・マシンが出会った場合には、６５０２に割り
込むようステート・マシンに命令する。フリップフロッ
プ６２のＤ入力は、ＮＡＮＤゲート６１の出力で、その
エネーブル入力は、ＡＮＤゲート６５＆および＄５ｂ、
ＮＯＲゲート６５ｃ１ フリップフロップ６５ｄ、イ
ンバータ６５ｅ％ＡＮＤゲート６５ｇから成る論理回路
８５により発生されるｌ０ＧＯである。論理回路６５０
入力ＩＢ、ＩＣおよびＩＣは、第４ｂ図に示され友、Ｎ
ＯＲゲート６７鳳、アリツブ７０ツブ６７ｂ 、 ｅｙ
ｅ 、 ６７ｄ 、 ６７・、ＮＯＲゲー） ６７ｆ
、 ６７ｇおよびインバータ６７ｈから成る内部リング
書カクンタ６７により発生される。ＨＡは、全てのＩ／
Ｏ割シ込みが、ＤＯ，Ｄ２．Ｄ４．Ｄ６によシ決定され
るように６５０２によりサービスされ終るまで、８０８
６ｔ−ハルトするようステート・マシンに命令する。Ｂ
Ｂの論理回路は、第４ａ図に示されているＢＡの回路と
同じである。以下の表は、４つの全ての可能な状態を示
している。
り決定されるような、そのＩ／Ｏレジスタのアクセスに
ステート・マシンが出会った場合には、６５０２に割り
込むようステート・マシンに命令する。フリップフロッ
プ６２のＤ入力は、ＮＡＮＤゲート６１の出力で、その
エネーブル入力は、ＡＮＤゲート６５＆および＄５ｂ、
ＮＯＲゲート６５ｃ１ フリップフロップ６５ｄ、イ
ンバータ６５ｅ％ＡＮＤゲート６５ｇから成る論理回路
８５により発生されるｌ０ＧＯである。論理回路６５０
入力ＩＢ、ＩＣおよびＩＣは、第４ｂ図に示され友、Ｎ
ＯＲゲート６７鳳、アリツブ７０ツブ６７ｂ 、 ｅｙ
ｅ 、 ６７ｄ 、 ６７・、ＮＯＲゲー） ６７ｆ
、 ６７ｇおよびインバータ６７ｈから成る内部リング
書カクンタ６７により発生される。ＨＡは、全てのＩ／
Ｏ割シ込みが、ＤＯ，Ｄ２．Ｄ４．Ｄ６によシ決定され
るように６５０２によりサービスされ終るまで、８０８
６ｔ−ハルトするようステート・マシンに命令する。Ｂ
Ｂの論理回路は、第４ａ図に示されているＢＡの回路と
同じである。以下の表は、４つの全ての可能な状態を示
している。
ＢＢ ８人 動 作０ ０ レ
ジスタは、サービスされ終え、割り込みまたはハルトし
ない。
ジスタは、サービスされ終え、割り込みまたはハルトし
ない。
０ １ 割り込みしないが、前の割り込みがサービス
されるまで、８０８６を保持 する。
されるまで、８０８６を保持 する。
１ ０ 割り込み（ポート割込みフラッグＰＩＮＴを
セット）、および８０８６にＩ／Ｏインストラクション
を実行させ る。
セット）、および８０８６にＩ／Ｏインストラクション
を実行させ る。
１ １ 割り込み、および全てのＩ／Ｏ割込みがサー
ビスされ終えるまで、待機す る。
ビスされ終えるまで、待機す る。
各Ｉ／Ｏアクセスの第２半分の最初において、８０８６
制御およびインストラクション・デコード論理装置ＴＩ
は、ステート・マシンＴ９によりＩ／Ｏアクセスの処理
をトリガするｌ０８ＴＦ（Ｉ／Ｏステート・マシン・エ
ネーブル）１！号を発生する。
制御およびインストラクション・デコード論理装置ＴＩ
は、ステート・マシンＴ９によりＩ／Ｏアクセスの処理
をトリガするｌ０８ＴＦ（Ｉ／Ｏステート・マシン・エ
ネーブル）１！号を発生する。
ステート・マシンは、ＢＢ、ＢＡ、ＩＲＷ、ＩＡおよび
ＰＩＮＴｔ−調べて、第５図に関して以下に示すように
選択されるべき動作コースを決定する。
ＰＩＮＴｔ−調べて、第５図に関して以下に示すように
選択されるべき動作コースを決定する。
ｌ）状態０および１間の遷移において、制御Ｉ（イトの
状態が、サンプルされる。ＢＢ＝０およびＢＡ＝０の場
合、インストラクションは、既にサービスされ終えたの
で実行されない。ＢＢ＝ＯおよびＢＡ＝１ の場合、イ
ンストラクションは、ベンディング・ポート割り込みが
ないならば、すぐさま実行されるか、またはＰＩＮＴが
状態３において６５０２によりクリヤされるまで実行さ
れない。
状態が、サンプルされる。ＢＢ＝０およびＢＡ＝０の場
合、インストラクションは、既にサービスされ終えたの
で実行されない。ＢＢ＝ＯおよびＢＡ＝１ の場合、イ
ンストラクションは、ベンディング・ポート割り込みが
ないならば、すぐさま実行されるか、またはＰＩＮＴが
状態３において６５０２によりクリヤされるまで実行さ
れない。
２）状態１においてＢＢ＝１ の場合、ステート・マシ
ンは、それを状態２にリセットするため、ＰＩＮＴが６
５０２によりベンディングΦポート割り込みでクリヤさ
れるまで待機する。
ンは、それを状態２にリセットするため、ＰＩＮＴが６
５０２によりベンディングΦポート割り込みでクリヤさ
れるまで待機する。
３）状態２において、ステート・マシンは、ＩＢＭステ
ータス・ラッチ・エネーブル信号（ＩＬＥ）を発生し、
ＰＩＮＴｔ−セットし、かつＩ／Ｏ書込みにおいて、信
号／ＥＸＥＣをより低くすることによシ、第４ｂ図の内
部リング・カウンタをエネーブルして、し勺書込みを行
なう。リング・カウンタは、６５０２アクセスにより（
または他の装置により）保持されているので、ステート
・マシンは、ＩＡ（８０８６のマイクロ・サイクルＴ２
に等しい）が実際に生じるまで、状態３に進まない。
ータス・ラッチ・エネーブル信号（ＩＬＥ）を発生し、
ＰＩＮＴｔ−セットし、かつＩ／Ｏ書込みにおいて、信
号／ＥＸＥＣをより低くすることによシ、第４ｂ図の内
部リング・カウンタをエネーブルして、し勺書込みを行
なう。リング・カウンタは、６５０２アクセスにより（
または他の装置により）保持されているので、ステート
・マシンは、ＩＡ（８０８６のマイクロ・サイクルＴ２
に等しい）が実際に生じるまで、状態３に進まない。
４）状態２およびＩ／Ｏ書込みにおいて、８０８６は、
！浄アクセスができるが、ベンディング・ポート割込み
（ＰＩＮＴ＝１）がありかつＢＡ＝１ の場合、すぐさ
ま、再び、状態３に保持される。
！浄アクセスができるが、ベンディング・ポート割込み
（ＰＩＮＴ＝１）がありかつＢＡ＝１ の場合、すぐさ
ま、再び、状態３に保持される。
５）状態２と３の間の遷移において、制御バイトの状態
は、もう−度サンプルされ、ベンディング・ポート割込
みでハルトするか（ＢＡ＝１）、またはすぐさまインス
トラクシ目ンを実行する（ＢＡ＝１）かどうかを決定す
る。
は、もう−度サンプルされ、ベンディング・ポート割込
みでハルトするか（ＢＡ＝１）、またはすぐさまインス
トラクシ目ンを実行する（ＢＡ＝１）かどうかを決定す
る。
６）読み出しは、Ｉ／Ｏアクセスの終了時に実行される
だけで、書込みは、状態２（ＢＢ＝１）で、またはＩ／
Ｏアクセスの終了時（ＢＢ＝０）において実行される。
だけで、書込みは、状態２（ＢＢ＝１）で、またはＩ／
Ｏアクセスの終了時（ＢＢ＝０）において実行される。
８０８６は、Ｉ／Ｏアクセスの終了時にリリースされる
。
。
以上のように、ＢＢが真の場合、すなわち新しいアクセ
スが、そのレジスタに生じた場合、ステート・マシンは
、８０８６Ｉ／Ｏステータスをラッチするコマンド（Ｉ
ＬＥ）を発生する。アドレス〇−１５およびＨＢＥ申／
ＩＡＯは、６５０２によシ読み出り可１１ｍな８０８６
ステータスφレジスタにラッチされる。以下の表は、ス
テート−マシンの全てのブランチ条件をリストしている
。
スが、そのレジスタに生じた場合、ステート・マシンは
、８０８６Ｉ／Ｏステータスをラッチするコマンド（Ｉ
ＬＥ）を発生する。アドレス〇−１５およびＨＢＥ申／
ＩＡＯは、６５０２によシ読み出り可１１ｍな８０８６
ステータスφレジスタにラッチされる。以下の表は、ス
テート−マシンの全てのブランチ条件をリストしている
。
現在の状態 ブランチ条件 次の状態 注 釈
０ ／ｌ０８ＴＩ Ｏｌ０８ＴＥで
待機Ｏｌ０８ＴＥ申／ＢＢ＊／Ｂ＾ ０ 動作せず
Ｏｌ０８ＴＥ本／ＢＢ＊ＢＡ ３ 状態３に
進むＯｌ０８ＴＥ申ＢＢ １ 状態１に
進むＩ ＰＩＮＴ Ｉ ＰＩ
ＮＴで待機１ ／ＰＩＮＴ ２
状態２に進む２ ／ＩＲｗ＊／ｉＡ
２ ｌＯ書込み実行２ （ＩＲＷ＋４Ａ）＊
／ＢＡ Ｏ状態０に進む２ （Ｉ原本ＩＡ
）＊ＢＡ ３ 状態３に進む３ ＰＩ
ＮＴ ３ ＰＩＮＴ−１’待機３
／ＰＩＮＴ Ｏ状態０に進む２つの出
力クオリ７ア（ｑｕａｌｌｆｏｒ）は、ＩＬＥおよびＥ
ＸＥＣである。ＩＬｇ（状態２）は、８０８６ステータ
ス・レジスタをラッチし、かつＰＩＮ’ｌ’フラッグを
セットする。ｇｘｇｃは、ディスアサートされる場合、
次の条件においてマイクロ・インストラクク目ンΦサイ
クルの実行をハルトする。
０ ／ｌ０８ＴＩ Ｏｌ０８ＴＥで
待機Ｏｌ０８ＴＥ申／ＢＢ＊／Ｂ＾ ０ 動作せず
Ｏｌ０８ＴＥ本／ＢＢ＊ＢＡ ３ 状態３に
進むＯｌ０８ＴＥ申ＢＢ １ 状態１に
進むＩ ＰＩＮＴ Ｉ ＰＩ
ＮＴで待機１ ／ＰＩＮＴ ２
状態２に進む２ ／ＩＲｗ＊／ｉＡ
２ ｌＯ書込み実行２ （ＩＲＷ＋４Ａ）＊
／ＢＡ Ｏ状態０に進む２ （Ｉ原本ＩＡ
）＊ＢＡ ３ 状態３に進む３ ＰＩ
ＮＴ ３ ＰＩＮＴ−１’待機３
／ＰＩＮＴ Ｏ状態０に進む２つの出
力クオリ７ア（ｑｕａｌｌｆｏｒ）は、ＩＬＥおよびＥ
ＸＥＣである。ＩＬｇ（状態２）は、８０８６ステータ
ス・レジスタをラッチし、かつＰＩＮ’ｌ’フラッグを
セットする。ｇｘｇｃは、ディスアサートされる場合、
次の条件においてマイクロ・インストラクク目ンΦサイ
クルの実行をハルトする。
１）ＲＥＭＩＴ 、パワー１オン、２）ＩＯ８ＴＥ、Ｉ
Ｏスタート、３）状態１ 、ＰＩＮＴセ待機、４）状態
２、書込み以外、５）状態３、ＰＩＮＴで待機。
Ｏスタート、３）状態１ 、ＰＩＮＴセ待機、４）状態
２、書込み以外、５）状態３、ＰＩＮＴで待機。
第６図は、ステート・マシンＴ９の実施例を示して−る
。第６図に示すように、ステート−マシン１９は、ツリ
ツブフロッグ９１．９３、ゲート・アレイ！Ｉ５、ま友
はゲー）９７．１１５１、ＡＮＤゲー） ／Ｏ１ 、／
Ｏ３ 、／Ｏ５および７リツグ７０ツブ／Ｏ７から成っ
ている。ゲート・アレイ９５は、複数のＮＯＲゲートか
ら成シ、その入力はｌ０８ＴＥ、ＢＢ。
。第６図に示すように、ステート−マシン１９は、ツリ
ツブフロッグ９１．９３、ゲート・アレイ！Ｉ５、ま友
はゲー）９７．１１５１、ＡＮＤゲー） ／Ｏ１ 、／
Ｏ３ 、／Ｏ５および７リツグ７０ツブ／Ｏ７から成っ
ている。ゲート・アレイ９５は、複数のＮＯＲゲートか
ら成シ、その入力はｌ０８ＴＥ、ＢＢ。
Ｂム、ＰＩＮＴ、ＩＲＷ、ＩＡおよびＲＫ８ＥＴで、そ
の出力は、ＥＸＥＣ，ＰＩＮＴおよびＩＬＩｉ８ｔ−生
じるのに使用されるゲート／Ｏ１ 、／Ｏ３ 、／Ｏ５
の入力を含んでいる。
の出力は、ＥＸＥＣ，ＰＩＮＴおよびＩＬＩｉ８ｔ−生
じるのに使用されるゲート／Ｏ１ 、／Ｏ３ 、／Ｏ５
の入力を含んでいる。
このような信号を発生する方法は、第６図により当業者
には明白であろう。むろん、ステート・マシンＴ９は、
第６図に示した回路とは別の回路を使用して実施するこ
ともできる。
には明白であろう。むろん、ステート・マシンＴ９は、
第６図に示した回路とは別の回路を使用して実施するこ
ともできる。
第１図は、し勺ポー）−エミュレータのブロック図、第
２図は、本発明を含んでいるＣＰＵコントローラの詳細
なブロック図、第３図は、ＣＰＵ ：ｌントローラによ
り使用されるし勺ステータス・ラッチングを具体化した
図、第４ａ図は、ＣＰＵコントローラのＩ／Ｏフェッチ
・論理装置の具体化を示した図、第４ｂ図は、ＣＰＵコ
ントローラによシ使用される内部リングΦカクンタを具
体化した図、第５図社、ＣＰＵコントローラにより使用
されるステート・マシンのオペレージｌｙを示したフロ
ーチャート、第６図社、ステート−マシンを具体化した
図である。 １１・・・Φポート・エミュレータ、１３・・・−６５
０２，１５・・・・６５０２メモリ、１Ｔ・１１１＋・
６５０２周辺装置、１９・・・・８０８６キ−ボード、
２２・ｅ＠嚇ＩＢＭモニタ、３０・・・・ＲＡＭメモリ
、３７・・・−８０８６，４３−−−−ディスク・ドラ
イブ・コントローラ、４５・・・・ビデオ・コントロー
ラ、４７・・・・ＣＰＵコントローラ、４９・・・・ビ
デオＲＡＭ、７１・・・・制御論理装置、７３・・・・
レジスタ、７５１１・働・アドレス・マルチプレクサお
よびデコーダ、Ｔ７・−・−８０８６制御およびインス
トラクション・デコード論理装置、７９１１・−−ステ
ート・マシン、９１，９３，／Ｏ７・・・・フリップフ
ロップ、 ／Ｏ１ ．／Ｏ３ ．／Ｏ５ ・ 拳 拳
・ ＡＮＤゲー ト。 特許出願人 リトル・ブルー・リミテッド・パートナ
−シップ
２図は、本発明を含んでいるＣＰＵコントローラの詳細
なブロック図、第３図は、ＣＰＵ ：ｌントローラによ
り使用されるし勺ステータス・ラッチングを具体化した
図、第４ａ図は、ＣＰＵコントローラのＩ／Ｏフェッチ
・論理装置の具体化を示した図、第４ｂ図は、ＣＰＵコ
ントローラによシ使用される内部リングΦカクンタを具
体化した図、第５図社、ＣＰＵコントローラにより使用
されるステート・マシンのオペレージｌｙを示したフロ
ーチャート、第６図社、ステート−マシンを具体化した
図である。 １１・・・Φポート・エミュレータ、１３・・・−６５
０２，１５・・・・６５０２メモリ、１Ｔ・１１１＋・
６５０２周辺装置、１９・・・・８０８６キ−ボード、
２２・ｅ＠嚇ＩＢＭモニタ、３０・・・・ＲＡＭメモリ
、３７・・・−８０８６，４３−−−−ディスク・ドラ
イブ・コントローラ、４５・・・・ビデオ・コントロー
ラ、４７・・・・ＣＰＵコントローラ、４９・・・・ビ
デオＲＡＭ、７１・・・・制御論理装置、７３・・・・
レジスタ、７５１１・働・アドレス・マルチプレクサお
よびデコーダ、Ｔ７・−・−８０８６制御およびインス
トラクション・デコード論理装置、７９１１・−−ステ
ート・マシン、９１，９３，／Ｏ７・・・・フリップフ
ロップ、 ／Ｏ１ ．／Ｏ３ ．／Ｏ５ ・ 拳 拳
・ ＡＮＤゲー ト。 特許出願人 リトル・ブルー・リミテッド・パートナ
−シップ
Claims (1)
- 【特許請求の範囲】 第１マイクロプロセッサに関連した入力／出力オペレー
ションに使用される周辺ディバイスを、第２マイクロプ
ロセッサに関連した入力／出力オペレーションに使用さ
れるようにすることができるインタフェイス装置におい
て、上記第１および第２マイクロプロセッサは、独立ア
ドレス・バスとデータ・バスを有し、上記装置は、上記
第２マイクロプロセッサと、メモリと、上記メモリを上
記第２マイクロプロセッサおよびコントローラ装置に接
続するバスとを含み、上記コントローラ装置は、上記第
１および第２マイクロプロセッサのＩ／Ｏオペレーショ
ンを制御し、かつ上記コントローラ装置は、 上記第２マイクロプロセッサに接続し、上記第２マイク
ロプロセッサにより発生されたマイクロインストラクシ
ョンをデコードし、かつ上記第１マイクロプロセッサが
第２マイクロプロセッサを制御できるような信号を発生
する制御およびインストラクション・デコード論理装置
と、 上記メモリと、上記制御およびインストラクション・デ
コード論理装置に接続し、かつ上記制御およびインスト
ラクション・デコード論理装置により使用できるよう、
上記バスのデータをラッチするレジスタ装置と、 上記レジスタ装置と上記制御およびインストラクション
・デコード論理装置と上記第２マイクロプロセッサに接
続し、上記第１マイクロプロセッサの周辺ディバイスを
使用して第１マイクロプロセッサにより実施されるよう
第２マイクロプロセッサによる入力／出力アクセスを仲
裁するステート・マシンと、 から成ることを特徴とするインタフェイス装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US108,064 | 1987-10-14 | ||
| US07/108,064 US4888680A (en) | 1987-10-14 | 1987-10-14 | Peripheral device interface and controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109456A true JPH01109456A (ja) | 1989-04-26 |
Family
ID=22320081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239873A Pending JPH01109456A (ja) | 1987-10-14 | 1988-09-27 | インタフエイス装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4888680A (ja) |
| JP (1) | JPH01109456A (ja) |
| AU (1) | AU1557688A (ja) |
| GB (1) | GB2211005A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684721A (en) * | 1987-09-04 | 1997-11-04 | Texas Instruments Incorporated | Electronic systems and emulation and testing devices, cables, systems and methods |
| CA2002201C (en) * | 1988-12-06 | 1999-04-27 | John Charles Goettelmann | Translation technique |
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
| US5077657A (en) * | 1989-06-15 | 1991-12-31 | Unisys | Emulator Assist unit which forms addresses of user instruction operands in response to emulator assist unit commands from host processor |
| US5283889A (en) * | 1989-12-29 | 1994-02-01 | Zenith Data Systems Corporation | Hardware based interface for mode switching to access memory above one megabyte |
| US5235689A (en) * | 1990-06-11 | 1993-08-10 | Storage Technology Corporation | Interface circuit for dual port disk drive systems |
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| US5261114A (en) * | 1990-11-09 | 1993-11-09 | Ast Research, Inc. | Method and apparatus for providing down-loaded instructions for execution by a peripheral controller |
| US5265252A (en) * | 1991-03-26 | 1993-11-23 | International Business Machines Corporation | Device driver system having generic operating system interface |
| JPH05189574A (ja) * | 1991-07-23 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | レンダリング構成要素における複数コマンド支援を行うための方法およびその装置 |
| BR9204660A (pt) * | 1991-12-20 | 1993-06-22 | Ibm | Sistema de rede de computadores que engloba uma interface para sistemas de computadores pequenos(scsi)para dispositivos de scsi nao locais |
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| US6842802B2 (en) | 2001-11-30 | 2005-01-11 | Aftg-Tg, L.L.C. | Programmatic time-gap defect correction apparatus and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4648034A (en) * | 1984-08-27 | 1987-03-03 | Zilog, Inc. | Busy signal interface between master and slave processors in a computer system |
-
1987
- 1987-10-14 US US07/108,064 patent/US4888680A/en not_active Expired - Lifetime
-
1988
- 1988-02-18 GB GB8803823A patent/GB2211005A/en not_active Withdrawn
- 1988-05-04 AU AU15576/88A patent/AU1557688A/en not_active Abandoned
- 1988-09-27 JP JP63239873A patent/JPH01109456A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| AU1557688A (en) | 1989-04-20 |
| GB8803823D0 (en) | 1988-03-16 |
| GB2211005A (en) | 1989-06-21 |
| US4888680A (en) | 1989-12-19 |
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