JP2990099B2 - トレースバッファ制御方式 - Google Patents
トレースバッファ制御方式Info
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Description
【０００１】
【発明の属する技術分野】本発明はトレースバッファ制
御方式に関し、特に情報処理装置に用いられ、装置内に
演算プロセッサが発行した命令の情報を保持するトレー
スバッファを有し、トレースバッファの内容を読み出
し、読み出した情報をもとに内部動作の解析を行うトレ
ースバッファ制御方式に関する。
御方式に関し、特に情報処理装置に用いられ、装置内に
演算プロセッサが発行した命令の情報を保持するトレー
スバッファを有し、トレースバッファの内容を読み出
し、読み出した情報をもとに内部動作の解析を行うトレ
ースバッファ制御方式に関する。
【０００２】
【従来の技術】従来、この種のトレースバッファ制御方
式は、特開平０５−１４３３９７号公報に示されるよう
にトレースバッファから得られる情報により内部動作の
解析を行っている。
式は、特開平０５−１４３３９７号公報に示されるよう
にトレースバッファから得られる情報により内部動作の
解析を行っている。
【０００３】図５は、従来のトレースバッファ制御方式
の一例を示すブロック図である。演算プロセッサ５０１
はオペレータからの命令により種々の演算を行う。演算
プロセッサ５０１から発行されたデータ転送命令はメモ
リアクセス制御装置５０２に入力される。
の一例を示すブロック図である。演算プロセッサ５０１
はオペレータからの命令により種々の演算を行う。演算
プロセッサ５０１から発行されたデータ転送命令はメモ
リアクセス制御装置５０２に入力される。
【０００４】メモリアクセス制御装置５０２は、リクエ
スト処理部５２２とリクエスト受け付け手段７００とリ
クエストトレース情報保持制御手段７０１とで構成され
る。リクエスト受け付け手段７００は、リクエスト有効
ビット入力レジスタ５２０とリクエストデータ入力レジ
スタ５２１とで構成される。リクエストトレース情報保
持制御手段７０１は、バッファ制御部５２３と書き込み
レジスタ５２４とリクエストトレースバッファ５２５と
読み出しレジスタ５２６とで構成される。
スト処理部５２２とリクエスト受け付け手段７００とリ
クエストトレース情報保持制御手段７０１とで構成され
る。リクエスト受け付け手段７００は、リクエスト有効
ビット入力レジスタ５２０とリクエストデータ入力レジ
スタ５２１とで構成される。リクエストトレース情報保
持制御手段７０１は、バッファ制御部５２３と書き込み
レジスタ５２４とリクエストトレースバッファ５２５と
読み出しレジスタ５２６とで構成される。
【０００５】メモリアクセス制御装置５０２では演算プ
ロセッサ５０１からのデータ転送命令によりメモリ５０
３との間でデータの書き込み、読み出しを行う。演算プ
ロセッサ５０１からの命令はメモリアクセス制御装置５
０２内のリクエスト有効ビット入力レジスタ５２０、お
よびリクエストデータ入力レジスタ５２１に入力され
る。入力された命令はリクエスト処理部５２２に出力さ
れると同時に、書き込みレジスタ５２４に出力される。
リクエスト処理部５２２では命令の内容によりメモリ５
０３との間でデータの書き込み、読み出しの制御を行
う。命令の有効ビットはリクエスト有効ビット入力レジ
スタ５２０に入力された後、バッファ制御部５２３に出
力される。バッファ制御部５２３ではリクエスト有効ビ
ットによりバッファのライトイネーブル、およびライト
アドレスを生成する。バッファ制御部５２３により生成
されたライトイネーブル、およびライトアドレスにより
リクエストトレースバッファ５２５が動作し、書き込み
レジスタ５２４上のリクエストデータがリクエストトレ
ースバッファ５２５に書き込まれる。リクエストトレー
スバッファ５２５は診断プロセッサ５０４により読み出
しの制御が行われ、保持されているリクエストデータは
読み出しレジスタ５２６に読み出される。読み出しレジ
スタ５２６上に読み出されたリクエストデータは診断プ
ロセッサ５０４によりオペレータに提示される。
ロセッサ５０１からのデータ転送命令によりメモリ５０
３との間でデータの書き込み、読み出しを行う。演算プ
ロセッサ５０１からの命令はメモリアクセス制御装置５
０２内のリクエスト有効ビット入力レジスタ５２０、お
よびリクエストデータ入力レジスタ５２１に入力され
る。入力された命令はリクエスト処理部５２２に出力さ
れると同時に、書き込みレジスタ５２４に出力される。
リクエスト処理部５２２では命令の内容によりメモリ５
０３との間でデータの書き込み、読み出しの制御を行
う。命令の有効ビットはリクエスト有効ビット入力レジ
スタ５２０に入力された後、バッファ制御部５２３に出
力される。バッファ制御部５２３ではリクエスト有効ビ
ットによりバッファのライトイネーブル、およびライト
アドレスを生成する。バッファ制御部５２３により生成
されたライトイネーブル、およびライトアドレスにより
リクエストトレースバッファ５２５が動作し、書き込み
レジスタ５２４上のリクエストデータがリクエストトレ
ースバッファ５２５に書き込まれる。リクエストトレー
スバッファ５２５は診断プロセッサ５０４により読み出
しの制御が行われ、保持されているリクエストデータは
読み出しレジスタ５２６に読み出される。読み出しレジ
スタ５２６上に読み出されたリクエストデータは診断プ
ロセッサ５０４によりオペレータに提示される。
【０００６】
【発明が解決しようとする課題】上述した従来のトレー
スバッファ制御方式は、リクエストトレースバッファ内
にリクエストデータの情報しか存在しないため、オペレ
ータが得られる情報もリクエストデータのみとなってし
まう。そのため内部動作を解析する上で重要な要因であ
るリクエストの到着のタイミングが判別できないという
問題点がある。
スバッファ制御方式は、リクエストトレースバッファ内
にリクエストデータの情報しか存在しないため、オペレ
ータが得られる情報もリクエストデータのみとなってし
まう。そのため内部動作を解析する上で重要な要因であ
るリクエストの到着のタイミングが判別できないという
問題点がある。
【０００７】本発明の目的は、リクエストトレースバッ
ファにリクエストデータと共にリクエスト到着のタイミ
ングを示す情報を書き込み、リクエストデータと共にリ
クエスト到着のタイミング情報を読み出し、オペレータ
に提示する。これにより内部動作を決定する上で重要な
要因であるリクエスト到着のタイミングが判別でき、内
部動作の解析を容易にするトレースバッファ制御方式を
提供することにある。
ファにリクエストデータと共にリクエスト到着のタイミ
ングを示す情報を書き込み、リクエストデータと共にリ
クエスト到着のタイミング情報を読み出し、オペレータ
に提示する。これにより内部動作を決定する上で重要な
要因であるリクエスト到着のタイミングが判別でき、内
部動作の解析を容易にするトレースバッファ制御方式を
提供することにある。
【０００８】
【課題を解決するための手段】本発明のトレースバッフ
ァ制御方式は、演算プロセッサと、メモリと、前記演算
プロセッサが発行した命令の情報を保持するトレースバ
ッファを有し前記演算プロセッサからの命令によりメモ
リのアクセス制御を行うメモリアクセス制御装置と、診
断プロセッサとから構成される情報処理装置において、
前記トレースバッファへのリクエストデータの書き込み
のタイミングでリセットされるカウンタを有し、前記リ
クエストデータの書き込みと同時に前記カウンタの値を
前記トレースバッファに書き込み、前記トレースバッフ
ァからの前記リクエストデータの読み出しと同時に前記
カウンタの値を読み出すことを特徴とする。
ァ制御方式は、演算プロセッサと、メモリと、前記演算
プロセッサが発行した命令の情報を保持するトレースバ
ッファを有し前記演算プロセッサからの命令によりメモ
リのアクセス制御を行うメモリアクセス制御装置と、診
断プロセッサとから構成される情報処理装置において、
前記トレースバッファへのリクエストデータの書き込み
のタイミングでリセットされるカウンタを有し、前記リ
クエストデータの書き込みと同時に前記カウンタの値を
前記トレースバッファに書き込み、前記トレースバッフ
ァからの前記リクエストデータの読み出しと同時に前記
カウンタの値を読み出すことを特徴とする。
【０００９】本発明のトレースバッファ制御方式は、演
算プロセッサと、メモリと、前記演算プロセッサからの
命令によりメモリのアクセス制御を行うメモリアクセス
制御装置と、診断プロセッサとから構成される情報処理
装置において、前記メモリアクセス制御装置は、前記演
算プロセッサから発行される命令を受け付けるリクエス
ト受け付け手段と、前記リクエスト受け付け手段で受け
付けたリクエストと後続のリクエストとの間隔を計測す
る命令間隔計測手段と、前記リクエスト受け付け手段で
受け付けた後続のリクエストと前記命令間隔計測手段に
より計測された命令発行間隔とをマージして保持し、保
持されたリクエストトレース情報を読み出すリクエスト
トレース情報保持制御手段とを備えるようにしてもよ
い。
算プロセッサと、メモリと、前記演算プロセッサからの
命令によりメモリのアクセス制御を行うメモリアクセス
制御装置と、診断プロセッサとから構成される情報処理
装置において、前記メモリアクセス制御装置は、前記演
算プロセッサから発行される命令を受け付けるリクエス
ト受け付け手段と、前記リクエスト受け付け手段で受け
付けたリクエストと後続のリクエストとの間隔を計測す
る命令間隔計測手段と、前記リクエスト受け付け手段で
受け付けた後続のリクエストと前記命令間隔計測手段に
より計測された命令発行間隔とをマージして保持し、保
持されたリクエストトレース情報を読み出すリクエスト
トレース情報保持制御手段とを備えるようにしてもよ
い。
【００１０】本発明のトレースバッファ制御方式は、演
算プロセッサと、メモリと、前記演算プロセッサが発行
した命令の情報を保持するトレースバッファを有し前記
演算プロセッサからの命令によりメモリのアクセス制御
を行うメモリアクセス制御装置と、診断プロセッサとか
ら構成される情報処理装置において、リクエスト有効ビ
ットを所定のサイクル分保持するリクエスト有効ビット
保持レジスタを有し、リクエストデータの書き込みと同
時に前記リクエスト有効ビット保持レジスタの値を前記
トレースバッファに書き込み、前記トレースバッファか
らの前記リクエストデータの読み出しと同時に前記リク
エスト有効ビット保持レジスタの値を読み出すようにし
てもよい。
算プロセッサと、メモリと、前記演算プロセッサが発行
した命令の情報を保持するトレースバッファを有し前記
演算プロセッサからの命令によりメモリのアクセス制御
を行うメモリアクセス制御装置と、診断プロセッサとか
ら構成される情報処理装置において、リクエスト有効ビ
ットを所定のサイクル分保持するリクエスト有効ビット
保持レジスタを有し、リクエストデータの書き込みと同
時に前記リクエスト有効ビット保持レジスタの値を前記
トレースバッファに書き込み、前記トレースバッファか
らの前記リクエストデータの読み出しと同時に前記リク
エスト有効ビット保持レジスタの値を読み出すようにし
てもよい。
【００１１】本発明のトレースバッファ制御方式は、演
算プロセッサと、メモリと、前記演算プロセッサからの
命令によりメモリのアクセス制御を行うメモリアクセス
制御装置と、診断プロセッサとから構成される情報処理
装置において、前記メモリアクセス制御装置は、前記演
算プロセッサから発行される命令を受け付けるリクエス
ト受け付け手段と、前記リクエスト受け付け手段により
受け付けられた先行するリクエストの有無の履歴を時系
列に所定のサイクル間保持する先行命令履歴保持手段
と、前記リクエスト受け付け手段で受け付けた後続のリ
クエストと前記先行命令履歴保持手段により保持された
先行する所定のサイクル間のリクエストの有無の履歴と
をマージして保持し、保持されたリクエストトレース情
報を読み出すリクエストトレース情報保持制御手段とを
備えるようにしてもよい。
算プロセッサと、メモリと、前記演算プロセッサからの
命令によりメモリのアクセス制御を行うメモリアクセス
制御装置と、診断プロセッサとから構成される情報処理
装置において、前記メモリアクセス制御装置は、前記演
算プロセッサから発行される命令を受け付けるリクエス
ト受け付け手段と、前記リクエスト受け付け手段により
受け付けられた先行するリクエストの有無の履歴を時系
列に所定のサイクル間保持する先行命令履歴保持手段
と、前記リクエスト受け付け手段で受け付けた後続のリ
クエストと前記先行命令履歴保持手段により保持された
先行する所定のサイクル間のリクエストの有無の履歴と
をマージして保持し、保持されたリクエストトレース情
報を読み出すリクエストトレース情報保持制御手段とを
備えるようにしてもよい。
【００１２】リクエストデータ、およびリクエストの到
着タイミングがトレースバッファに保持されているた
め、内部動作の解析時にリクエストデータとリクエスト
到着のタイミングの情報を得ることができる。リクエス
ト到着のタイミングは内部の動作を規定する上で重要な
要因であるため、リクエスト到着のタイミングにより内
部の動作を規定でき、内部動作の解析を容易にすること
が可能である。
着タイミングがトレースバッファに保持されているた
め、内部動作の解析時にリクエストデータとリクエスト
到着のタイミングの情報を得ることができる。リクエス
ト到着のタイミングは内部の動作を規定する上で重要な
要因であるため、リクエスト到着のタイミングにより内
部の動作を規定でき、内部動作の解析を容易にすること
が可能である。
【００１３】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００１４】図１は本発明で使用するトレースバッファ
制御におけるシステム構成図である。演算プロセッサ１
はオペレータからの命令により種々の演算を行う。メモ
リアクセス制御装置２は演算プロセッサ１からの命令に
より、メモリ３との間でデータの書き込み、読み出しを
行う。診断プロセッサ４はメモリアクセス制御装置２に
接続され、メモリアクセス制御装置２内に存在するトレ
ースバッファのデータを読み出し、オペレータにトレー
スバッファに保持された情報の提示を行う。
制御におけるシステム構成図である。演算プロセッサ１
はオペレータからの命令により種々の演算を行う。メモ
リアクセス制御装置２は演算プロセッサ１からの命令に
より、メモリ３との間でデータの書き込み、読み出しを
行う。診断プロセッサ４はメモリアクセス制御装置２に
接続され、メモリアクセス制御装置２内に存在するトレ
ースバッファのデータを読み出し、オペレータにトレー
スバッファに保持された情報の提示を行う。
【００１５】図２は本発明の第１の実施の形態のシステ
ム詳細図である。図１においてメモリアクセス制御装置
２の構成を詳細に記載したものである。
ム詳細図である。図１においてメモリアクセス制御装置
２の構成を詳細に記載したものである。
【００１６】メモリアクセス制御装置２は、リクエスト
処理部２２とリクエスト受け付け手段２００とリクエス
トトレース情報保持制御手段２０１と命令間隔計測手段
２０２とで構成される。リクエスト受け付け手段２００
は、リクエスト有効ビット入力レジスタ２０とリクエス
トデータ入力レジスタ２１とで構成される。リクエスト
トレース情報保持制御手段２０１は、バッファ制御部２
３と書き込みレジスタ２４とリクエストトレースバッフ
ァ２５と読み出しレジスタ２６とで構成される。命令間
隔計測手段２０２は、カウンタ２７を有する。
処理部２２とリクエスト受け付け手段２００とリクエス
トトレース情報保持制御手段２０１と命令間隔計測手段
２０２とで構成される。リクエスト受け付け手段２００
は、リクエスト有効ビット入力レジスタ２０とリクエス
トデータ入力レジスタ２１とで構成される。リクエスト
トレース情報保持制御手段２０１は、バッファ制御部２
３と書き込みレジスタ２４とリクエストトレースバッフ
ァ２５と読み出しレジスタ２６とで構成される。命令間
隔計測手段２０２は、カウンタ２７を有する。
【００１７】リクエスト有効ビット入力レジスタ２０、
およびリクエストデータ入力レジスタ２１は演算プロセ
ッサ１からの命令の受け付けを行う。リクエスト処理部
２２は演算プロセッサ１からの命令によりメモリ３との
間でデータの書き込み、読み出しの制御を行う。バッフ
ァ制御部２３はリクエストトレースバッファ２５の制御
を行う。書き込みレジスタ２４はリクエストトレースバ
ッファ２５への書き込みデータの保持を行う。リクエス
トトレースバッファ２５はトレース情報の保持を行う。
読み出しレジスタ２６はリクエストトレースバッファ２
５からの読み出しデータの保持を行う。カウンタ２７は
クロックにより＋１され、リクエスト有効ビットにより
リセットされる。
およびリクエストデータ入力レジスタ２１は演算プロセ
ッサ１からの命令の受け付けを行う。リクエスト処理部
２２は演算プロセッサ１からの命令によりメモリ３との
間でデータの書き込み、読み出しの制御を行う。バッフ
ァ制御部２３はリクエストトレースバッファ２５の制御
を行う。書き込みレジスタ２４はリクエストトレースバ
ッファ２５への書き込みデータの保持を行う。リクエス
トトレースバッファ２５はトレース情報の保持を行う。
読み出しレジスタ２６はリクエストトレースバッファ２
５からの読み出しデータの保持を行う。カウンタ２７は
クロックにより＋１され、リクエスト有効ビットにより
リセットされる。
【００１８】次に、動作について図２、図３を参照して
説明する。図３は第１の実施の形態の動作を示すタイム
チャートである。
説明する。図３は第１の実施の形態の動作を示すタイム
チャートである。
【００１９】演算プロセッサ１からのデータ転送命令は
メモリアクセス制御装置２内のリクエスト有効ビット入
力レジスタ２０、およびリクエストデータ入力レジスタ
２１に入力される。リクエスト有効ビットはリクエクト
処理部２２、バッファ制御部２３、およびカウンタ２７
に出力される。リクエストデータはリクエスト処理部２
２、および書き込みレジスタ２４に出力される。リクエ
スト処理部２２では入力されたリクエストを解読し、そ
の内容によりメモリ３との間でデータの書き込み、読み
出しの制御を行う。バッファ制御部２３はリクエスト有
効ビットにより、リクエストトレースバッファ２５のラ
イトイネーブル、およびライトアドレスを生成し、リク
エストトレースバッファ２５へ出力する。カウンタ２７
はリクエスト有効ビット入力レジスタ２０により制御さ
れ、リクエスト有効ビット入力レジスタ２０からの入力
が有効であった場合に０にリセットさる。リクエスト有
効ビット入力レジスタ２０からの入力が無効であった場
合にはクロックによりカウンタの値が＋１される。書き
込みレジスタ２４はリクエストデータ入力レジスタ２
１、およびカウンタ２７の値が入力される。リクエスト
トレースバッファ２５はバッファ制御部２３により制御
される。バッファ制御部２３からのライトイネーブル、
およびライトアドレスにより書き込みレジスタ２４の内
容をバッファに書き込み保持する。読み出し制御は診断
プロセッサ４により行われる。診断プロセッサ４はリク
エストトレースバッファ２５に対し、リードイネーブ
ル、およびリードアドレスを出力し、リクエストトレー
スバッファ２５でこれをもとに読み出しを行い、読み出
したデータは読み出しレジスタ２６に格納される。読み
出しレジスタ２６に格納されたデータは診断プロセッサ
４に出力され、診断プロセッサ４によりオペレータに提
示される。
メモリアクセス制御装置２内のリクエスト有効ビット入
力レジスタ２０、およびリクエストデータ入力レジスタ
２１に入力される。リクエスト有効ビットはリクエクト
処理部２２、バッファ制御部２３、およびカウンタ２７
に出力される。リクエストデータはリクエスト処理部２
２、および書き込みレジスタ２４に出力される。リクエ
スト処理部２２では入力されたリクエストを解読し、そ
の内容によりメモリ３との間でデータの書き込み、読み
出しの制御を行う。バッファ制御部２３はリクエスト有
効ビットにより、リクエストトレースバッファ２５のラ
イトイネーブル、およびライトアドレスを生成し、リク
エストトレースバッファ２５へ出力する。カウンタ２７
はリクエスト有効ビット入力レジスタ２０により制御さ
れ、リクエスト有効ビット入力レジスタ２０からの入力
が有効であった場合に０にリセットさる。リクエスト有
効ビット入力レジスタ２０からの入力が無効であった場
合にはクロックによりカウンタの値が＋１される。書き
込みレジスタ２４はリクエストデータ入力レジスタ２
１、およびカウンタ２７の値が入力される。リクエスト
トレースバッファ２５はバッファ制御部２３により制御
される。バッファ制御部２３からのライトイネーブル、
およびライトアドレスにより書き込みレジスタ２４の内
容をバッファに書き込み保持する。読み出し制御は診断
プロセッサ４により行われる。診断プロセッサ４はリク
エストトレースバッファ２５に対し、リードイネーブ
ル、およびリードアドレスを出力し、リクエストトレー
スバッファ２５でこれをもとに読み出しを行い、読み出
したデータは読み出しレジスタ２６に格納される。読み
出しレジスタ２６に格納されたデータは診断プロセッサ
４に出力され、診断プロセッサ４によりオペレータに提
示される。
【００２０】次に、本発明の第２の実施の形態について
図面を参照して説明する。第２の実施の形態のシステム
構成図は第１の実施の形態の説明に用いた図１と同じで
ある。
図面を参照して説明する。第２の実施の形態のシステム
構成図は第１の実施の形態の説明に用いた図１と同じで
ある。
【００２１】図４は本発明の第２の実施の形態のシステ
ム詳細図である。第２の実施の形態では、メモリアクセ
ス制御装置２内に、第１の実施の形態で有した命令間隔
計測手段２０２の代わりに先行命令履歴保持手段２０３
を有する。先行命令履歴保持手段２０３はリクエスト有
効ビット保持レジスタ２８、２９、３０を有する。
ム詳細図である。第２の実施の形態では、メモリアクセ
ス制御装置２内に、第１の実施の形態で有した命令間隔
計測手段２０２の代わりに先行命令履歴保持手段２０３
を有する。先行命令履歴保持手段２０３はリクエスト有
効ビット保持レジスタ２８、２９、３０を有する。
【００２２】次に、動作について説明する。
【００２３】演算プロセッサ１からのデータ転送命令は
メモリアクセス制御装置２内のリクエスト有効ビット入
力レジスタ２０、およびリクエストデータ入力レジスタ
２１に入力される。リクエスト有効ビットはリクエクト
処理部２２、バッファ制御部２３、およびリクエスト有
効ビット保持レジスタ２８に出力される。リクエストデ
ータはリクエスト処理部２２、および書き込みレジスタ
２４に出力される。リクエスト処理部２２では入力され
たリクエストを解読し、その内容によりメモリ３との間
でデータの書き込み、読み出しの制御を行う。バッファ
制御部２３はリクエスト有効ビットにより、リクエスト
トレースバッファのライトイネーブル、およびライトア
ドレスを生成し、リクエストトレースバッファ２５へ出
力する。リクエスト有効ビット保持レジスタ２８はレジ
スタの内容をリクエスト有効ビット保持レジスタ２９に
出力する。リクエスト有効ビット保持レジスタ２９もレ
ジスタの内容を次段のリクエスト有効ビット保持レジス
タに出力する。これによりリクエスト有効ビットは時系
列でリクエスト有効ビット保持レジスタに保持される。
書き込みレジスタ２４はリクエストデータ入力レジスタ
２１、および全てのリクエスト有効ビット保持レジスタ
２８〜３０の値が入力される。リクエストトレースバッ
ファ２５はバッファ制御部２３により制御される。バッ
ファ制御部２３からのライトイネーブル、およびライト
アドレスにより書き込みレジスタ２４の内容を書き込み
保持する。読み出し制御は診断プロセッサ４により行わ
れる。診断プロセッサ４はリクエストトレースバッファ
２５に対し、リードイネーブル、およびリードアドレス
を出力し、リクエストトレースバッファ２５でこれをも
とに読み出しを行い、読み出したデータは読み出しレジ
スタ２６に格納される。読み出しレジスタ２６に格納さ
れたデータは診断プロセッサ４に出力され、診断プロセ
ッサ４によりオペレータに提示される。
メモリアクセス制御装置２内のリクエスト有効ビット入
力レジスタ２０、およびリクエストデータ入力レジスタ
２１に入力される。リクエスト有効ビットはリクエクト
処理部２２、バッファ制御部２３、およびリクエスト有
効ビット保持レジスタ２８に出力される。リクエストデ
ータはリクエスト処理部２２、および書き込みレジスタ
２４に出力される。リクエスト処理部２２では入力され
たリクエストを解読し、その内容によりメモリ３との間
でデータの書き込み、読み出しの制御を行う。バッファ
制御部２３はリクエスト有効ビットにより、リクエスト
トレースバッファのライトイネーブル、およびライトア
ドレスを生成し、リクエストトレースバッファ２５へ出
力する。リクエスト有効ビット保持レジスタ２８はレジ
スタの内容をリクエスト有効ビット保持レジスタ２９に
出力する。リクエスト有効ビット保持レジスタ２９もレ
ジスタの内容を次段のリクエスト有効ビット保持レジス
タに出力する。これによりリクエスト有効ビットは時系
列でリクエスト有効ビット保持レジスタに保持される。
書き込みレジスタ２４はリクエストデータ入力レジスタ
２１、および全てのリクエスト有効ビット保持レジスタ
２８〜３０の値が入力される。リクエストトレースバッ
ファ２５はバッファ制御部２３により制御される。バッ
ファ制御部２３からのライトイネーブル、およびライト
アドレスにより書き込みレジスタ２４の内容を書き込み
保持する。読み出し制御は診断プロセッサ４により行わ
れる。診断プロセッサ４はリクエストトレースバッファ
２５に対し、リードイネーブル、およびリードアドレス
を出力し、リクエストトレースバッファ２５でこれをも
とに読み出しを行い、読み出したデータは読み出しレジ
スタ２６に格納される。読み出しレジスタ２６に格納さ
れたデータは診断プロセッサ４に出力され、診断プロセ
ッサ４によりオペレータに提示される。
【００２４】なお、本実施の形態では、リクエスト有効
ビット保持レジスタを３個使用する例を説明したが、リ
クエスト有効ビット保持レジスタの個数は３個に限定さ
れることはない。
ビット保持レジスタを３個使用する例を説明したが、リ
クエスト有効ビット保持レジスタの個数は３個に限定さ
れることはない。
【００２５】
【発明の効果】以上説明したように本発明によれば、ト
レースバッファの情報としてリクエストデータと同時に
リクエスト到着のタイミングを書き込み、内部動作の解
析時にはリクエストデータとリクエスト到着のタイミン
グをトレースバッファより読み出す。これにより、内部
動作を決定する上で重要な要因となるリクエスト到着の
タイミング情報を得ることができ、内部動作の解析を容
易にすることが可能となるという効果がある。
レースバッファの情報としてリクエストデータと同時に
リクエスト到着のタイミングを書き込み、内部動作の解
析時にはリクエストデータとリクエスト到着のタイミン
グをトレースバッファより読み出す。これにより、内部
動作を決定する上で重要な要因となるリクエスト到着の
タイミング情報を得ることができ、内部動作の解析を容
易にすることが可能となるという効果がある。
【図１】本発明で使用するトレースバッファ制御におけ
るシステム構成図である。
るシステム構成図である。
【図２】本発明の第１の実施の形態のシステム詳細図で
ある。
ある。
【図３】第１の実施の形態の動作を示すタイムチャート
である。
である。
【図４】本発明の第１の実施の形態のシステム詳細図で
ある。
ある。
【図５】従来技術の実施例を示すシステム構成図である
１ 演算プロセッサ ２ メモリアクセス制御装置 ３ メモリ ４ 診断プロセッサ ２０ リクエスト有効ビット入力レジスタ ２１ リクエストデータ入力レジスタ ２２ リクエスト処理部 ２３ バッファ制御部 ２４ 書き込みレジスタ ２５ リクエストトレースバッファ ２６ 読み出しレジスタ ２７ カウンタ ２８、２９、３０ リクエスト有効ビット保持レジス
タ ２００ リクエスト受け付け手段 ２０１ リクエストトレース情報保持制御手段 ２０２ 命令間隔計測手段 ２０３ 先行命令履歴保持手段
タ ２００ リクエスト受け付け手段 ２０１ リクエストトレース情報保持制御手段 ２０２ 命令間隔計測手段 ２０３ 先行命令履歴保持手段
Claims (4)
- 【請求項１】 演算プロセッサと、メモリと、前記演算
プロセッサが発行した命令の情報を保持するトレースバ
ッファを有し前記演算プロセッサからの命令によりメモ
リのアクセス制御を行うメモリアクセス制御装置と、診
断プロセッサとから構成される情報処理装置において、
前記トレースバッファへのリクエストデータの書き込み
のタイミングでリセットされるカウンタを有し、前記リ
クエストデータの書き込みと同時に前記カウンタの値を
前記トレースバッファに書き込み、前記トレースバッフ
ァからの前記リクエストデータの読み出しと同時に前記
カウンタの値を読み出すことを特徴とするトレースバッ
ファ制御方式。 - 【請求項２】 演算プロセッサと、メモリと、前記演算
プロセッサからの命令によりメモリのアクセス制御を行
うメモリアクセス制御装置と、診断プロセッサとから構
成される情報処理装置において、前記メモリアクセス制
御装置は、前記演算プロセッサから発行される命令を受
け付けるリクエスト受け付け手段と、前記リクエスト受
け付け手段で受け付けたリクエストと後続のリクエスト
との間隔を計測する命令間隔計測手段と、前記リクエス
ト受け付け手段で受け付けた後続のリクエストと前記命
令間隔計測手段により計測された命令発行間隔とをマー
ジして保持し、保持されたリクエストトレース情報を読
み出すリクエストトレース情報保持制御手段とを備える
ことを特徴とするトレースバッファ制御方式。 - 【請求項３】 演算プロセッサと、メモリと、前記演算
プロセッサが発行した命令の情報を保持するトレースバ
ッファを有し前記演算プロセッサからの命令によりメモ
リのアクセス制御を行うメモリアクセス制御装置と、診
断プロセッサとから構成される情報処理装置において、
リクエスト有効ビットを所定のサイクル分保持するリク
エスト有効ビット保持レジスタを有し、リクエストデー
タの書き込みと同時に前記リクエスト有効ビット保持レ
ジスタの値を前記トレースバッファに書き込み、前記ト
レースバッファからの前記リクエストデータの読み出し
と同時に前記リクエスト有効ビット保持レジスタの値を
読み出すことを特徴とするトレースバッファ制御方式。 - 【請求項４】 演算プロセッサと、メモリと、前記演算
プロセッサからの命令によりメモリのアクセス制御を行
うメモリアクセス制御装置と、診断プロセッサとから構
成される情報処理装置において、前記メモリアクセス制
御装置は、前記演算プロセッサから発行される命令を受
け付けるリクエスト受け付け手段と、前記リクエスト受
け付け手段により受け付けられた先行するリクエストの
有無の履歴を時系列に所定のサイクル間保持する先行命
令履歴保持手段と、前記リクエスト受け付け手段で受け
付けた後続のリクエストと前記先行命令履歴保持手段に
より保持された先行する所定のサイクル間のリクエスト
の有無の履歴とをマージして保持し、保持されたリクエ
ストトレース情報を読み出すリクエストトレース情報保
持制御手段とを備えることを特徴とするトレースバッフ
ァ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134000A JP2990099B2 (ja) | 1997-05-23 | 1997-05-23 | トレースバッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134000A JP2990099B2 (ja) | 1997-05-23 | 1997-05-23 | トレースバッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326206A JPH10326206A (ja) | 1998-12-08 |
| JP2990099B2 true JP2990099B2 (ja) | 1999-12-13 |
Family
ID=15118047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134000A Expired - Lifetime JP2990099B2 (ja) | 1997-05-23 | 1997-05-23 | トレースバッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990099B2 (ja) |
-
1997
- 1997-05-23 JP JP9134000A patent/JP2990099B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10326206A (ja) | 1998-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990921 |