JPH05120079A - 動作履歴記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】情報処理装置のハードウエアおよびソフトウエ
アの評価を行う際に，特別な解析装置や人手を要するこ
となく実行することを可能とする。 【構成】情報を保持する複数のフリップフロップと保持
した情報をデコードするデコーダを含んで構成される第
１のシフトレジスタ１０２，第２のシフトレジスタ１０
３および第３のシフトレジスタ１０４と，複数のフリッ
プフロップとエンコーダとを含んで構成され，動作記憶
の時間情報を保持する第４のシフトレジスタ１０５と，
全体動作をコントロールするコントロール部１０１とを
備えて，システムバス１０６上を走る制御，入力，アド
レスの各データの過去の状態を，時間情報も含めて記憶
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動作履歴記憶装置に関
し，特に情報処理装置のハードウェアおよびソウトウェ
アの評価に供する過去の動作履歴を記憶する動作履歴記
憶装置に関する。

【０００２】

【従来の技術】従来の情報処理装置では，デバッグや障
害発生時の解析方法として，情報処理装置の主記憶装置
の内容を外部装置に打ち出して，その内容を解析し，情
報処理装置がどのような働きをしているかを解析する第
１の方法と，中央処理装置（ＣＰＵ）や，情報伝達路で
あるバスにハードウェア的に解析装置，たとえばインサ
ーキットエミュレータ，ロジックアナライザなどを接続
してＣＰＵの動きをトレースしたり，電気信号の波形を
解析したりして，情報処理装置がどのような働きをして
いるのか調べる第２の方法が一般的に利用されている。

【０００３】

【発明が解決しようとする課題】上述した従来の情報処
理装置の動作解析方法では，第１の方法では，解析する
ために，プログラムの内容を詳しく知っておく必要があ
り，解析にかなりの訓練と経験を要するという欠点があ
る。

【０００４】第２の方法では，デバッグや障害解析の現
場に解析装置を持ち込み，情報処理装置に人手で接続し
なければならず，人力と場所と専用の解析装置が必要で
あるという欠点がある。

【０００５】本発明の目的は上述した欠点を除去し，プ
ログラムの内容を詳しく知る必要がなく，また外部から
専用の解析装置を準備，配置することなく情報処理装置
の動作履歴を把握できる動作履歴装置を提供することに
ある。

【０００６】

【課題を解決するための手段】本発明の動作履歴記憶装
置は，システムバスを介して非同期データの転送を行な
って情報処理を行なう情報処理装置にデータバッファを
介して接続され，前記システムバス上を転送するデータ
の過去の状態を把握して前記情報処理装置の動作履歴を
記憶する動作履歴記憶装置であって，前記システムバス
上を転送する制御信号，アドレス信号および入力データ
のそれぞれを所定の期間にわたってＣＰＵの制御のもと
に保持し，かつ動作履歴として指定の領域に出力する手
段を備えて構成される。

【０００７】

【実施例】次に，本発明について図面を参照して説明す
る。

【０００８】図１は，本発明の全体構成を示すブロック
図である。

【０００９】本発明の動作履歴記憶装置５０５は，シス
テムバス１０６と接続され，システムバスを走る転送デ
ータを入力し，その過去の履歴を把握する。

【００１０】システムバス１０６には，情報処理装置と
しての中央処理装置５０１，主記憶装置５０２，Ｉ／Ｏ
装置５０３およびＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）コントローラ５０４が接続され，動作
におけるデータ転送はシステムバス１０６を介して行な
われる。

【００１１】動作履歴記憶装置５０５の動作は，中央処
理装置５０１が動作履歴記憶装置にリセット命令を送出
することによって開始される。

【００１２】図２は，図１の動作履歴記憶の一実施例の
構成を示すブロック図である。

【００１３】図２に示す実施例の構成は，全体動作を制
御するコントロール部１０１と，システムバス１０６上
を走る制御信号の履歴を保持，記憶する第１のシフトレ
ジスタ１０２と，システムバス１０６上を走るアドレス
信号の履歴を保持，記憶する第２のシフトレジスタ１０
３と，システムバス１０６上を走る入力データの履歴を
保持，記憶する第３のシフトレジスタ１０４と，動作履
歴記憶装置に記憶した動作履歴情報の記憶時間を把握し
ておく第４のシフトレジスタ１０５と，システムバス１
０６とのバッファとして介在する入力バッファ１１４，
アドレスバッファ１１５，入力データバッファ１１６お
よび出力データバッファ１１７を備えて成り，図２には
なお，アドレスバス１０７，制御信号バス１０８，入力
データバス１０９および出力データバス１１０の各ロー
カルバスを併記して示す。

【００１４】図６は，システムバス１０６上を転送され
るデータの転送タイミングを示す図である。

【００１５】図６において，斜線を施した部分は転送が
禁止されているサイクルで，ＡＣＫ信号はバス利用認承
信号，ＣＬＫ信号はＡＣＫ信号を利用して発生するクロ
ック信号で，特にこれを第１のクロック信号と呼ぶ。

【００１６】次に，図２の実施例の動作について説明す
る。

【００１７】まず図２のコントロール部１０１の動作に
ついて，図３を参照して説明する。

【００１８】図３はコントロール部１０１の構成を示す
ブロック図である。

【００１９】コントロール部１０１に，制御信号バス１
０８を介して入力される制御信号のうち，ＡＣＫ信号を
クロック発生回路３０１に入力して第１のクロック信号
３０６を生成する。

【００２０】この第１のクロック信号３０６は，ＡＮＤ
ゲート３０５によって入出力ポート３０４がら出力され
るクロックマスク信号３０７とのＡＮＤ条件を取り，ク
ロックマスク信号３０７がＨ（ハイレベル）ならば第
１，第２，第３および第４のレジスタ１０２，１０３，
１０４および１０５に入力される第２のクロック信号１
１３が出力される。

【００２１】また，入出力ポート３０４は，制御信号デ
コード回路３０２とアドレスデコード回路３０３とによ
って，入出力ポートが選択されると，アドレスデコード
回路３０３の結果と入力データバス１０９を介して入力
する情報に従って，クロックマスク信号３０７，第４の
レジスタ１０５のリセット信号１１１，後述する第４の
レジスタ１０５のデータバッファ４０３イネーブル信号
１１２，図２のデータバッファ１１６イネーブル信号１
１８，出力データバッファ１１７イネーブル信号１１
９，後述する第１〜第３のシフトレジスタ１０２〜１０
４のそれぞれの内蔵するデコーダ２００をイネーブルと
する３つのデコーダイネーブル信号１２０〜１２２を生
成，出力する。また，入出力ポート３０４と入力データ
バス１０９とによって，第１のシフトレジスタ１０２，
第２のシフトレジスタ１０３および第３のシフトレジス
タ１０４のそれぞれの内蔵するデコーダ２００へのレジ
スタアドレス信号１２３を生成する。

【００２２】次に，同じ構成の第１，第２および第３の
レジスタ１０２，１０３および１０４について，第２の
レジスタ１０３を例として，図４を参照して動作の説明
を行なう。

【００２３】まず，図４に示す第２のシフトレジスタ１
０３は，過去の入力データを保持するためにフリップフ
ロップを利用し，アドレスバス１０７によって入力され
るｎビット構成のパラレルアドレスデータを受けるｎ個
の入力側フリップフロップ２０１−１〜２０１−ｎと，
これら入力側フリップフロップに続く多段接続のフリッ
プフロップ２０２−１〜２０２−ｎ，…，２０ｍ−１〜
２０ｍ−ｎと，フリップフロップの出力を受けてデコー
ドし出力するデコーダ２００と，各フリップフロップの
出力側に配置したバッファ２００１−１〜２００ｍ−ｎ
とを備えて構成される。

【００２４】次に，第２のシフトレジスタ１０３の動作
について説明する。

【００２５】コントロール回路１０１から第２のクロッ
ク信号１１３が入力されると，その信号の立ち上がりで
各フリップフロップが動作する。これによって，第２の
シフトレジスタ１０３に接続されているアドレスバス１
０７の状態が第１段目のフリップフロップ２０１−１〜
２０１−ｎの出力信号として保持され，たとえばフリッ
プフロップ２０１−１のクロック信号１１３が入力する
前の出力は，フリップフロップ２０２−１へ，そして以
下同様に次次に接続先のフリップフロップへ情報がシフ
トされていく。

【００２６】こうして，フリップフロップの接続される
段数の分だけ，アドレスバス１０７の過去の状態が各フ
リップフロップに保持されることになる。

【００２７】さらに，コントロール回路１０１から出力
されるデコーダイネーブル信号１２１と，レジスタアド
レス信号１２３とによって指定されるフリップフロップ
の出力の情報が，図７に示すデコーダ２００の真理値表
に従ってバッファ２００１−１〜２００ｍ−ｎの内の必
要なものをイネーブルにすることによって出力データバ
ス１１０に送出され，さらにコントロール回路１０１に
よって出力データバッファ１１７イネーブル信号１１９
を有効とすることにより，アドレスバス１０７の過去の
状態に関する情報をシステムバス１０６に送出すること
ができる。

【００２８】上述した内容は第２のシフトレジスタ１０
３について述べたが，第１のシフトレジスタ１０２，第
３のシフトレジスタ１０４についてもほぼ同様にして，
それぞれ制御信号バス１０８，入力データバス１０９の
過去の状態に関する情報をシステムバス１０６に送出す
ることができる。

【００２９】次に，第４のシフトレジスタ１０５につい
て説明する。

【００３０】図５は，第４のシフトレジスタ１０５の構
成を示すブロック図である。

【００３１】図５に示す第４のシフトレジスタ１０５
は，エンコーダ４０１と，ｎ段のフリップフロップ４０
２−１，４０２−２，…，４０２−ｎと，出力バッファ
としてのデータバッファ４０３を備えて成る。

【００３２】第４のレジスタ１０５において，リセット
信号１１１を有効とすることによりフリップフロップ４
０２−１の−Ｑ出力と，エンコーダ４０１の入力Ｄ１は
Ｈ（ハイレベル）になり，フリップフロップ４０２−２
〜４０２ｎのＱ出力とエンコーダ４０１の入力Ｄ２，
…，Ｄｎ−１，ＤｎはＬ（ロウレベル）となる。

【００３３】ここで，コントロール回路１０１から第２
のクロック信号１１３が入力されると，この第２のクロ
ック信号１１３の立上りエッジにてフリップフロップ４
０２−１の−Ｑ出力はＬとなり，フリップフロップ４０
２−２の出力はＨとなる。また，次の第２のクロック信
号１１３が入力されると，フリップフロップ４０２−２
のＱ出力はＬとなる。こうして，第２のクロック信号１
１３が入力される都度，各フリップフロップの状態が次
々に次段のフリップフロップに移っていくことになり，
これでクロックが何回入力されたかという情報を保持し
ておくことができる。

【００３４】さて，コントロール部１０１からのデータ
バッファ４０３イネーブル信号１１２が有効になると，
エンコーダ４０１が図８の真理値表に従って出力する信
号が出力データバス１１０上に送出され，これによりど
れだけの情報量が本実施例の動作履歴記憶装置内に有る
かといった情報がシステムバス１０６上に送出されるこ
とになる。

【００３５】ここで，本発明の動作履歴記憶装置の運用
の一例について説明する。

【００３６】図１において，まず，中央処理装置５０２
は，動作履歴記憶装置５０５に対してリセット命令を送
る。この時，図５に示す第４のシフトレジスタ１０５の
各フリップフロップが初期化される。また，この時，図
３の入出力ポート３０４から出力されるクロックマスク
信号３０７が有効となり，第２のクロック信号１１３は
出力せずシステムバス１０６上でデータ転送が起こって
もクロック信号は発生しなくなる。

【００３７】このあと，情報処理装置の動作を確認した
いプログラムルーチンの所にきたならば，入出力ポート
３０４に対して命令を出しクロックマスク信号３０７を
有効とする。

【００３８】プログラムが一通り走り終わるか，デバッ
グしたい所にきたら，また入出力ポート３０４に対して
命令を出しクロックマスク信号３０７を無効とする。こ
こで，入出力ポート３０４に対して命令を出し，第４の
シフトレジスタ１０５のデータバッファ４０３イネーブ
ル信号１１２を有効とすることによって，過去のバスの
状態がどれだけ記録されているかを読み出す。それから
第１，第２および第３のシフトレジスタ１０２，１０３
および１０４のいずれかのデータを読みとって，どのよ
うな順序で情報処理装置が動作したかを調べることがで
きる。また，これらシフトレジスタ内の情報を一時，主
記憶装置５０２に保持しておき，ＤＭＡコントローラ５
０４などを使用してＩ／Ｏ装置５０３の，例えばプリン
タなどに出力することによって，情報処理装置の動作履
歴を外部装置に打ち出すこともできる。

【００３９】

【発明の効果】以上説明したように本発明は，情報処理
装置のシステムバスと接続して，システムバス上を流れ
る制御，アドレス，入力データの過去の状態を時間デー
タとともに保持，記憶することにより，外部から測定装
置を接続することなく，また主記憶装置の内容を時間を
掛けて解析することなく，情報処理装置の動作の履歴を
知ることが出来る効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック図
である。

【図２】図１の動作履歴記憶装置５０３の一実施例の構
成を示すブロック図である。

【図３】図２のコントロール部１０１の構成を示すブロ
ック図である。

【図４】図２の第１〜第３のシフトレジスタ１０２〜１
０４の構成を示すブロック図である。

【図５】図２の第４のシフトレジスタ１０５の構成を示
すブロック図である。

【図６】図１の動作履歴記憶装置５０３の接続バス上を
転送するデータの転送タイミングを示す図である。

【図７】図４のデコーダ２０９の真理値を表記して示す
図である。

【図８】図５のエンコーダ４０１の真理値を表記して示
す図である。

【符号の説明】

１０１ コントロール部 １０２ 第１のシフトレジスタ １０３ 第２のシフトレジスタ １０４ 第３のシフトレジスタ １０５ 第４のシフトレジスタ １０６ システムバス １０７ アドレスバス １０８ 制御信号バス １０９ 入力データバス １１０ 出力データバス １１１ リセット信号 １１２ データバッファ４０３イネーブル信号 １１３ 第２のクロック信号 １１４ 制御信号入力バッファ １１５ アドレスバスバッファ １１６ 入力データバッファ １１７ 出力データバッファ １１８ 入力データバッファ１１６イネーブル信号 １１９ 出力データバッファ１１７イネーブル信号 １２０〜１２２ デコーダイネーブル信号 １２３ レジスタアドレス信号 ２００ デコーダ ２０１−１〜２０ｍ−ｎ フリップフロップ ２００１−ｎ〜２００ｍ−ｎ バッファ ３０１ クロック発生回路 ３０２ 制御信号デコード回路 ３０３ アドレスデコード回路 ３０４ 入出力ポート ３０５ ＡＮＤゲート ３０６ 第１のクロック信号 ３０７ クロックマスク信号 ４０１ エンコーダ ４０２−１〜４０２−ｎ フリップフロップ ４０３ データバッファ ５０１ 中央処理装置 ５０２ 主記憶装置 ５０３ Ｉ／Ｏ装置 ５０４ ＤＭＡコントローラ ５０５ 動作履歴装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システムバスを介して非同期データの転
   送を行なって情報処理を行なう情報処理装置にデータバ
   ッファを介して接続され，前記システムバス上を転送す
   るデータの過去の状態を把握して前記情報処理装置の動
   作履歴を記憶する動作履歴記憶装置であって，前記シス
   テムバス上を転送する制御信号，アドレス信号および入
   力データのそれぞれを所定の期間にわたってＣＰＵの制
   御のもとに保持し，かつ動作履歴として指定の領域に出
   力する手段を備えて成ることを特徴とする動作履歴記憶
   装置。