JPH02139652A - マイクロ・コンピューター - Google Patents

マイクロ・コンピューター

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Publication number
JPH02139652A
JPH02139652A JP29381488A JP29381488A JPH02139652A JP H02139652 A JPH02139652 A JP H02139652A JP 29381488 A JP29381488 A JP 29381488A JP 29381488 A JP29381488 A JP 29381488A JP H02139652 A JPH02139652 A JP H02139652A
Authority
JP
Japan
Prior art keywords
address
data
read
write
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29381488A
Other languages
English (en)
Inventor
Hiromitsu Nakagawa
中川 博満
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP29381488A priority Critical patent/JPH02139652A/ja
Publication of JPH02139652A publication Critical patent/JPH02139652A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピューター・システムの中央処理装置とし
て使われる、マイクロ・コンピューターに関するもので
ある。
従来の技術 従来のマイクロ・コンピューターでは第2図に示すよう
に22・アドレス・バスと3o、f−p−・バスの各−
組がマイクロ・コンピューターがら出ており、このマイ
クロ・コンピューターが外部のメモリーもしくは入出力
装置に対してデーターを読み書きしようとする時、まず
この22.アドレス・バスに読み書きしたいメモリー又
は入出力装置のアドレスを出力することにより、対象と
なるメモリー又は入出力装置を選択し、その後、入力か
出力かの方向を表わす信号34と共に30.データー・
バスを経由してデーターを入力もしくは出力していた。
このような従来のマイクロ・コンピューターテは、その
入出力時のタイミング・チャートを第3図に示すように
、今、この例では1回のリード・ライト・アクセスに2
クロック分の時間を要する、とすると、始めにT1でリ
ード・アドレスを出力し、T2 、T3の2クロック分
ウェイトした後、T4のタイミングでデーターをリード
する。このリードが終わってからT5のタイミングで次
のライト・アドレスを出力し、その後T6のタイミング
で読んだデーターを処理し、T7のタイミング1回分’
7−r−イトした後、T8のタイミングで処理後のデー
ターをライトしなければならなかった。
このようにすることで1回リードし、続けてライトする
動作に8クロック分の時間を要していた。
発明が解決しようとする課題 このような従来のマイクロ・コンピューターでは必ず1
回のデーター人出力が終わってからしか、次のデーター
人出力の動作が始められない為、繰り返しデーター人出
力を行なう時、全データーを入出力するのに要する時間
を、これ以上、早くすることは困難であった。
本発明はかかる点に鑑みてなされたもので、簡易な構成
でより高速に、繰り返しデーターを入出力できるマイク
ロ・コンピューターを提供することを目的としている。
課題を解決するだめの手段 本発明は上記問題点を解決する為、このマイクロ・コン
ピューターがデーターをリードする時にそのアドレスを
指定する為に用いるアドレス・バスと、データーをライ
トする時にそのアドレスを指定する為に用いるアドレス
・バスの2種類のアドレス・バスの出力ポートを一つの
マイクロ・コンピューターに備えるものである。
作用 本発明は上記した構成により、このマイクロ・コンピュ
ーターが、データーの読み込み、書き出し、を繰り返し
行なう時、例えば、まず始めにデーターを読み込みたい
メモリーの番地をリード・アドレス指定用のアドレス・
バスに出力し、続けてこの番地のメモリーから出力され
るデーターを読み込む、と同時に、次にデーターを書き
込みたいメモリーの番地をライト・アドレス指定用のア
ドレス・バスから出力する。
このように前のデーター・リード動作が完了する前から
、次のデーター・ライト動作を始めることができる。
実施例 第1図は本発明のマイクロ・コンピューターの一実施例
を示すブロック図である。第1図においてこのマイクロ
・コンピューターは次に実行しようとする命令をこの図
には描かれていないがプロダラム・カウンタの示すアド
レスのメモリーから4゜チーター・バス、a、チーター
・バス・パノファヲ経由して、このマイクロ・コノビュ
ーター内に取り込み、6、命令コードの回路を通って2
.命令デコーダーに入る。2.命令デコーダーに入った
命令はこの中でデコードされ、結果が1.実行ユニット
に対して15.実行制御信号として与えられる。又、2
.命令デコーダーからは17.実行アドレス2も生成さ
れ、1.実行ユニットで生成される16.実行アドレス
1と共に、6、アドレス生成ユニットに与えられる。6
.アドレス生成ユニットでは1.実行ユニットから送ら
れてきた16.実行アドレス1と、2.命令デコーダー
から送られてきた17.実行アドレス2とが加算され最
終的な有効アドレスが生成される。この最終的な有効ア
ドレスは11.リード用アドレスと12.ライト用アド
レスの両方に分けられ、それぞれ、7.リード用アドレ
ス・バッファと8.ライト用アドレス・バッファに入れ
られる。又、これと平行して2.命令デコーダーで次に
使用する有効アドレスはリード用か、ライト用か、に従
って10.リード・ゲート信号か、9.ライト・ゲート
信号か、のいずれかが生成され、それぞれ7.1ノード
用アドレス・バッファか、8.ライト用アドレス・バッ
ファのいずれかにゲート信号として送られる。前に述べ
たように、この時点で最終的な有効アドレスが7.リー
ド用アドレス・バッファと8.ライト用アドレス・バッ
ファの両方に入っており、この10.リード・ゲート信
号か、9.ライト・ゲート信号のいずれかが来た方から
13.リード用アドレス・バス、又は、14、ライト用
アドレス・バスのいずれかに出力される。
このようにリード用とライト用の2系統のアドレス・バ
ッファ、7と8を設けることにより、従来例では第3図
のようになっていた1回リード、又はライトのアクセス
をするのに2回のウェイトを必要とするメモリーに対し
て1回リードとライトを続けて行なう時のタイミング・
チャートは第4図のようになる。つまり第4図では、始
めにT11のタイミングでリード用のアドレスを第1図
13のリード用アドレス・バスに出力する。続くT12
のタイミングでは1回ウェイトを行ない、次のT13で
前に出したリード用のアドレスに対応するデーターを読
む前に次のデーターをライトするアドレスを先に出して
しまう。このようにできるのはアドレス・バス及びアド
レス・バッファをリード用とライト用それぞれ2系統持
っているからである。次のT14ではT11で出したリ
ード・アドレスに対応するデーターが2クロック分経過
した後出て来るのでリードできる。T16ではT14で
リードしたデーターを処理し、続くこのデーターの出力
に備える。
次のT16で今処理したばかりのデーターを第1図18
.処理データーを出力する回路と3.データー・バス・
バッファを経由して、1.実行ユニットから4.データ
ー・バスに出力する。この時、既にT13でライト用の
アドレスを出力し、特定アドレスの選択を済ませており
、その時から2クロツク経過しているのですぐにT16
のクロックの範囲内でデーターの書き込みを終了させる
ことができる。このようにして、第1図に示す本発明に
係るマイクロ・コンピューターの本実施例では、従来例
で8クロック分の時間を要していた続けて1回リードと
ライトを行なうと言う処理を、6クロック分の時間で、
つまり2クロック分の時間だけ短く行なうことができる
発明の効果 以上述べて来たように、本発明によれば、極めて簡易な
回路構成で、メモリー等の外部装置にたいしてリードと
ライトの動作を繰り返し行なう時に従来のマイクロ・コ
ンピューターよりも高速に実行することができ、実用的
に極めて有用である。
【図面の簡単な説明】
第1図は本発明の一実施例に於けるマイクロ・コンピュ
ーターの回路構成を示すブロック図、第2図は従来例の
マイクロ・コンピューターノ回路構成を示すブロック図
、第3図は従来例のマイクロ・コンピューターによって
メモリーに対しリードとライトを繰り返し行なった時の
タイミングを示す図、第4図は本発明に係るマイクロ・
コンピューターによってメモリーに対しリードとライト
を繰り返し行なった時のタイミングを示す図である。 1・・・・・・実行ユニット、2・“°゛°命令デコー
ダー3・・・・・・チーター・バス・バッファ、6・・
団・アドレス生成ユニット、7・・・・・・リード用ア
ドレス、バッファ、8・・・・・・ライト用アドレス・
バッファ。 代理人の氏名 弁理士 粟 野 重 孝 ほか1名第1
図 第 図 区 沫

Claims (1)

    【特許請求の範囲】
  1. データー・リード用とデーター・ライト用の二種類のア
    ドレス・バスを備え、データー・ライト時にはデーター
    ・ライト用のアドレス・バスによってライト・アドレス
    を指定し、データー・リード時にはデーター・リード用
    のアドレス・バスによってリード・アドレスを指定する
    、マイクロ・コンピューター。
JP29381488A 1988-11-21 1988-11-21 マイクロ・コンピューター Pending JPH02139652A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29381488A JPH02139652A (ja) 1988-11-21 1988-11-21 マイクロ・コンピューター

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JP29381488A JPH02139652A (ja) 1988-11-21 1988-11-21 マイクロ・コンピューター

Publications (1)

Publication Number Publication Date
JPH02139652A true JPH02139652A (ja) 1990-05-29

Family

ID=17799494

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Application Number Title Priority Date Filing Date
JP29381488A Pending JPH02139652A (ja) 1988-11-21 1988-11-21 マイクロ・コンピューター

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JP (1) JPH02139652A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0913828A2 (en) * 1997-10-28 1999-05-06 MMC Networks, Inc. Memory system and method of accessing the same

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* Cited by examiner, † Cited by third party
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