JPH03175543A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は中央処理装置（以下ＣＰＵと略す）が直接処理
できるメモリ空間以上のメモリ空間を使用する際のデー
タ処理装置に関するものである。

従来の技術 以下、従来のデータ処理装置の説明を行なう前に、拡張
アドレスの概念について説明を行なう。

第５図は拡張アドレスを使用したＣＰＵシステムのメモ
リマツプで、４１はＣＰＵが直接使用できる基本メモリ
空間、４２はＣＰＵが直接使用できない拡張メモリ空間
である。４３は基本メモリ空間××××〜ＸＸＸＸ＋ｎ
番地に設定されたウィンドウ、４４ａ〜４４ｚはそれぞ
れ拡張メモリ空間内でウィンドウの大きさに分けられ、
番地を付したバンクである。

以上のように構成されたメモリ空間において、以下その
アクセス方法の説明を行なう。

拡張アドレスのアクセス方法は以下の通りである。すな
わち、必要なバンクの１つをウィンドウ４３の持つ番地
にあらかじめ割り当てることによりＣＰＵがウィンドウ
内のアドレスを指定する事により拡張メモリの当該バン
クをアクセスする事ができる。

例えば、バンク４４ａ内のメモリをアクセスしたい場合
、先にＣＰＵの出力データとしてバンク４４ａの番地（
この場合は００１番地）をあらかじめ宣言してやれば、
ウィンドウの番地（ｘｘｘｘ〜ＸＸＸＸ＋ｎ番地）まで
のアドレスを指定したときにバンク４４ａ内のメモリを
アクセスできるようになる。

以上のようなデータ処理を行、なうために従来では以下
に説明するようなデータ処理装置を構成していた。

第３図は従来のデータ処理装置のブロック図であり、２
１はＣＰＵ１２２はＣＰＵ２１からメモリや入出力ポー
トの番地を出力するアドレスバス、２３はＣＰＵ２１と
外部とのデータの出し入れをするデータバスである。２
４はアドレスバス２２より入出力ポートの番地を出力し
ている場合にＩ　ＯＷＲ信号を出力するＩ　ＯＷＲ出力
端子である。２５はアドレスバス２２からメモリの番地
を出力している時メモリリクエスト信号を出力するメモ
リリクエスト端子である。２６はアドレスバス２２から
の出力がウィンドウ内の番地を示していれば端子２６ｂ
より拡張アドレスポートセレクト信号を出力し他の番地
を示していれば端子２６ａよす基本アドレスポートセレ
クト信号を出力するアドレスポートセレクタである。２
７はアドレスバス２２の出力を解読して入出力機器をセ
レクトするデコーダ、３１はメモリのアドレスを出力す
るシステムアドレスバスである。２８は基本アドレス信
号に同期して、システムアドレスバス３１へＯを出力す
る基本アドレスポート、２９は端子ＯＦへ入力があると
、データバス２３からの出力をラッチし、また端子ＯＥ
へ入力があるとラッチしたデータをシステムアドレスバ
スへ出力する拡張アドレスポートである。３２は拡張ア
ドレスポート２９の出力により、各バンクのセレクトを
行なうデコーダである。また３３はメモリである。

以上のように構成されたデータ処理装置について以下動
作の説明を行なう。

拡張メモリのアクセスを行なうにはあらかじめウィンド
ウで参照するバンクの番地を設定する事で行なう。ＣＰ
Ｕ２１のプログラム上ではＯＵＴ文等の入出力機器への
入出力命令文が出力される事により拡張アドレスポート
２９ヘラツチ許可の信号を出力する。この命令が実行さ
れるとまずアドレスバス２２より拡張アドレスポート２
９に付されている入出力ポートの番地が出力され、デー
タバス２３より参照するバンクの番地が出力される。ま
たＩ　ＯＷＲ出力端子２４よりＩ　ＯＷＲ信号も同時に
出力される。アドレスバス２２からの出力を受けたデコ
ーダ２７は拡張アドレスポート２９ヘセレクト信号を出
力する。この信号を受けた拡張アドレスポート２９は、
データバス２３から出力されているバンクの番地をラッ
チする。

次に、ウィンドウ内のメモリの内容をリードする命令が
行なわれる場合の動作の説明を、第４図（イ）、（ロ）
、（ハ）、（ニ）、（ホ）にそれぞれ示されＺＣＰＵＩ
のクロックとアドレスバス２からの出力とシステムアド
レスバス３１とデコーダ３２からのセレクト信号とメモ
リからの出力とのタイムチャートを元に行なう。

なお、ＣＰＵ２１の１サイクルはＣＰＵクロックで４ク
ロツク、ＣＰＵ２１がメモリからデータを取り込むのは
３クロツクめの立ち下がりとする。

まず、時刻Ａ２でアドレスバス２２よりウィンドウ内の
番地が出力されると、この信号に同期してアドレスポー
トセレクタ２６は処理時間Ｔ、の後拡張アドレスポート
セレクト信号を出力する。

拡張アドレスポートセレクト信号を受けた拡張アドレス
ポート２９は処理時間Ｔｂの後システムアドレスバス３
１へ出力する。システムパス３１でアドレスバス２２の
アドレスとバンクのアドレスが合流し、デコーダ３２に
システムアドレスバス３１の信号が入力される。デコー
ダ３２は処理時間Ｔｃの後目的とするメモリのセレクト
信号を出力する。これにより目的とするメモリのアクセ
スがはじまり、アクセスタイムＴｄの後メモリよりデー
タが出力され、３クロツクめの立ち下がりでメモリから
出力されたデータをＣＰＵ２１が取り込む。

また、ウィンドウ以外の基本アドレス空間のメモリをア
クセスするときの動作は、アドレスポートセレクタ２６
から基本アドレスポートセレクト信号が出力されるため
に基本アドレスポート２８よりシステムアドレスポート
３１ヘバンクアドレスＯが出力される動作以外は変わら
ない。

発明が解決しようとする課題 しかしながら上記従来の構成によれば、ウィンドウ以外
の基本アドレス空間をアクセスする場合にも基本アドレ
スポートの処理時間とアドレスポートセレクタの処理時
間とがかかるため中央処理装置のアドレスバスからアド
レスが出力されてから実際にメモリがアクセスされるま
でにはデイレイがかかる。しかし中央処理装置とメモリ
や入出力機器とのデータの読み書きの時間はクロックの
カウント数で決められているのでそれまでにデータが揃
っていなければならない。このため、基本アドレス空間
を使用している時でも拡張メモリを使用しないデータ処
理装置に比ベメモリや入出力機器のアクセスタイムは前
記デイレイの分短くなってしまうので、これに対応する
ために高速のメモリを使用しなければならなかった。

課題を解決するための手段 本発明は上記従来の課題を解決するため、中央処理装置
のアドレスバスからの出力が特定の番地を示す場合には
ラッチ手段よりラッチしている信号を出力させるための
信号を出力し、また前記アドレスバスからの出力が特定
の番地を示さない場合には前記アドレスバスの出力を解
読して目的のメモリへのセレクト信号を出力するデコー
ダを備えた。

作用 本発明は上記構成により中央処理装置が基本アドレス空
間をアクセスする場合、基本アドレスポートを選択する
のと並行して前記中央処理装置のアドレスバスからの信
号を解読して目的のメモリへのセレクト信号を生成する
。

実施例 第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図である。第１図において１はＣＰＵ、２はアド
レスバス、３はデータバス、４はＩ　ＯＷＲ出力端子、
５はメモリリクエスト端子、７はデコーダ、８は基本ア
ドレスポート、９は拡張アドレスポート、１１はシステ
ムアドレスバス、１３はメモリでこれらは第３図に示す
従来の技術とは変わらない。６はアドレスバス２からの
出力がウィンドウ内の番地を出力している時に端子６ｂ
より拡張アドレス信号を出力し、その他の番地を示して
いる時には端子６ａより基本アドレス信号を出力すると
共にアドレスバス２からの出力の解読を行ない、基本ア
ドレス空間にあるメモリのセレクト信号を端子６ｃより
出力するアドレスポートセレクタ、１２はシステムアド
レスバスよりの出力が拡張アドレスを示している時にシ
ステムアドレスバス１１の出力を解読してメモリのセレ
クト信号を出力するデコーダである。

以上のように構成したデータ処理装置について、第２図
に示すタイムチャートを元に以下その動作の説明を行な
う。

なお第２図において、（イ）はＣＰＵＩのクロック、（
ロ）はアドレスバス２からの出力、（ハ）はシステムア
ドレスバス１１からの出力、（ニ）は基本アドレスのセ
レクト信号、（ホ）はメモリからの出力である。また、
従来の技術と同じにするためにメモリリードサイクルの
１サイクルはＣＰＵクロックで４クロツク、ＣＰＵ１が
メモリからのデータを取り込むのは３クロツクめの立ち
下がりとする。なお、拡張アドレスポートセレクタク地
のラッチ過程は従来の技術と同じであるので省略する。

まずアドレスバス２よりウィンドウ外の基本アドレス空
間の番地が時刻Ａ１で出力されると、デコーダ６は処理
時間Ｔ、の後、端子６ｃより基本アドレスのセレクト信
号と端子６ａより基本アドレスポートセレクト信号を出
力する。この時点でメモリのアクセスが開始され、アク
セスタイムＴｄの後メモリよりデータが出力される。そ
して３クロツクめの立ち下がりでメモリからの出力をＣ
ＰＵ１が取り込む。

なお、アドレスバス２よりウィンドウ内の番地が出力さ
れた場合、アドレスポートセレクタ６は端子６Ｃからの
セレクト信号の出力を停止すると共に拡張アドレスポー
トセレクト信号を出力する。この後の動作は従来例と同
じく、拡張アドレスポート９がラッチしていたパンクの
番地を出力し、この信号とアドレスバス２からの信号が
システムバスで合流し、デコーダ１２により目的とする
メモリのセレクト信号が出力される。

従来ウィンドウ以外の基本アドレス空間をアクセスする
場合、アドレスポートセレクタ２６．基本アドレスポー
ト２８．デコーダ３２のそれぞれの処理時間の和Ｔ　ａ
　＋Ｔ　ｂ　＋　Ｔ　ｃの後目的とするメモリのセレク
ト信号が出力されていた。しかし本実施例によれば、ア
ドレスポートセレクタ６が基本アドレスポート８を選択
する時に並行してアドレスバス２からの出力を解読し、
目的とするメモリへのセレクト信号が出力される。この
ため、アドレスポートセレクタ６の処理時間Ｔ、のみに
短縮できる。このため、基本アドレス空間ではメモリの
アクセスタイムを伸ばす事ができるようになり、遅いメ
モリでも使用可能となる。また、今までアクセスタイム
がぎりぎりだったメモリもＴｂだけ余裕ができるように
なるため信頼性が向上する。

なお、本実施的では拡張メモリの場合を記述したが拡張
入出力ポートの場合も同様な構成で同様な効果を得る事
ができる。

発明の効果 本発明は中央処理装置のアドレスバスからの出力が特定
の番地を示す場合には、ラッチ手段よりランチしている
信号を出力させるための信号を出力し、また前記アドレ
スバスからの出力が特定の番地を示さない場合には、前
記アドレスバスの出力を解読して目的のメモリへのセレ
クト信号を出力するデコーダを備えたものであり、この
構成により前記中央処理装置が特定の番地以外のメモリ
をアクセスする場合、基本アドレスポートを選択するの
と並行して前記中央処理装置のアドレスバスからの信号
を解読して目的のメモリへのセレクト信号を生成する。

これによりアドレスバスより信号が発生してからメモリ
をセレクトするまでのデイレイを従来に比べ短くする事
ができる。中央処理装置のメモリアクセス時間は一定で
あるので結果的にメモリのアクセスタイムが伸び、従来
より低速のメモリでも使用可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図、第２図は同データ処理装置の動作時のタイム
チャート、第３図は従来の技術にる。 １・・・・・・ＣＰＵ、２・・・・・・アドレスバス、
３・・・・・・データバス、ｌ０ＷＲ出力端子、５・・
・・・・メモリリクエスト端子、６・・・・・・アドレ
スポートセレクタ、７・・・・・・デコーダ、８・・・
・・・基本アドレスポート、９・・・・・・拡張アドレ
スポート、１０ａ、１０ｂ・・・・・・拡張アドレスバ
ス、１１・・・・・・システムアドレスバス、１２・・
・・・・デコーダ、１３・・・・・・メモリ。

Claims (1)

【特許請求の範囲】
1. 中央処理装置と、前記中央処理装置では制御できない容
   量を持つメモリと、前記中央処理装置のアドレスバスの
   出力が特定の番地を示す場合には第１の信号を出力し、
   また前記アドレスからの出力が特定の番地を示さない場
   合には前記アドレスバスの出力を解読して目的のメモリ
   へのセレクト信号を出力するデコーダと、前記中央処理
   装置から第２の信号が出力された場合には前記中央処理
   装置のデータバスからの信号をラッチしておくと共に前
   記デコーダより第１の信号が出力された場合にはラッチ
   していた前記データバスからの信号を出力するラッチ手
   段とを備えたデータ処理装置。