JPH0314145A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアクセス回路に関する。

〔従来の技術〕

ＣＰＵがメモリへデータを書き込み、または読み出す場
合、メモリ空間を意識するため、アドレスデコードを行
い、アクセスするメモリを切り換える。

従来のメモリアクセス回路の構成の一例を、第２図を用
いて説明すれば、データの演算、プログラムの解析及び
実行などを行うＣＰＵＩと、メモリ３かメモリ４かのメ
モリ空間を切り換えるためのアドレスデコーダ２と、ア
ドレスデコードでデータの蓄積及び編集を行うメモリ３
が選択されない場合に、ＣＰＵ１よりアクセスされるメ
モリ４と、また、メモリ３への書き込み及び読出しが完
了したことをＣＰＵ１に通知する信号を発生させる応答
回路５と、メモリ４への書込み及び読出しが完了したこ
とをＣＰＵ１に通知する信号を発生させる応答回路６に
より構成される。

また、動作の一例を同図により説明すれば、ＣＰＵＩが
メモリ３にデータの書込みを行う場合は、アドレスバス
７にメモリ３を有効にするためのアドレス条件を出力し
、アドレスバス８に書込みたいアドレスを出力する。メ
モリ３で書込みが完了すれば、応答回路５より完了通知
信号をＣＰＵ１へ発生させる。また、ＣＰＵ１がメモリ
４にデータ書込みを行う場合は、アドレスバス７にメモ
リ４を有効にするためのアドレス条件を出力し、アドレ
スバス８に書込みたいアドレスを出力する。メモリ４で
書込みが完了すれば、応答回路６より完了通知信号をＣ
ＰＵ１へ発生させる。以上の動作により、ＣＰＵＩから
メモリ３及び、メモリ４の書込み動作を行う。

〔発明が解決しようとする課題〕

従来のメモリアクセス回路は、アドレスデコーダ２によ
りメモリ空間を切り換えるため、メモリ３とメモリ４の
アドレス８で指定する同一番地に同一のデータを書込む
場合、２度同じ処理を行い、メモリのアクセス時間が増
大するという欠点がある。

本発明の目的は、前記欠点を除去し、メモリアクセス時
間を短縮させることを可能とするメモリアクセス回路を
提供することにある。

〔課題を解決するための手段〕

本発明のメモリアクセス回路の構成は、ＣＰＵが一度に
処理可能な情報量の整数倍のデータを複数のメモリの同
時アクセス時にセットされるフリップフロップと、前記
複数のメモリの空間を指定するデコーダ回路と、前記Ｃ
ＰＵからのアクセスにより前記デコーダ回路により指定
されたメモリへのデータの書込みの完了通知信号を発生
する応答回路と、前記複数のメモリに対応したこれらの
応答回路の同期を行ない前記複数のメモリに同時にデー
タを書込む時に応答信号を発生する同期回路と、また前
記複数のメモリのいずれかにデータを書込む時に前記Ｃ
Ｐすに応答信号を発生する第１のゲート回路と、前記メ
モリ空間の切換えを前記デコーダ回路の出力信号により
行なうか、もしくは、そのメモリ空間の切換えを無視し
て前記複数の同時アクセスを前記フリップフロップの信
号を基に決定する第２のゲート回路とを含むことを特徴
とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明の一実施例のメモリアクセス回路のブロック構成
図である第１図を用いて説明すれば、この実施例のメモ
リアクセス回路は、ＣＰＵ１及びアドレスデコーダ２．
メモリ３．メモリ４．応答回路５．応答回路６は従来技
術である第２図と同様であり、ＣＰＵ１が一度に処理可
能な情報量の整数倍のデータをメモリに書込む時にセッ
トされるフリップフロップ（Ｆ／Ｆ）９と、応答回路５
及び応答回路６の同期を行い、同時にメモリ３及びメモ
リ４にデータを書込む時にＣＰＵ１に応答信号を発生さ
せる同期回路１０と、メモリ３か５− メモリ４のどちらかに書込む時にＣＰＵ１に応答空間の
切換えを無視して、メモリ３及びメモリ４の両方のアク
セスを有効にするかを行うゲート回路１２により構成さ
れる。

次に、・動作の一例を第１図により説明すれば、まずフ
リップ・フロップ９に同時書込みを行うためのセットを
行い、ゲート回路１２に入力されるアドレスデコーダ２
の情報を無視し、メモリ３とメモリ４の選択を両方有効
にする。そして、アドレスバス８に書込みたいアドレス
を出力する。メモリ３とメモリ４で書込みがそれぞれ終
了したならば、完了通知信号を同期回路１０に入力する
。

フリップフロップ９が同時アクセス有効のセットがされ
ていれば、メモリ３かメモリ４のどちらか遅い方の完了
通知信号を有効にし、同期回路１０よりＣＰＵ１に書込
与完了通知を発生させる。ゲート回路１１ではメモリ３
及びメモリ４よりそれぞれ書込み完了通知が入力される
が、フ６一 リップフロップ９に同時アクセス有効のセットがされて
いるので、ＣＰＵＩへの通知を無効にする。

メモリ３かメモリ４のどちらかにデータを書込む場合は
、フリップフロップ９をリセットし、デコーダ２の出力
をゲート回路］２の出力と同じにし、アドレスバス８に
書き込み番地を出力してデータを書込む。書込み完了通
知は、同期回路１０の入力を無視し、応答回路５か応答
回路６から出力される完了通知をゲート回路１１で有効
にし、ＣＰＵ１に完了通知を行う。

本実施例は一例として、メモリ空間の違う２種類のメモ
リを例としているが、３種類以上でも実施可能である。

その場合は、デコーダ２及びゲート回路１２の出力と、
同期回路１０及びゲート回路１１への入力をメモリ空間
の種類分、増やすことで実現することができる。

〔発明の効果〕

以上説明したように本発明のメモリアクセス回路によれ
ば、メモリ空間の違うメモリに対して１つのメモリ空間
をアクセスすることによって、異なるメモリ空間の同一
番地に同一のデータを書込むことができるのでメモリア
クセス時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリアクセス回路のブロ
ック図、第２図は従来のメモリアクセス回路のブロック
図である。 １・・・・・・ＣＰＵ、２・旧・・アドレスデコーダ、
３・・・・・・メモリ、４・・川・メモリ、５・・川・
応答回路、６・・・・・・応答回路、７・川・・アドレ
スバス、８・・・・・・アドレスバス、９・・・・・・
フリップ・フロップ、１ｏ・・・・・・同期回路、１１
・・・・・・ゲート回路、１２・・・・・・ゲート回路
。

Claims (1)

【特許請求の範囲】
1. ＣＰＵが一度に処理可能な情報量の整数倍のデータを複
   数のメモリの同時アクセス時にセットされるフリップフ
   ロップと、前記複数のメモリの空間を指定するデコーダ
   回路と、前記ＣＰＵからのアクセスにより前記デコーダ
   回路により指定されたメモリへのデータの書込みの完了
   通知信号を発生する応答回路と、前記複数のメモリに対
   応したこれらの応答回路の同期を行ない前記複数のメモ
   リに同時にデータを書込む時に応答信号を発生する同期
   回路と、また前記複数のメモリのいずれかにデータを書
   込む時に前記ＣＰＵに応答信号を発生する第１のゲート
   回路と、前記メモリ空間の切換えを前記デコーダ回路の
   出力信号により行なうか、もしくは、そのメモリ空間の
   切換えを無視して前記複数の同時アクセスを前記フリッ
   プフロップの信号を基に決定する第２のゲート回路とを
   含むことを特徴とするメモリアクセス回路。