JPS6027971A

JPS6027971A - アドレス空間の拡大方法

Info

Publication number: JPS6027971A
Application number: JP13609683A
Authority: JP
Inventors: Masaaki Oka; 正昭岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-07-26
Filing date: 1983-07-26
Publication date: 1985-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、マイクロプロセッサ々どのＣＰＵ（中央演
算処理装置）を有するシステムに適用され、特に、大量
のデータを高速に処理する必要のある例えば画像データ
処理シスブトに適用して好適なアト１／ス空間の拡大方
法に関する。

「背匁技術とその問題点」従来のマイクロプロセッサ等のＣＰＵを持つシステムで
は、大量のデータを処理しようとする場合、それらのデ
ータをＩ１０ポートを通じて外部のメモリに置くか又は
ＣＰＵのアドレス空間内に置くことが多い。

前者の構成は、大量のデータを蓄積することが容易な反
面、複数回の命令実行によってはじめてリード或いはラ
イトザイクルが完了するため、処理時間が長くなったり
、ソフトウェアの負担が多くなる欠点を持つ。従って、
アドレス空間の容量が許すかぎシ、その中にデータを蓄
積する方が望ましい。

そこで、　ＣＰＵのアドレス空間内にデータを置こうと
すると、ＣＰＵからのアクセスは、バイト（８ビツト）
単位のアドレスによって行なわれる。しかし、データ１
つあたりのビット数は、８ビツト以内におさまらないも
のも多く、ワード単位（１６ビツト単位）のアクセスが
必要である。このような処理に１６ビツＦ　ＣＰＵを用
いる場合、ｃＰＵのアドレス空間がバイｊ・単位にとら
れていると、１つのデータで２番地を使うことになシ、
無駄が生じる。つまり、偶数番地或いは奇数番地の何れ
かのみを使うことになる。

「発明の目的」この発明は、１６ビツトＣＰＵの持つアドレス空間を効
率よく使うだめ、バイト単位のアドレスを１６ビツト単
位（即ちワード単位）に変更し、これによって、通常の
２倍の容量のメモリ空間をデータの蓄積のために用いる
ことを可能とするアドレス空間の拡大方法の提供を目的
とするものである。

「発明の概要」この発明は、一度に処理できるビット数が１６ビツトの
ＣＰＵとメモリとを備え、　ＣＰＵから出力されるコン
トロール信号から形成した信号によってＣＰＵから出力
されるアドレス及びデータをラッチし、コントロール信
号を用いてＣＰＵから出力されるリード信号及びライト
信号を変更し、バイト単位のアドレス空間を１６ビツト
単位に拡大し、データの蓄積できるアドレス空間を拡大
するアドレス空間の拡大方法である。

「実施例」この発明の一実施例について説明する。この例は、第１
図Ａ示すように、０番地から１５５番地での１６バイト
のアドレス空間を持つ１６ビツトＣＰＵを第１図Ｂに示
すように、Ｄ、−Ｄ７とＤ８〜Ｉ）ｔｓとの２バイトの
幅を夫々有する１６ワードに拡大する場合である。

この発明の一実施例の構成を示す第２図において、１は
、１６ビツ）　ＣＰＵ　（中央演算処理装置）である。

第１図では、プログラムを拡納するだめのＲＯＭなどの
ＣＰＵ周辺回路が省略されている。２は、メモリである
。ＣＰＵ　ｌから導出されたアドレスバス３がラッチ４
を介してメモリ２のアドレス入力とされる。また、メモ
リ２のデータビット幅は、　Ｄｏ〜Ｄ１５の１６ビツト
である。データのＤｏ〜Ｄ７０８ビットは、ＣＰＵ１と
メモリ２との間に設けられたデータバス５を介して入出
力される。データのＤ８〜Ｄ１５の８ビツトは、データ
バス６Ａと、ラッチ７と、データバス６Ｂとを介して、
ＣＰＵＩからメモリ２に供給されると共に、メモリ２か
ら読出されたデータＤ８〜Ｄｉｓは、データバス６Ｂと
、バッファ８とデータバス６Ａとを介してＣＰＵ　１に
供給される。バッファ８は、データバス６Ａ及び６Ｂ間
でデータバスの切替に使用される。

第３図は、ＣＰＵ１がワード単位のメモリーアクセス命
令を実行した時のＣＰＵ　１から出力される各信号の極
性である。第３図において、左端の欄は、命令のアクセ
スしたい番地が偶数番地から始まるか、奇数番地から始
まるかを示す。また、アドレスの欄は、メモリーライト
信号、メモリーリード信号が出力される時のアドレスバ
ス３の値を示し、ＡＯは、このアドレスバス３の値のう
ちで、特に最下位ビットの値を示す。更に、ＢＨＥは、
バスノ・イネーブル信号の極性を示す。このように、奇
数番地をアクセスした時には、ＣＰＵ１によって、２回
のメモリーアクセスが行なわれるものとする。

この第３図に示す信号は、例えばＩｎｔｅｌ　８０８６
から出力されるものである。これ以外の１６ビツトＣＰ
Ｕであっても、第３図に示すのと同等な信号を出力する
か、又は、他の信号から作り出せるものを用いても良い
。

また、ＣＰＵ１から出力されるメモリーライト信号ＭＥ
ＭＷ　カ反転されて、ＮＯＲゲート９及びＮＡＮＤ　ゲ
ート１０に供給される。ＮＯＲゲート９の他方の入力と
してメモリーリード信号ＭＥＭＲが反転されて供給され
、ＮＯＲゲート９の出力が反転されてＡＮＤゲート１１
に供給される。このＡＮＤゲート１１の他方の入力とし
てバスノ・イネーブル信号ＢＨＥが反転されて供給され
る。このＡＮＤゲート１１の出力がバスラッチイネーブ
ル信号ＢＬＥとして、ラッチ４及びラッチ７のクロック
入力とされる。

ＮＡＮＤゲート１０の他方の入力として、アドレスデー
タの下位ピッ）　Ａｏが供給され、このＡＮＤゲート１
０の出力がメモリ２にライトノくルス剋として供給され
る。ＣＰＵ　１から出力されるメモリーリード信号ＭＥ
ＭＲが遅延回路１２に供給され、遅延回路１２の出力が
反転されてバッファ８に供給されると共に、インバータ
１３を介してラッチ７のイネーブル信号とされる。

」二連のこの発明の一実施例において、次の４通りの場
合の動作を説明する。

■　ワード命令で偶数番地にライトシたとき。

■　ワード命令で奇数番地にライトシだとき。

■　ワード命令で偶数番地をリードしたとき。

■　ワード命令で奇数番地をリードしたとき。

上述の■の動作のタイムチャートを第４図に示す。つま
り、偶数であるＸ番地にライトの命令をｃｐｕ　１が実
行すると、アドレスバス３に第４図Ａに示すように、Ｘ
の値が出力され、第４図Ｂに示すように、メモリーライ
ト信号ＭＥＭＷが出力される。

この時には、バスハイイネーブル信号ＢＨＥが低レベル
（第４図Ｃ）となっており、アドレスの最下位ビットＡ
。が低レベル（第４回目）となっている。

従って、　ＮＯＲゲート９の出力がイ氏レベルとなり、
ＡＮＴ）ゲート１１の出力に現れるバスラッチイネーブ
ルパルスＢＬＥが第４図Ｅに示すように、高レベルとな
る。これによって、アドレスがラッチ４にラッチされ、
第４図Ｇに示すように、ラッチ４がらのアドレスＸがメ
モリ２に供給される。また、ＣＰＵ　１から第４図Ｈに
示すように、データＤｏ〜Ｄ７が出力されており、第４
図１に示すように、データＤ８〜Ｄ１．がラッチ７にラ
ッチされる。そして、ＮＡＮＤゲート１０から出力され
る第４図Ｆに示すライトパルス稀によって、１５ビツト
のデータＤＯ〜Ｄ１５がメモリ２に書き込まれる。

前述の■の動作のタイムチャートを第５図に示す。つま
り、奇数であるＸ番地にライトの命令をＣＰＵ　１が実
行すると、第５図Ａに示すように、アドレスバス３にＸ
の値が出力され、第５図Ｂに示すように、第１回目のメ
モリーライト信号ＭＥＩ＃が出力される。このとき、第
５図Ｃ及び第５図りに示すように、パスハイイネーブル
信号ＢＨＥが低レベルで、アドレスの最下位ピッ）Ａ。

が高レベルとなっている。第５図りにおいて、斜線の区
間は、ＡｏがＣＰＵ　１の内部の状態によって定寸ると
とを表わしている。

従って、　ＡＮＤゲート１１から出力されるバスラッチ
イネーブルパルスＢＬＥが高レベルとなり、これによっ
て、ラッチ４に第５図Ｇに示すように、Ｘ番地がラッチ
され、データＤ８〜Ｄ１５が第５図１に示すように、ラ
ッチ７にラッチされる。この場合、アドレスの最下位ビ
ットＡ。が高レベルのために、第５図Ｆに示すように、
ライトパルス　ＷＥ　力発生しない。

第５図Ａに示すように、ＣＰＵ　１がら第２回目のメモ
リーライト信号ＭＥＭＷが発生すると、第５図Ｈに示す
ように、ＣＰＵ　１からデータＤ。−Ｄ７が出力される
。第５図Ｃ及び第５図りに示すように、２回目のメモリ
ーライト信号が発生ずるときは、パスハイイネーブル信
号ＢＨＥが高レベルとなっており、アドレスの最下位ビ
ットＡｏが低レベルとなっている。したがって、第５図
Ｅに７Ｊ＜ずように、バスラッチイネ−フルパルスＢＬ
Ｅが低レベルのｉｔで、第５図Ｆに示すように、ライト
パルス　甑が発生する。これによって、メモリ２のＸ番
地に１６ビツトのデータＤ。−ＤＩ５が書き込まれる。

前述の■の動作のタイムチャートを第６図に示す。つま
り、偶数であるＸ＃地にリードの命令をＣＰＵ　１が実
行すると、第６図Ａに示すように、アドレスバス３にＸ
の値が出力され、第６図Ｂに示すようにメモリーリード
信号ＭＥＭＲが出力される。

この時には、第６図Ｃに示すように、バスハイイネーブ
ル信号部が低レベルとなっている。

従って、ＡＮＤゲート１１から、第６図りに示すよ、う
に１バスラツチイネ一ブルパルスＢＬＥカ発生し、アド
レスＸが第６図Ｆに示すように、ラッチ４にラッチされ
る。寸だ、リード信号が遅延回路１２を介されることに
よって、第６図Ｅに示す遅延リード信号が発生する。こ
の遅延リード信号が低レベルの期間で、バンファ８を介
してデータバス６Ａに第６図Ｈに示すデータＤ８〜Ｄ＋
５が取シ出される。第６図Ｇに示すデータＤｏ　”　Ｄ
７と共に、１６ビツトのデータとしてＣＰＵ　１に取り
込まれる。

上述の■の動作のタイムチャーｊ・を第７図に示す。つ
まり、奇数であるＸ番地にリードの命令をＣＰＵ１が実
行すると、第７図Ａに示すように、アドレスバス３にＸ
が出力され、第７図Ｂに示すように、第１回目のメモリ
ーリード信号ＭＥＭＲが出力される。このとき、第７図
Ｃに示すように、バスハイイネーブル信号ＢＨＥが低レ
ベルとなっているので、第７図りに示すように、バスラ
ッチイネーブルパルスＢＬＥが高レベルとなる。したが
って、第７図Ｆに示すように、Ｘ番地がラッチ４にラッ
チされる。

寸だ、第７図Ｅに示す遅延回路１２がらの遅延リード信
号が低レベルの区間で、バッファ８を介して第７図Ｈに
示すように、読出されたデータＤ８〜ＤＩ５がデータバ
ス６Ａに取り出されることによって、ＣＰＵ　１に取り
込捷れる。

次に、第７図Ｂに示すように、２回目のメモリーリード
信号ＭＥＭＲが発生し、第７図Ａに示すように、ｘ−１
−１番地のアドレスが出方される。このときは、第７図
Ｃに示すように、パスハイイネーブル信号ＢＨＥが高レ
ベルとなっているので、第７図１）に示すように、バス
ラッチイネーブルパルス＋３ＬＥが低レベルのままであ
る。したがって、ラッチ４にラッチされているアドレス
は、Ｘ番地のままである。この２回目のメモリーリード
信号によって、メモリ２から読出されているデータＤ。

−Ｄ７（第７図Ｇ）がＣＰＵ　１に取り込まれる。

「発明の効果」この発明に依れけ、　ＣＰＵのアドレス空間内にデータ
を置いて、ＣＰＵからこのデータを直接、アクセスする
場合、ワード単位のアドレスでアクセスすることが可能
となった。したがって、第１図に示すように、同じＯ番
地〜１５番地でも、ワード単位のアドレスであるため、
　ＣＰＵが扱いうるデータの量をバイト単位のときの２
倍にすることができる。例えば（２５６画素×２５６画
素×１６ビツト）のような画像データは、６４にバイト
のＣＰＬＩのアドレス空間内には入らなかったが、この
発明を適用して６４にワードのアドレス空間に拡大すれ
ば、　ＣＰＩＪのアドレス空間に入れることができる。

【図面の簡単な説明】

第１図はこの発明の説明に用いる路線図、第２図はこの
発明の一実施例のブロック図、第３図はこの発明の一実
施例のＣＰＵの出力の説明に用いる路線図、第４図及び
第５図はこの発明の一実施例のう（ト動作の説明に用い
るタイムチャート、第６図及び第７図はこの発明の一実
施例のリード動作の説明に用いるタイムチャートである
。１・・・・・ＣＰＵ、２　・・・メモリ、３・　・　ア
ドレスバス、４，７　リ・・・ラッチ、５．６Ａ、６Ｂ
・・・・・・データバス、８・　・　・バッファ。代理人　杉　浦　正　知

Claims

【特許請求の範囲】

一度に処理できるビット数が１６ビツトのＣＰＵとメモ
リとを備え、上記ＣＰＵから出力されるコントロール信
号から形成した信号によって上記ＣＰＵから出力される
アドレス及びデータをラッチし、上記コントロール信号
を用いて上記ＣＰＵから出力されるリード信号及びライ
ト信号を変更し、バイト単位のアドレス空間を１６ビツ
ト単位に拡大し、データの蓄積できるアドレス空間を拡
大することを特徴とするアドレス空間の拡大方法。