JPS58101358A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS58101358A JPS58101358A JP20046481A JP20046481A JPS58101358A JP S58101358 A JPS58101358 A JP S58101358A JP 20046481 A JP20046481 A JP 20046481A JP 20046481 A JP20046481 A JP 20046481A JP S58101358 A JPS58101358 A JP S58101358A
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- JP
- Japan
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- signal
- write
- address
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリを２台のＣＰＵの共有メモリとして用い
、各ＣＰＵの書込読出レジスタを通し書込み、読出しを
行う方式において好適なメモリ制御方式に関する。
、各ＣＰＵの書込読出レジスタを通し書込み、読出しを
行う方式において好適なメモリ制御方式に関する。
ＣＰＨに接続するメモリにおいて、ＣＰＵの直接制御で
きる範囲以上の大容量のメモリを用いて、ある程度まと
まったデータ量を連続して記憶、再生する場合、メモリ
をＣＰＵに直接接続できないため入出力用レジスタを設
け、あらかじめアドレスを出力し記憶、再生する方法が
用いられている。
きる範囲以上の大容量のメモリを用いて、ある程度まと
まったデータ量を連続して記憶、再生する場合、メモリ
をＣＰＵに直接接続できないため入出力用レジスタを設
け、あらかじめアドレスを出力し記憶、再生する方法が
用いられている。
その具体例を第１図に示す。図中の１〜３はそれぞれＣ
ＰＵ（図示せず）のデータバス、アドレスバス、書込読
出制御線、４は犬容是メモリ、６はデータ方向制御部、
６はラッテおよびカウンタ、７はアドレスデコーダ、８
は書込、読出制御回路である。ＣＰＵから見たレジスタ
はアドレス用。
ＰＵ（図示せず）のデータバス、アドレスバス、書込読
出制御線、４は犬容是メモリ、６はデータ方向制御部、
６はラッテおよびカウンタ、７はアドレスデコーダ、８
は書込、読出制御回路である。ＣＰＵから見たレジスタ
はアドレス用。
データ用各１つで、それぞれのアドレスはデコードされ
アドレスデコーダ７より出力される。メモリ４に書込、
読出しを行なう場合、ＣＰＵはメモ１Ｊ４（７）７）’
Ｌ／スをデータとしてアドレス用レジスタ、すなわちラ
ッチおよびカウンタ６に出力する。
アドレスデコーダ７より出力される。メモリ４に書込、
読出しを行なう場合、ＣＰＵはメモ１Ｊ４（７）７）’
Ｌ／スをデータとしてアドレス用レジスタ、すなわちラ
ッチおよびカウンタ６に出力する。
ラッチおよびカウンタ６は入力されたデータを、堡持し
アドレスとしてメモリ４のアドレス端子に出力する。次
にＣＰＨのデータレジスタ読出動作により書込読出制御
信号が制御回路８を通りメモリ４に加えられデータが読
み出され、・・データ方向制御部６を通りデータバス１
に出力される。
アドレスとしてメモリ４のアドレス端子に出力する。次
にＣＰＨのデータレジスタ読出動作により書込読出制御
信号が制御回路８を通りメモリ４に加えられデータが読
み出され、・・データ方向制御部６を通りデータバス１
に出力される。
書込動作も同様にデータ方向制御部６を書込方向に切替
え行なう。ＣＰＨのデータレジスタに対する書込、−読
出し動作の終了がラッチおよびカウンタ６にクロック信
号として加えられカウンタ６はプラス１され次のアドレ
スをメモリ４に出力する。アドレスが自動的にプラス１
されるので連続で書込又は読出しを行なうことができる
ものである。
え行なう。ＣＰＨのデータレジスタに対する書込、−読
出し動作の終了がラッチおよびカウンタ６にクロック信
号として加えられカウンタ６はプラス１され次のアドレ
スをメモリ４に出力する。アドレスが自動的にプラス１
されるので連続で書込又は読出しを行なうことができる
ものである。
この構成において、メモリの速度はＣＰＨの速度より高
速である事が必要である。また、このメモリを２台のＣ
ＰＵの共有メモリとして使用する場合、あらかじめ動作
期間を決めてその期間のみＲ／Ｗ （書込み、読出し）
を行う方法、またお互いのＣＰＵの使用状況を監視しな
からＲ／Ｗを行う方法があるが、共に動作時間にロスが
出るとともにアドレスを再度設定する必要が出てくる。
速である事が必要である。また、このメモリを２台のＣ
ＰＵの共有メモリとして使用する場合、あらかじめ動作
期間を決めてその期間のみＲ／Ｗ （書込み、読出し）
を行う方法、またお互いのＣＰＵの使用状況を監視しな
からＲ／Ｗを行う方法があるが、共に動作時間にロスが
出るとともにアドレスを再度設定する必要が出てくる。
本発明は上記点に鑑み、ｃｐｕの直接制御できる範囲よ
りも大容量でしかもＣＰＨの動作速度より低速のメモリ
を、速度の異なった２台のＣＰＵの共有メモリとし、入
出力レジスタを介してＲ／Ｗする方式において、Ｃ！Ｐ
、Ｕの処理速度を低下させる事なく、また他のＣ１ＰＨ
の動作に無関係に読出し、書込みが行なえるようにする
ことを目的とする。
りも大容量でしかもＣＰＨの動作速度より低速のメモリ
を、速度の異なった２台のＣＰＵの共有メモリとし、入
出力レジスタを介してＲ／Ｗする方式において、Ｃ！Ｐ
、Ｕの処理速度を低下させる事なく、また他のＣ１ＰＨ
の動作に無関係に読出し、書込みが行なえるようにする
ことを目的とする。
本発明は、ＣＰＵがメモリに対してデータ転送を行なう
時のサイクルタイム間にＲ／Ｗ処理を行なうもので、Ｃ
ＰＵのＲ／Ｗにかかわらずアドレスが設定された時点で
メモリ内容を読み出し、読出しであればそのデータをデ
ータバスに出力し、書込であればデータを一時保持しメ
モリのスピードに合わせて書き込むものである。
時のサイクルタイム間にＲ／Ｗ処理を行なうもので、Ｃ
ＰＵのＲ／Ｗにかかわらずアドレスが設定された時点で
メモリ内容を読み出し、読出しであればそのデータをデ
ータバスに出力し、書込であればデータを一時保持しメ
モリのスピードに合わせて書き込むものである。
本発明の構成例を第２図に示す。図中の（９書１０）、
（１１，１２）はそれぞれＣＰＵ１．ＣＰＵ２のデニタ
バス、アドレスバス、１３，１４゜１５．１６．１７９
１８．１９１ ２０はそれぞれＣＰＵ１．ＣＰＵ２の
アドレスデコーダ、読出データ保持回路、書込データ保
持回路、アドレス保持カウンタ回路、２１は書込データ
切替回路、２２はメモリアドレスの切替回路、２３はＲ
／Ｗリクエスト保持回路、２４はＲ／Ｗリクエスト分離
回路、２５はＲ／Ｗ制御信号発生回路、２６はメモリで
ある。
（１１，１２）はそれぞれＣＰＵ１．ＣＰＵ２のデニタ
バス、アドレスバス、１３，１４゜１５．１６．１７９
１８．１９１ ２０はそれぞれＣＰＵ１．ＣＰＵ２の
アドレスデコーダ、読出データ保持回路、書込データ保
持回路、アドレス保持カウンタ回路、２１は書込データ
切替回路、２２はメモリアドレスの切替回路、２３はＲ
／Ｗリクエスト保持回路、２４はＲ／Ｗリクエスト分離
回路、２５はＲ／Ｗ制御信号発生回路、２６はメモリで
ある。
ＣＰＵ１がメモリアドレスをアドレス保持カウンタ回路
１６に設定すると、その設定信号によりＲ／ＷＩＪクエ
スト保持回路２３がＣＰＵ１の読出信号を保持し、リク
エスト分離回路２４を通りＲ／Ｗ制御信号発生回路２５
へ出力する。この制御信号発生回路２６では、アドレス
切替回路２２をＣＰＵＩ側に切替え、読出信号をメモリ
に加える。メモリ２６からの読出データは制御信号発生
回路２５からの保持信号により読出データ保持回路１４
に保持される。ＣＰＵ１が読出動作であれば保持回路１
４のデータはデータバス９に出力される。ＣＰＵ１の動
作が書込みであればＣＰＵ１の書込信号により書込デー
タは書込データ保持回路１５に保持される。リクエスト
保持回路２３はＣＰＵ１の書込信号を保持し、制御信号
発生回路２６に出力する。制御信号発生回路２５は各切
替回路２１．２２をＣＰＵＩ側に切替えるとともにメモ
リ２６に書込み信号を加えデータを書き込む。
１６に設定すると、その設定信号によりＲ／ＷＩＪクエ
スト保持回路２３がＣＰＵ１の読出信号を保持し、リク
エスト分離回路２４を通りＲ／Ｗ制御信号発生回路２５
へ出力する。この制御信号発生回路２６では、アドレス
切替回路２２をＣＰＵＩ側に切替え、読出信号をメモリ
に加える。メモリ２６からの読出データは制御信号発生
回路２５からの保持信号により読出データ保持回路１４
に保持される。ＣＰＵ１が読出動作であれば保持回路１
４のデータはデータバス９に出力される。ＣＰＵ１の動
作が書込みであればＣＰＵ１の書込信号により書込デー
タは書込データ保持回路１５に保持される。リクエスト
保持回路２３はＣＰＵ１の書込信号を保持し、制御信号
発生回路２６に出力する。制御信号発生回路２５は各切
替回路２１．２２をＣＰＵＩ側に切替えるとともにメモ
リ２６に書込み信号を加えデータを書き込む。
アドレス保持カウンタ回路１６はＣＰＵ１のデータの読
出し又はメモリ２６への書込信号の後端をクロックとし
て受は出力アドレスをブラ？、１しメモリ２６に出力す
る。また前記クロック信号はメモリ読出信号としてリク
エスト保持回路２３に保持されデータが読み出される。
出し又はメモリ２６への書込信号の後端をクロックとし
て受は出力アドレスをブラ？、１しメモリ２６に出力す
る。また前記クロック信号はメモリ読出信号としてリク
エスト保持回路２３に保持されデータが読み出される。
ＣＰＵ２側も同様に行なわれる。
この動作波形を第３図に示す。ａはＣＰＨのアドレス設
定信号で第２図のアドレス保持カウンタ回路１６に保持
信号として加えられるもの、ｂはＣＰＵ読出信号、Ｃは
ＣＰＵ書込信号で、ｌはＣＰＵのＲ／Ｗのサイクルタイ
ム、ｄは第２図のメモリアドレス切替回路２２の出力で
あるアドレス信号、ＯはＲ／Ｗリクエスト保持回路２３
の出力である０ＰＵ１の読出リクエスト保持信号、ｆは
Ｒ／ＷＩＪクエスト分離回路２４のＣＰＵ１の書込リク
エスト保持信号、ｇはメモリ２６の読出データ、ｈは書
込データ保持回路１６に保持されている書込データ、ｉ
は制御信号発生回路２５の出力であるメモリ読出信号、
ｊはメモリ書込信号、ｋは読出データ保持回路１４に保
持されている読出データである。
定信号で第２図のアドレス保持カウンタ回路１６に保持
信号として加えられるもの、ｂはＣＰＵ読出信号、Ｃは
ＣＰＵ書込信号で、ｌはＣＰＵのＲ／Ｗのサイクルタイ
ム、ｄは第２図のメモリアドレス切替回路２２の出力で
あるアドレス信号、ＯはＲ／Ｗリクエスト保持回路２３
の出力である０ＰＵ１の読出リクエスト保持信号、ｆは
Ｒ／ＷＩＪクエスト分離回路２４のＣＰＵ１の書込リク
エスト保持信号、ｇはメモリ２６の読出データ、ｈは書
込データ保持回路１６に保持されている書込データ、ｉ
は制御信号発生回路２５の出力であるメモリ読出信号、
ｊはメモリ書込信号、ｋは読出データ保持回路１４に保
持されている読出データである。
前記アドレス設定信号ａにより、読出リクエスト信号ｅ
が出力されメモリ読出し信号ｌがメモリ２６に出力され
、メモリ２６よりデータｇが読出され読出し信号ｉの後
端で読出しデータｋが保持される。また同時に読出信号
ｉの後端で読出リフニス１信号ｅはクリアされる。
が出力されメモリ読出し信号ｌがメモリ２６に出力され
、メモリ２６よりデータｇが読出され読出し信号ｉの後
端で読出しデータｋが保持される。また同時に読出信号
ｉの後端で読出リフニス１信号ｅはクリアされる。
次にＣＰＵ読出信号すが来ると保持データｋがデータバ
スに出力さ杆る。同時にＣＰＵ読出信号すの後端でメモ
リアドレス信号がｄのようにプラス１されるとともに同
一タイミングで新しいアドレスに対する読出リクエスト
保持信号ｅが出力される。ＣＰＵの書込信号Ｃが出力さ
れると、この信号Ｃの後端で書込データｋを保持すると
とも゛に書込リクエスト信号ｆを出力しメモリ書込信号
ｊで保持されたデータｈをメモリ２６に書込む。そして
、書込信号ｊの後端でアドレス信号ｄをプラス１すると
ともに新しいアドレスに対する読出リクエスト保持信号
ｅを出力する。以上が書込、読出の原理である。
スに出力さ杆る。同時にＣＰＵ読出信号すの後端でメモ
リアドレス信号がｄのようにプラス１されるとともに同
一タイミングで新しいアドレスに対する読出リクエスト
保持信号ｅが出力される。ＣＰＵの書込信号Ｃが出力さ
れると、この信号Ｃの後端で書込データｋを保持すると
とも゛に書込リクエスト信号ｆを出力しメモリ書込信号
ｊで保持されたデータｈをメモリ２６に書込む。そして
、書込信号ｊの後端でアドレス信号ｄをプラス１すると
ともに新しいアドレスに対する読出リクエスト保持信号
ｅを出力する。以上が書込、読出の原理である。
本発明のメモリは２台のＣＰＵの共有メモリであるため
各ＣＰＨの動作が重なる共合を分離する必要がある。第
２図のリクエスト保持回路２３、リクエスト分離回路２
４が共合点を分離処理するものである。第２図の２３〜
２６の置体的な一回路を第４図に、各信号の波形図を第
５図にそれぞれ示す。第４図の（２７，−２８）−１（
２９，３０）ハソｔ’ｔぞれＣＰＵ１，０ＰＵ２のアド
レス設定信号入力端子、データ読出信号入力端子、３１
はＣＰＵ１の、３２はＣＰＨ２のデータ書込信号入力端
子、３３．３４はＯＲ回路、３５．３６．３７゜３８は
Ｒ／ＷＩＪクエスト信号保持回路、３９９４０ｍ ４１
．４２はムＮＤ回路、４３．４４゜４５．４６は信号保
持回路、４７．４８１４９１６ｏはカウンタ回路、５１
はクロック発生回路、５２．５３はＯＲ回路、５４は読
出信号出力端子、５５は書込信号出力端子である。
各ＣＰＨの動作が重なる共合を分離する必要がある。第
２図のリクエスト保持回路２３、リクエスト分離回路２
４が共合点を分離処理するものである。第２図の２３〜
２６の置体的な一回路を第４図に、各信号の波形図を第
５図にそれぞれ示す。第４図の（２７，−２８）−１（
２９，３０）ハソｔ’ｔぞれＣＰＵ１，０ＰＵ２のアド
レス設定信号入力端子、データ読出信号入力端子、３１
はＣＰＵ１の、３２はＣＰＨ２のデータ書込信号入力端
子、３３．３４はＯＲ回路、３５．３６．３７゜３８は
Ｒ／ＷＩＪクエスト信号保持回路、３９９４０ｍ ４１
．４２はムＮＤ回路、４３．４４゜４５．４６は信号保
持回路、４７．４８１４９１６ｏはカウンタ回路、５１
はクロック発生回路、５２．５３はＯＲ回路、５４は読
出信号出力端子、５５は書込信号出力端子である。
図中のｍ −ｚ 、 イ〜への信号を第６図に示す。
第４図のＱ′〜ｔ′はそれぞれＱ−を信号の反転された
信号である。第５図トはＣＰＵ１の読出とＣＰＵ２の読
出が共合した場合、テはＣＰＵ１の書込とＣＰＵ２の読
出が共合した場合、りはｃｐ■１の書込とＣＰＵ２の書
込が共合した場合を示す。
信号である。第５図トはＣＰＵ１の読出とＣＰＵ２の読
出が共合した場合、テはＣＰＵ１の書込とＣＰＵ２の読
出が共合した場合、りはｃｐ■１の書込とＣＰＵ２の書
込が共合した場合を示す。
第４図のリクエスト信号保持回路３６〜３８の出力をそ
れぞれ各ムＮＤ回路３９〜４１に通すことにより先にリ
クエストされたもののみを抽出し、保持回路４３〜４６
で整形しカウンタ４７〜６゜に加える。カウンタ４７〜
６ｏはリクエストが入力された間のみあらかじめ設定さ
れている数、（メモリの動作速度以上の巾）クロック発
生回路６１からのクロックをカウントしハ〜へのリクエ
ストクリア信号を出力する。この間のリクエスト信号が
端子５４，５５ヘメモリＲ／Ｗ信号として出力される。
れぞれ各ムＮＤ回路３９〜４１に通すことにより先にリ
クエストされたもののみを抽出し、保持回路４３〜４６
で整形しカウンタ４７〜６゜に加える。カウンタ４７〜
６ｏはリクエストが入力された間のみあらかじめ設定さ
れている数、（メモリの動作速度以上の巾）クロック発
生回路６１からのクロックをカウントしハ〜へのリクエ
ストクリア信号を出力する。この間のリクエスト信号が
端子５４，５５ヘメモリＲ／Ｗ信号として出力される。
書込みの場合は前記リクエストクリア信号がアドレスカ
ラ／りのクロックに入力されアドレスをプラス１すると
ともに新しいアドレスに対する読出リクエスト信号とし
てＯＲ回路３３゜３４に入力される。
ラ／りのクロックに入力されアドレスをプラス１すると
ともに新しいアドレスに対する読出リクエスト信号とし
てＯＲ回路３３゜３４に入力される。
以上実施例より明らかなように本発明の方式を用いるこ
とにより、低速大容量メモリをデータバンク等のまとま
ったデータの記憶、再生に用いる場合、２台のＣＰＵの
共有メモリとして使用しても、各処理は各ＣＰＵのデー
タ転送のサイクルタイム間に行なうため、他のＣＰＨに
影響されることなく、また動作速度を変化させることな
く使用することができる。また、２台のＣＰＵのデータ
転送の書込が共合した場合でも、データ転送のサイクル
タイム間にそれぞれ書込、読出を行なうため、メモリの
速度はデータ転送のサイクルタイムの猛以上の速度であ
ればよい。
とにより、低速大容量メモリをデータバンク等のまとま
ったデータの記憶、再生に用いる場合、２台のＣＰＵの
共有メモリとして使用しても、各処理は各ＣＰＵのデー
タ転送のサイクルタイム間に行なうため、他のＣＰＨに
影響されることなく、また動作速度を変化させることな
く使用することができる。また、２台のＣＰＵのデータ
転送の書込が共合した場合でも、データ転送のサイクル
タイム間にそれぞれ書込、読出を行なうため、メモリの
速度はデータ転送のサイクルタイムの猛以上の速度であ
ればよい。
第１図は従来例におけるメモリ制御方式の回路を示す図
、第２図は本発明の一実施例におけるメモリ制御方式を
実現する回路を示す図、第３図は本発明の動作説明のた
めの各部信号波形図、第４図は第２図の書込、読出リク
エスト保持回路、同分離回路および制御信号発生回路の
具体例を示す回路図、第５図は同すクエスト保持回路、
リクエ名ト分離回路および制御信号発生回路の動作説明
のための信号波形図である。 １３嘗 １７・・・・・・アドレスデコーダ、１４＋１
８、−・・・・・・読出データ保持回路、１６，１９・
・・・・・書込データ保持回路、１６ ｔ ２０・・・
・・・アドレス保持カウンタ回路、２１・・・・・・書
込データ切替回路、２２・・・・・・メモリアドレス切
替回路、２３・・・・・・Ｒ／Ｗリクエスト保持回路、
２４・・・・・・Ｒ／Ｗリクエスト分離［９１路、２５
・・・・・・Ｒ／Ｗ制御信号発生回路、２６・・・・・
・メモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Δ
、第２図は本発明の一実施例におけるメモリ制御方式を
実現する回路を示す図、第３図は本発明の動作説明のた
めの各部信号波形図、第４図は第２図の書込、読出リク
エスト保持回路、同分離回路および制御信号発生回路の
具体例を示す回路図、第５図は同すクエスト保持回路、
リクエ名ト分離回路および制御信号発生回路の動作説明
のための信号波形図である。 １３嘗 １７・・・・・・アドレスデコーダ、１４＋１
８、−・・・・・・読出データ保持回路、１６，１９・
・・・・・書込データ保持回路、１６ ｔ ２０・・・
・・・アドレス保持カウンタ回路、２１・・・・・・書
込データ切替回路、２２・・・・・・メモリアドレス切
替回路、２３・・・・・・Ｒ／Ｗリクエスト保持回路、
２４・・・・・・Ｒ／Ｗリクエスト分離［９１路、２５
・・・・・・Ｒ／Ｗ制御信号発生回路、２６・・・・・
・メモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Δ
Claims (2)
- （１） メモリを２台のＣＰＵの共有メモリとして用
い各ＣＰＵの書込読出レジスタを通して前記メモリに対
し書込読出を行うとき、各ＣＰＵ用のアドレス保持手段
、書込データ保持手段および続出データ保持手段と、書
込読出信号分離保持手段と、書込読出信号発生手段とを
設け、読出は、前記各ＣＰＵのアドレスの設定により前
記アドレス保持手段にメモリアドレスを保持しアドレス
設定信号を前記書込読出信号分離保持手段により各ｃｐ
υの共合を分離し読出信号として保持し、前記書込続出
信号発生手段によりメモリ内容を読出し前記続出データ
保持手段に保持し、ＣＰＵの動作が読出しであれば保持
データを出力し、Ｃ，ＰＵの読出信号により前記アドレ
ス保持手段のアドレスをプラス１するとともに同信号を
前記書込読出信号分離保持手段に読出信号とじて保持し
次のアドレスに対するデータを読出し、ＣＰＵの動作が
瞥込みであればｃｐ■の書込信号により書込データを前
記書込データ保持手段に保持するとともに前記書込続出
信号分離保持手段により書込信号として保持し前記書込
読出信号発生手段によりメモリの速度に合わせて書込み
、書込みが終了すると前記アドレス保持手段のアドレス
をプラス１するとともに前記書込読出信号分離保持手段
に次のアドレスに対する読出信号として保持しプラス１
されたアドレスのメモリ内容を読出し、ｃｐυの読出書
込信号。 データ、アドレスを一時保持しＣＰＨのデータ転送のサ
イクルタイム間に処理を行なうことにより動作速度の遅
い大容量メモリ′を共有メモリとして動作させることを
特徴とするメモリ制御方式。 - （２） 書込読出信号分離保持手段は、各ＣＰＵの読
出信号、書込信号をそれぞれ保持する４個の保持手段と
、前記各保持手段の出力信号と他の３個の保持手段の反
転出力信号との論理積をそれぞれとる４個の論理積手段
と、前記論理積手段の出力信号をそれぞれ保持する４個
の第２保持手段からなり、前記論理積手段により前記そ
れぞれの保持手段の出力信号と他の３個の保持子 、
段の反転出力信号と論理積をとることにより書込読出信
号の時間差を検出し前記第２保持手段により保持するこ
とにより各ＣＰＵ０書込、読出の共合を分離保持するこ
とを特徴とする特許請求の範囲第１項記載のメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046481A JPS58101358A (ja) | 1981-12-11 | 1981-12-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046481A JPS58101358A (ja) | 1981-12-11 | 1981-12-11 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101358A true JPS58101358A (ja) | 1983-06-16 |
Family
ID=16424741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20046481A Pending JPS58101358A (ja) | 1981-12-11 | 1981-12-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200205U (ja) * | 1987-06-12 | 1988-12-23 |
-
1981
- 1981-12-11 JP JP20046481A patent/JPS58101358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200205U (ja) * | 1987-06-12 | 1988-12-23 |
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