JPS646495B2 - - Google Patents
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- Publication number
- JPS646495B2 JPS646495B2 JP58083065A JP8306583A JPS646495B2 JP S646495 B2 JPS646495 B2 JP S646495B2 JP 58083065 A JP58083065 A JP 58083065A JP 8306583 A JP8306583 A JP 8306583A JP S646495 B2 JPS646495 B2 JP S646495B2
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- output
- signal
- sound generator
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Electrophonic Musical Instruments (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は中央処理装置とサウンドジエネレータ
とを結合させるためのサウンドジエネレータ・イ
ンターフエース回路に関する。
とを結合させるためのサウンドジエネレータ・イ
ンターフエース回路に関する。
従来、この種のインターフエース回路はクロツ
ク等で同期を取る中央処理装置（以下CPUと記
す）とのインターフエースではデータが書込まれ
ている間に、外部データを保持できない、又
CPUを長時間ウエイト状態にするという欠点が
あつた。
ク等で同期を取る中央処理装置（以下CPUと記
す）とのインターフエースではデータが書込まれ
ている間に、外部データを保持できない、又
CPUを長時間ウエイト状態にするという欠点が
あつた。
本発明の目的は、上記欠点を除去し、データが
書込まれている間外部データを保持でき、CPU
を長時間ウエイト状態にしないサウンドジエネレ
ータ・インターフエース回路を提供することにあ
る。
書込まれている間外部データを保持でき、CPU
を長時間ウエイト状態にしないサウンドジエネレ
ータ・インターフエース回路を提供することにあ
る。
本発明のサウンドジエネレータ・インターフエ
ース回路は、中央処理装置から出力されるＩ／Ｏ
要求信号とライトストローブ信号を入力とする第
１のオア回路と、該第１のオア回路の出力を入力
としライト信号を出力するロウレベル・パルス幅
縮小回路と、前記中央処理装置から出力されるア
ドレス群信号を入力としアドレスを解読するアド
レスデコーダと、該アドレスデコーダの出力と前
記ロウレベル・パルス幅縮小回路の出力との論理
和をとる第２のオア回路と、サウンドジエネレー
タのレデイ信号を一方の入力とし前記第２のオア
回路の出力を他方の入力として両者の論理積を前
記サウンドジエネレータのチツプイネーブル端子
に入力するアンド回路と、前記中央処理装置から
出力されるデータ群信号を入力し前記アンド回路
の出力を制御信号として入力し前記サウンドジエ
ネレータへデータ群信号を出力するラツチ回路
と、前記中央処理装置のクロツクを前記サウンド
ジエネレータのクロツク入力端子に接続する配線
とを含んで構成される。
ース回路は、中央処理装置から出力されるＩ／Ｏ
要求信号とライトストローブ信号を入力とする第
１のオア回路と、該第１のオア回路の出力を入力
としライト信号を出力するロウレベル・パルス幅
縮小回路と、前記中央処理装置から出力されるア
ドレス群信号を入力としアドレスを解読するアド
レスデコーダと、該アドレスデコーダの出力と前
記ロウレベル・パルス幅縮小回路の出力との論理
和をとる第２のオア回路と、サウンドジエネレー
タのレデイ信号を一方の入力とし前記第２のオア
回路の出力を他方の入力として両者の論理積を前
記サウンドジエネレータのチツプイネーブル端子
に入力するアンド回路と、前記中央処理装置から
出力されるデータ群信号を入力し前記アンド回路
の出力を制御信号として入力し前記サウンドジエ
ネレータへデータ群信号を出力するラツチ回路
と、前記中央処理装置のクロツクを前記サウンド
ジエネレータのクロツク入力端子に接続する配線
とを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第１図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、CPU（中央処理装置１）から出
力されるＩ／Ｏ要求信号とライトストロー
ブ信号を入力とする第１のオア回路２と、こ
の第１のオア回路２の出力を入力としライト信号
IOWを出力するロウレベル・パルス幅縮小回路
３と、CPU１から出力されるアドレス群信号
ABxを入力としアドレスを解読するアドレスデ
コーダ６と、このアドレスデコーダ６の出力（負
のセレクト信号）とロウレベル・パルス幅縮
小回路３の出力（ライト信号）との論理和
をとる第２のオア回路４と、サウンドジエネレー
タ８のレデイ信号を一方の入力とし第２のオア回
路４の出力＋を他方の入力として両者の
論理積をサウンドジエネレータ８のチツプイネー
ブル端子に入力するアンド回路５と、CPU１
から出力されるデータ群信号DByを入力しアン
ド回路５の出力を制御信号としてイネーブル端子
に入力しサウンドジエネレータ８へデータ群信号
を出力するラツチ回路７と、CPU１のクロツク
φをサウンドジエネレータ８のクロツク入力端子
φSGに接続する配線とを含んで構成される。
力されるＩ／Ｏ要求信号とライトストロー
ブ信号を入力とする第１のオア回路２と、こ
の第１のオア回路２の出力を入力としライト信号
IOWを出力するロウレベル・パルス幅縮小回路
３と、CPU１から出力されるアドレス群信号
ABxを入力としアドレスを解読するアドレスデ
コーダ６と、このアドレスデコーダ６の出力（負
のセレクト信号）とロウレベル・パルス幅縮
小回路３の出力（ライト信号）との論理和
をとる第２のオア回路４と、サウンドジエネレー
タ８のレデイ信号を一方の入力とし第２のオア回
路４の出力＋を他方の入力として両者の
論理積をサウンドジエネレータ８のチツプイネー
ブル端子に入力するアンド回路５と、CPU１
から出力されるデータ群信号DByを入力しアン
ド回路５の出力を制御信号としてイネーブル端子
に入力しサウンドジエネレータ８へデータ群信号
を出力するラツチ回路７と、CPU１のクロツク
φをサウンドジエネレータ８のクロツク入力端子
φSGに接続する配線とを含んで構成される。
次に、この実施例の動作について説明する。
第２図は第１図に示す実施例の動作のタイミン
グ図である。
グ図である。
CPU１からクロツクφがサウンドジエネレー
タ８の端子φSGに送られている。CPU１からの
Ｉ／Ｏ要求信号とライトストローブ信号
WRが出されると第１のオア回路２で両者の論理
和がとられる。この論理和はロウレベル・パルス
幅縮小回路３でパルス幅が縮小されてライト信号
IOWとして出力される。
タ８の端子φSGに送られている。CPU１からの
Ｉ／Ｏ要求信号とライトストローブ信号
WRが出されると第１のオア回路２で両者の論理
和がとられる。この論理和はロウレベル・パルス
幅縮小回路３でパルス幅が縮小されてライト信号
IOWとして出力される。
CPU１からのアドレス群信号ABxはアドレス
デコーダ６で解読され負のセレクト信号とし
て出力される。第２のオア回路４はロウレベル・
パルス幅縮小回路３の出力とアドレスデコ
ーダ６の出力の論理和＋をアンド回
路５の一方の入力端子に入力する。アンド回路５
はサウンドジエネレータ８のレデイ端子からの出
力READY／を他方の入力としてそれらの論
理積をチツプイネーブル信号として出力し、
この出力をサウンドジエネレータ８の端子に
入力すると共にラツチ回路７の端子ENABLEに
も入力する。サウンドジエネレータの端子は
信号を検出し、端子READYは信号のネガ
テイブエツジを検出し、任意の時間ロウレベルに
なり、端子Dtにデータが入力完了した時ハイレ
ベルになる。ライトネーブル信号がロウレベ
ルの時、端子Dtに入力されるデータ群DByが有
効となる。ラツチ回路７は、アンド回路５からの
チツプイネーブル信号を制御信号として端子
ENABLEに入力し、CPU１のデータ群DByをサ
ウンドジエネレータ８の端子Dtに送る。ラツチ
回路７は端子ENABLEがハイレベルの時入力と
出力は同レベルになり、ロウレベルの時ロウレベ
ルに変化する前の入力レベルが出力される。
デコーダ６で解読され負のセレクト信号とし
て出力される。第２のオア回路４はロウレベル・
パルス幅縮小回路３の出力とアドレスデコ
ーダ６の出力の論理和＋をアンド回
路５の一方の入力端子に入力する。アンド回路５
はサウンドジエネレータ８のレデイ端子からの出
力READY／を他方の入力としてそれらの論
理積をチツプイネーブル信号として出力し、
この出力をサウンドジエネレータ８の端子に
入力すると共にラツチ回路７の端子ENABLEに
も入力する。サウンドジエネレータの端子は
信号を検出し、端子READYは信号のネガ
テイブエツジを検出し、任意の時間ロウレベルに
なり、端子Dtにデータが入力完了した時ハイレ
ベルになる。ライトネーブル信号がロウレベ
ルの時、端子Dtに入力されるデータ群DByが有
効となる。ラツチ回路７は、アンド回路５からの
チツプイネーブル信号を制御信号として端子
ENABLEに入力し、CPU１のデータ群DByをサ
ウンドジエネレータ８の端子Dtに送る。ラツチ
回路７は端子ENABLEがハイレベルの時入力と
出力は同レベルになり、ロウレベルの時ロウレベ
ルに変化する前の入力レベルが出力される。
以上のようにして、クロツクφで同期を取る
CPUでデータが書込まれている間、外部データ
を保持できる。これにより、サウンドジエネレー
タに正常なデータを供給でき、また、CPUがウ
エイト状態のときはリフレツシユ信号を出せない
ため、CPUを長時間ウエイト状態にすることを
なくすことができる。
CPUでデータが書込まれている間、外部データ
を保持できる。これにより、サウンドジエネレー
タに正常なデータを供給でき、また、CPUがウ
エイト状態のときはリフレツシユ信号を出せない
ため、CPUを長時間ウエイト状態にすることを
なくすことができる。
以上詳細に説明したように、本発明によれば、
クロツクで同期を取るCPUでデータが書込まれ
ている間外部データを保持できるため、サウンド
ジエネレータに正常なデータを供給でき、又、
CPUが長時間ウエイト状態にならないサウンド
ジエネレータ・インターフエース回路が得られる
のでその効果は大きい。
クロツクで同期を取るCPUでデータが書込まれ
ている間外部データを保持できるため、サウンド
ジエネレータに正常なデータを供給でき、又、
CPUが長時間ウエイト状態にならないサウンド
ジエネレータ・インターフエース回路が得られる
のでその効果は大きい。
第１図は本発明の一実施例のブロツク図、第２
図は第１図に示す実施例の動作のタイミング図で
ある。１……CPU（中央処理装置）、２……第１
のオア回路、３……ロウレベル・パルス幅縮小回
路、４……第２のオア回路、５……アンド回路、
６……アドレスデコーダ、７……ラツチ回路、８
……サウンドジエネレータ。
図は第１図に示す実施例の動作のタイミング図で
ある。１……CPU（中央処理装置）、２……第１
のオア回路、３……ロウレベル・パルス幅縮小回
路、４……第２のオア回路、５……アンド回路、
６……アドレスデコーダ、７……ラツチ回路、８
……サウンドジエネレータ。
Claims (1)
- １ 中央処理装置から出力されるＩ／Ｏ要求信号
とライトストローブ信号を入力とする第１のオア
回路と、該第１のオア回路の出力を入力としライ
ト信号を出力するロウレベル・パルス幅縮小回路
と、前記中央処理装置から出力されるアドレス群
信号を入力としアドレスを解読するアドレスデコ
ーダと、該アドレスデコーダの出力と前記ロウレ
ベル・パルス幅縮小回路の出力との論理和をとる
第２のオア回路と、サウンドジエネレータのレデ
イ信号を一方の入力とし前記第２のオア回路の出
力を他方の入力として両者の論理積を前記サウン
ドジエネレータのチツプイネーブル端子に入力す
るアンド回路と、前記中央処理装置から出力され
るデータ群信号を入力し前記アンド回路の出力を
制御信号として入力し前記サウンドジエネレータ
へデータ群信号を出力するラツチ回路と、前記中
央処理装置のクロツクを前記サウンドジエネレー
タのクロツク入力端子に接続する配線とを含むこ
とを特徴とするサウンドジエネレータ・インター
フエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083065A JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083065A JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208626A JPS59208626A (ja) | 1984-11-27 |
| JPS646495B2 true JPS646495B2 (ja) | 1989-02-03 |
Family
ID=13791776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083065A Granted JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208626A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191749A (en) * | 1981-05-20 | 1982-11-25 | Hitachi Ltd | Data transfer controller |
| JPS57212521A (en) * | 1981-06-24 | 1982-12-27 | Mitsubishi Electric Corp | Data output controlling circuit |
-
1983
- 1983-05-12 JP JP58083065A patent/JPS59208626A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208626A (ja) | 1984-11-27 |
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