JPS62102354A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPS62102354A JPS62102354A JP60242141A JP24214185A JPS62102354A JP S62102354 A JPS62102354 A JP S62102354A JP 60242141 A JP60242141 A JP 60242141A JP 24214185 A JP24214185 A JP 24214185A JP S62102354 A JPS62102354 A JP S62102354A
- Authority
- JP
- Japan
- Prior art keywords
- register
- access
- read
- processor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のプロセッサを有して構成されるシステムにおいて
、成るプロセッサから他のプロセッサのアクセス領域を
アクセスするに際して、他のプロセノサヘリード／ライ
トの区別をする情報を送ってこの情報をアクセスのため
の１つのステップを生じさせる手段とすることによって
命令ステップの削減、処理時間の短縮等を図っている。
、成るプロセッサから他のプロセッサのアクセス領域を
アクセスするに際して、他のプロセノサヘリード／ライ
トの区別をする情報を送ってこの情報をアクセスのため
の１つのステップを生じさせる手段とすることによって
命令ステップの削減、処理時間の短縮等を図っている。
本発明は、アクセス制御方式に関し、特に、共通バスを
介して送られて来るリード／ライトの識別情報をアクセ
スステップの削減に利用したアクセス制御方式に関する
ものである。
介して送られて来るリード／ライトの識別情報をアクセ
スステップの削減に利用したアクセス制御方式に関する
ものである。
情報処理システムには、複数のプロセッサを有するもの
があり、このようなシステムにおいては成るプロセッサ
から他のプロセッサのアクセス領域をアクセスしてデー
タの処理を行なっている。
があり、このようなシステムにおいては成るプロセッサ
から他のプロセッサのアクセス領域をアクセスしてデー
タの処理を行なっている。
このようなシステムにおいても、他のシステムと同様、
アクセスに要する時間の短いことが望まれるところであ
る。
アクセスに要する時間の短いことが望まれるところであ
る。
このような情報処理装置の従来例として所謂間接アクセ
ス制御方式によるものがあった。この方式においては、
メモリレジスタの格納データの“読み出し”には、間接
アクセス・アドレス・レジスタ（以下、ＩＤＡと称す）
のセット、間接アクセス・データ・レジスタ（以下、Ｉ
ＤＤと称す）のセット及びリードデータ転送の３ステツ
プ命令を必要としていた。
ス制御方式によるものがあった。この方式においては、
メモリレジスタの格納データの“読み出し”には、間接
アクセス・アドレス・レジスタ（以下、ＩＤＡと称す）
のセット、間接アクセス・データ・レジスタ（以下、Ｉ
ＤＤと称す）のセット及びリードデータ転送の３ステツ
プ命令を必要としていた。
また、このような従来の間接アクセス制御方式において
メモリレジスタへのデータの“書き込み”においても、
ＩＤＡのセット、ＩＤＤのセット及び書き込みデータの
転送という３ステツプ命令がやはり必要であった・ 〔発明が解決しようとする問題点〕 このような従来方式では、ＩＯＡのセント、ＩＤＤのセ
ント及び読み出し或いは書き込みデータの転送の３ステ
ツプを要し、命令ステップが多くなり、処理に要する時
間が長きになるといった問題点があった。
メモリレジスタへのデータの“書き込み”においても、
ＩＤＡのセット、ＩＤＤのセット及び書き込みデータの
転送という３ステツプ命令がやはり必要であった・ 〔発明が解決しようとする問題点〕 このような従来方式では、ＩＯＡのセント、ＩＤＤのセ
ント及び読み出し或いは書き込みデータの転送の３ステ
ツプを要し、命令ステップが多くなり、処理に要する時
間が長きになるといった問題点があった。
本発明はこのような点に鑑みて創作されたものであり、
命令ステ・７プ数を削減し処理時間を短縮化したアクセ
ス制御方式を提供することを目的としている。
命令ステ・７プ数を削減し処理時間を短縮化したアクセ
ス制御方式を提供することを目的としている。
第１図は本発明の原理ブロック図である。本発明は少な
くとも１つにアクセス領域を有し、共通バス１を介して
接続されるプロセッサ間で１つのプロセッサ２からアク
セス領域４を有するプロセッサ３のアクセス領域４をア
クセスしてデータ処理を進める情報処理システムにおい
て、所要のプロセッサ３のアドレスレジスタ５にリード
ライトフラグ６を設けると共に、アクセス時にリードラ
イトフラグ６に応答してリード用クロック又はライト用
クロック７を所定時間遅延させる遅延手段８．８°をリ
ード及びライト各別に設け、該遅延手段８．８゛の出力
に応答してリード又はライトのための所要の動作を生せ
しめるように構成したものである。
くとも１つにアクセス領域を有し、共通バス１を介して
接続されるプロセッサ間で１つのプロセッサ２からアク
セス領域４を有するプロセッサ３のアクセス領域４をア
クセスしてデータ処理を進める情報処理システムにおい
て、所要のプロセッサ３のアドレスレジスタ５にリード
ライトフラグ６を設けると共に、アクセス時にリードラ
イトフラグ６に応答してリード用クロック又はライト用
クロック７を所定時間遅延させる遅延手段８．８°をリ
ード及びライト各別に設け、該遅延手段８．８゛の出力
に応答してリード又はライトのための所要の動作を生せ
しめるように構成したものである。
プロセッサ３のアクセス領域４がプロセ、す２によって
アクセスされるに際して、プロセッサ２からプロセッサ
３のアドレスレジスタ４のリードライトフラグ６にリー
ド又はライトの別を示すフラグが立てられる。このフラ
グに応答して対応するクロックがそのための遅延手段８
又は８°にて遅延され、その出力が対応するアクセスの
所要の動作に供される。かくして、この所要の動作を生
ぜしめるためのプロセッサ２によるアクションは不要と
なる。
アクセスされるに際して、プロセッサ２からプロセッサ
３のアドレスレジスタ４のリードライトフラグ６にリー
ド又はライトの別を示すフラグが立てられる。このフラ
グに応答して対応するクロックがそのための遅延手段８
又は８°にて遅延され、その出力が対応するアクセスの
所要の動作に供される。かくして、この所要の動作を生
ぜしめるためのプロセッサ２によるアクションは不要と
なる。
第２図に本発明の一実施例を示す。２２０Ａ。
２２０ Ｂ、 ・・・はプロセッサ（メモリ）であり
、これらのプロセッサは共通バス２３０を介して接続可
能に構成されている。
、これらのプロセッサは共通バス２３０を介して接続可
能に構成されている。
プロセッサ２２０Ａでは、共通バス２３０に接続された
レシーバ２４１を介してアドレス信号２４３が間接アク
セス・アドレス・レジスタ（ＩＤＡ）２４５に供給され
、データ信号２４７が間接ライ１−・データ・レジスタ
（ＩＤＷ）２４９に供給される。このＩＤＡ２４５には
１ビツトのリード・ライト・フラグ（以下、ＲＷＦと称
す）ビット２５１が具わっている。
レシーバ２４１を介してアドレス信号２４３が間接アク
セス・アドレス・レジスタ（ＩＤＡ）２４５に供給され
、データ信号２４７が間接ライ１−・データ・レジスタ
（ＩＤＷ）２４９に供給される。このＩＤＡ２４５には
１ビツトのリード・ライト・フラグ（以下、ＲＷＦと称
す）ビット２５１が具わっている。
クロック制御回路２５３によって発生される第１クロツ
ク信号２５５及び第２クロフク信号２５７は、ＩＤＡ２
４５及びＩ ＤＷ２４９に供給される。
ク信号２５５及び第２クロフク信号２５７は、ＩＤＡ２
４５及びＩ ＤＷ２４９に供給される。
ＩＤＡ２４５からの出力アドレス信号２５９はレジスタ
２６１の番地指定用に供給され、ＩＤＡ２４５からの出
力データ信号２６３がレジスタ２６１の書き込みデータ
として印加される。このレジスタ２６１は、複数のレジ
スタＲＥＧＩ、２゜・・・・、ｎで成っている。
２６１の番地指定用に供給され、ＩＤＡ２４５からの出
力データ信号２６３がレジスタ２６１の書き込みデータ
として印加される。このレジスタ２６１は、複数のレジ
スタＲＥＧＩ、２゜・・・・、ｎで成っている。
第２クロツク信号２５７と［ＤＡ２４５のＲＷＦビット
２５１からの指示情報信号２６５の反転信号とがアンド
ゲート２６７によって論理積がとられ、その出力論理積
信号が遅延回路２６９によって１クロック相当分遅延さ
れた指示信号２７１がレジスタ２６１に供給される。ま
た、レジスタ２６１からの読み出しデータ信号２７３は
間接リード、データ・レジスタ（ＩＤＲ）２７５に供給
される。
２５１からの指示情報信号２６５の反転信号とがアンド
ゲート２６７によって論理積がとられ、その出力論理積
信号が遅延回路２６９によって１クロック相当分遅延さ
れた指示信号２７１がレジスタ２６１に供給される。ま
た、レジスタ２６１からの読み出しデータ信号２７３は
間接リード、データ・レジスタ（ＩＤＲ）２７５に供給
される。
第１クロツク信号２５５とＩＤＡ２４５のＲＷＦビット
２５１からの指示情報信号２６５とがアントゲ−１−２
７７に供給され、その出力論理積信号が遅延回路２７９
でｌクロック相当分遅延され、その遅延された指令信号
２８１がＩＤＲ２７５に印加される。
２５１からの指示情報信号２６５とがアントゲ−１−２
７７に供給され、その出力論理積信号が遅延回路２７９
でｌクロック相当分遅延され、その遅延された指令信号
２８１がＩＤＲ２７５に印加される。
ＩＤＲ２７５の出力データ信号２８３がドライバ２８５
に供給され、その転送データ信号２８７ｉ共通バス２３
０上に送り出される。
に供給され、その転送データ信号２８７ｉ共通バス２３
０上に送り出される。
上述した構成による動作を以下に述べる。
（ｉ）データ書込み（ライト）
いま、例えばレジスタ２６１の第２レジスタＲＥＧ２に
データを書き込む場合を考える。
データを書き込む場合を考える。
プロセッサ２２０Ｂから、レジスタ２６１のデータ格納
領域である第２レジスタＲＥＧ２を表すアドレス情報ｒ
ｏ Ｏ２」を共通バス２３０に送出する。また、このア
ドレス情報に１ビツトによる書込み指示情報“０”が共
に送出される。
領域である第２レジスタＲＥＧ２を表すアドレス情報ｒ
ｏ Ｏ２」を共通バス２３０に送出する。また、このア
ドレス情報に１ビツトによる書込み指示情報“０”が共
に送出される。
プロセッサ２２０Ａでは、ＩＤＡ２４５にアドレス情報
ｒｏ Ｏ２Ｊがセットされると共に、ＲＷＦビット２５
１には書込み指示情報“０”が格納される。つまり、Ｒ
ＷＦビット２５１にはフラグが立っていないことにより
、その出力である１旨示情報信号２６５は論理”Ｏ”で
あるから、第２クロツク信号２５７がアンドゲート２６
７を通過し、１クロック相当分遅延した書込み指示信号
２７１がレジスタ２６１に供給される。
ｒｏ Ｏ２Ｊがセットされると共に、ＲＷＦビット２５
１には書込み指示情報“０”が格納される。つまり、Ｒ
ＷＦビット２５１にはフラグが立っていないことにより
、その出力である１旨示情報信号２６５は論理”Ｏ”で
あるから、第２クロツク信号２５７がアンドゲート２６
７を通過し、１クロック相当分遅延した書込み指示信号
２７１がレジスタ２６１に供給される。
ＩＤＡ２４５にはアドレス情報ｒｏ Ｏ２Ｊがセットさ
れているので、そのアドレスを表す出力アドレス信号２
５９がレジスタ２６１に供給されている。従って、この
アドレス信号２５９及び書込み指示信号２７１によりレ
ジスタ２６１の第２レジスタＲＥＧ２のためのイネーブ
ル信号となる。
れているので、そのアドレスを表す出力アドレス信号２
５９がレジスタ２６１に供給されている。従って、この
アドレス信号２５９及び書込み指示信号２７１によりレ
ジスタ２６１の第２レジスタＲＥＧ２のためのイネーブ
ル信号となる。
一方、プロセッサ２２０Ｂから共通バス２３０上に送出
されたデータ信号はレシーバ２４１を介してＩＤＡ２４
５に印加されている。ところで、上述したイネーブル状
態を作り出す第２クロツク信号２５７によるタイミング
でＩ ＤＷ２４９にデータがセントされ、そのデータセ
ット状態を表す出力データ信号２６３はレジスタ２６１
に印加される。
されたデータ信号はレシーバ２４１を介してＩＤＡ２４
５に印加されている。ところで、上述したイネーブル状
態を作り出す第２クロツク信号２５７によるタイミング
でＩ ＤＷ２４９にデータがセントされ、そのデータセ
ット状態を表す出力データ信号２６３はレジスタ２６１
に印加される。
第２クロツク信号２５７を１クロック分遅延した形のイ
ネーブル信号２７１によって、Ｉ ＤＷ２４９のセット
データが第２レジスタＲＥＧ２に格納されることとなる
。すなわち、Ｉ ＤＷ２４９にセットするタイミングに
応じてデータ書き込みが実行される。
ネーブル信号２７１によって、Ｉ ＤＷ２４９のセット
データが第２レジスタＲＥＧ２に格納されることとなる
。すなわち、Ｉ ＤＷ２４９にセットするタイミングに
応じてデータ書き込みが実行される。
（ｉｉ ）データ読み出しくリード）
例えばレジスタ２６１の第２レジスタＲＥＧ２における
格納データを読み出して、共通バス２３０に送出する場
合を考える。
格納データを読み出して、共通バス２３０に送出する場
合を考える。
レジスタ２６１のデータ格納領域（ＲＥＧ２）を指定す
る動作は上述した（ｉ）データ書込の場合と同様である
。但し、プロセッサ２２０Ｂによってアドレス情報ｒｏ
Ｏ２ｊと共に指示情報“１”が送出され、これがＩＤ
Ａ２４５のＲＷＦビット２５１に格納される。
る動作は上述した（ｉ）データ書込の場合と同様である
。但し、プロセッサ２２０Ｂによってアドレス情報ｒｏ
Ｏ２ｊと共に指示情報“１”が送出され、これがＩＤ
Ａ２４５のＲＷＦビット２５１に格納される。
つまり、ＲＷＦビット２５１においてフラグが立ってい
ることにより指示情報信号２６５が論理“１”のため、
アンドゲート２６７を第２クロンク信号２５７は通過し
ない。そのため、レジスタ２６１には“書き込み”イネ
ーブル信号２７１は供給されないので、“読み出し”可
能状態にある。
ることにより指示情報信号２６５が論理“１”のため、
アンドゲート２６７を第２クロンク信号２５７は通過し
ない。そのため、レジスタ２６１には“書き込み”イネ
ーブル信号２７１は供給されないので、“読み出し”可
能状態にある。
ＩＤＡ２４５にセントされているアドレス“００２”が
レジスタ２６１に印加されているので、第２レジスタＲ
ＥＧ２における格納データの「読み出し」状態にある。
レジスタ２６１に印加されているので、第２レジスタＲ
ＥＧ２における格納データの「読み出し」状態にある。
ところで、指示情報信号２６５が論理“１”のため、Ｉ
ＤＡ２４５のアドレスセットを行なう第１クロツク信号
２５５がアンドゲート２７７を通過し、１クロック相当
分遅延した“読み出し”セット信号２８１がＩＤＲ２７
５に印加される。これに応じて、第２レジスタＲＥＣ；
２の格納データがＩＤＲ２７５にセットされる。つまり
、ＩＤＡ２４５のアドレスセットを行なうタイミングに
応じてデータ読み出しが実行される。
ＤＡ２４５のアドレスセットを行なう第１クロツク信号
２５５がアンドゲート２７７を通過し、１クロック相当
分遅延した“読み出し”セット信号２８１がＩＤＲ２７
５に印加される。これに応じて、第２レジスタＲＥＣ；
２の格納データがＩＤＲ２７５にセットされる。つまり
、ＩＤＡ２４５のアドレスセットを行なうタイミングに
応じてデータ読み出しが実行される。
このようにしてＩＤＲ２７５にセットされたデータは、
ドライバ２８５によって転送データ信号２８７として共
通バス２３０に転送される。
ドライバ２８５によって転送データ信号２８７として共
通バス２３０に転送される。
以上詳述した如く本発明によれば、ライト・アクセス時
或いはリード・アクセス時の命令ステップを少なくし処
理時間を短縮してアクセスに要するプロセッサの負担を
軽減すると共に共通バスの占有時間も短縮される。
或いはリード・アクセス時の命令ステップを少なくし処
理時間を短縮してアクセスに要するプロセッサの負担を
軽減すると共に共通バスの占有時間も短縮される。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図である
。 第１図において、 ｌは共通バス、 ２．３はプロセッサ、 ４はアクセス領域、 ５はアドレスレジスタ、 ６はリードライトフラグ、 ７はクロック、 ８．８゛は遅延手段である。 第２図において、 ２２０Ａ、２２０Ｂはプロセッサ、 ２３０は共通バス、 ２５１はリード・ライト・フラグ・ビット、零肩シ唱の
原理ブロック図 第１図
。 第１図において、 ｌは共通バス、 ２．３はプロセッサ、 ４はアクセス領域、 ５はアドレスレジスタ、 ６はリードライトフラグ、 ７はクロック、 ８．８゛は遅延手段である。 第２図において、 ２２０Ａ、２２０Ｂはプロセッサ、 ２３０は共通バス、 ２５１はリード・ライト・フラグ・ビット、零肩シ唱の
原理ブロック図 第１図
Claims (2)
- （１）少なくとも１つにアクセス領域を有し、共通バス
（１）を介して接続されるプロセッサ間で１つのプロセ
ッサ（２）からアクセス領域（４）を有するプロセッサ
（３）のアクセス領域（４）をアクセスしてデータ処理
を進める情報処理システムにおいて、 所要のプロセッサ（３）のアドレスレジスタ（５）にリ
ードライトフラグ（６）を設けると共に、アクセス時に
リードライトフラグ（６）に応答してリード用クロック
又はライト用クロック（７）を所定時間遅延させる遅延
手段（８、８’）をリード及びライト各別に設け、 該遅延手段（８、８’）の出力に応答してリード又はラ
イトのための所要の動作を生ぜしめるようにしたことを
特徴とするアクセス制御方式。 - （２）前記アクセス領域（４）へのアクセスは間接アク
セスであることを特徴とする特許請求の範囲第１項記載
のアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242141A JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242141A JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102354A true JPS62102354A (ja) | 1987-05-12 |
| JPH0580698B2 JPH0580698B2 (ja) | 1993-11-10 |
Family
ID=17084921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242141A Granted JPS62102354A (ja) | 1985-10-29 | 1985-10-29 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62102354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03273354A (ja) * | 1990-03-23 | 1991-12-04 | Japan Electron Control Syst Co Ltd | 制御装置の相互通信方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
-
1985
- 1985-10-29 JP JP60242141A patent/JPS62102354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03273354A (ja) * | 1990-03-23 | 1991-12-04 | Japan Electron Control Syst Co Ltd | 制御装置の相互通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580698B2 (ja) | 1993-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| JPS62102354A (ja) | アクセス制御方式 | |
| JPH07176183A (ja) | １サイクルで読み出し−修正−書き込みを行うメモリ・デバイス | |
| JPS60195661A (ja) | デ−タ処理システム | |
| US4330842A (en) | Valid memory address pin elimination | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JPS6232832B2 (ja) | ||
| JPS5856891B2 (ja) | 情報処理システム | |
| JPS617954A (ja) | 主メモリの読み出し方式 | |
| JP3048762B2 (ja) | 半導体集積回路装置 | |
| JPS60134956A (ja) | 情報処理システム | |
| JPH02171949A (ja) | Ｄｍａ転送方式 | |
| JPH064469A (ja) | 入出力装置制御方式 | |
| JPS59136862A (ja) | マルチコンピユ−タシステムにおける割込み制御装置 | |
| JPS5868170A (ja) | マルチ・プロセツサ・システム | |
| JPS59119456A (ja) | セグメンテイシヨンされたメモリのアクセス方式 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JPH06309272A (ja) | メモリアクセス方法 | |
| JPH01125621A (ja) | レジスタセット方式 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH053018B2 (ja) | ||
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JPH01230163A (ja) | 情報処理装置 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPH07182066A (ja) | Ｌｓｉおよびそのクロック信号制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |