JPH07182066A - Ｌｓｉおよびそのクロック信号制御方法 - Google Patents
Ｌｓｉおよびそのクロック信号制御方法Info
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- JPH07182066A JPH07182066A JP5324846A JP32484693A JPH07182066A JP H07182066 A JPH07182066 A JP H07182066A JP 5324846 A JP5324846 A JP 5324846A JP 32484693 A JP32484693 A JP 32484693A JP H07182066 A JPH07182066 A JP H07182066A
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- signal
- data
- clock
- lsi
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Abstract
(57)【要約】
【目的】 種々の外部素子を接続するＬＳＩにおいて、
外部素子のデ−タアクセスタイムが間に合わない場合で
も、書き込み読み出しアクセスを可能にし、設計時に使
用する外部素子の制約を無くすことにある。 【構成】 クロック遅延信号により、外部素子がＬＳＩ
のデ−タ入出力回路とデ−タ転送を行なっている任意の
時間だけ内部クロックを遅延させ、その期間、制御信号
を有効とする。ＬＳＩ内のクロック遅延回路は、クロッ
ク遅延信号が有効な間、内部クロック発生回路に対して
ウエイト状態を指示する。デ−タ入出力回路は、内部ク
ロック発生回路からの内部クロック信号をもとに動作す
る。
外部素子のデ−タアクセスタイムが間に合わない場合で
も、書き込み読み出しアクセスを可能にし、設計時に使
用する外部素子の制約を無くすことにある。 【構成】 クロック遅延信号により、外部素子がＬＳＩ
のデ−タ入出力回路とデ−タ転送を行なっている任意の
時間だけ内部クロックを遅延させ、その期間、制御信号
を有効とする。ＬＳＩ内のクロック遅延回路は、クロッ
ク遅延信号が有効な間、内部クロック発生回路に対して
ウエイト状態を指示する。デ−タ入出力回路は、内部ク
ロック発生回路からの内部クロック信号をもとに動作す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩおよびそれに接
続される外部素子に対して書き込み、読み出しのための
クロック信号制御方法に関し、特にデータアクセスタイ
ムが間に合わない外部素子を接続したＬＳＩと、その外
部素子との間のデータの書き込み、読み出しのためのク
ロック信号制御方法に関する。
続される外部素子に対して書き込み、読み出しのための
クロック信号制御方法に関し、特にデータアクセスタイ
ムが間に合わない外部素子を接続したＬＳＩと、その外
部素子との間のデータの書き込み、読み出しのためのク
ロック信号制御方法に関する。
【０００２】
【従来の技術】クロックに同期して書き込み、読み出し
を行う場合、クロック立上り時にチップ選択信号が選択
レベルにあると動作し、かつＲ／Ｗ信号がリードを示す
レベルであるときには読み出しサイクル、ライトを示す
レベルであるときには書き込みサイクルとなる。読み出
しサイクルにおいて、クロック信号の立上り後、一定時
間経過するとデータ出力端子に流出して情報が現われ
る。クロック立上りより出力データの現われるまでの時
間ｔ0をアクセスタイムと呼んでいる。つまり、アクセ
スタイムとは、アドレス信号決定より出力データの現わ
れるまでの時間である。ライトサイクルにおいては、ア
ドレス信号決定よりデータを書き込むまでの時間ｔ0で
ある。この場合、メモリはデータ入力端子の信号を取り
入れて、アドレス信号で選択されたメモリエリア内にこ
れを書き込む。従来、ＬＳＩに外部素子、例えば磁気テ
ープ装置や磁気ディスク装置を接続し、ＬＳＩ内のマイ
クロプロセッサ（ＭＰＵ）部から外部素子に対して書き
込み、読み出しのアクセスを行う場合、設計段階で外部
素子のアクセスタイムを考慮していた。
を行う場合、クロック立上り時にチップ選択信号が選択
レベルにあると動作し、かつＲ／Ｗ信号がリードを示す
レベルであるときには読み出しサイクル、ライトを示す
レベルであるときには書き込みサイクルとなる。読み出
しサイクルにおいて、クロック信号の立上り後、一定時
間経過するとデータ出力端子に流出して情報が現われ
る。クロック立上りより出力データの現われるまでの時
間ｔ0をアクセスタイムと呼んでいる。つまり、アクセ
スタイムとは、アドレス信号決定より出力データの現わ
れるまでの時間である。ライトサイクルにおいては、ア
ドレス信号決定よりデータを書き込むまでの時間ｔ0で
ある。この場合、メモリはデータ入力端子の信号を取り
入れて、アドレス信号で選択されたメモリエリア内にこ
れを書き込む。従来、ＬＳＩに外部素子、例えば磁気テ
ープ装置や磁気ディスク装置を接続し、ＬＳＩ内のマイ
クロプロセッサ（ＭＰＵ）部から外部素子に対して書き
込み、読み出しのアクセスを行う場合、設計段階で外部
素子のアクセスタイムを考慮していた。
【０００３】
【発明が解決しようとする課題】例えば、特開平４−３
３８８４６号公報に開示されている演算処理装置におい
ては、ＭＰＵ部を設計段階に設定した所定時間だけウエ
イト状態にすることにより、アクセスタイムの異なる複
数種のメモリに対するアクセスを可能としている。しか
し、このような方法では、アクセスタイムが設計段階に
設定した所定時間を上回る外部素子の場合には、その接
続が困難となる。また、一度設計したＬＳＩを外部素子
が変わる度に設計し直すことは、設計工数が無駄になる
という問題があった。本発明の目的は、このような従来
の課題を解決し、種々の外部素子をＬＳＩに接続した場
合でも、書き込み、読み出しを可能にして、外部素子の
アクセスタイムに柔軟に対応することができるクロック
信号制御方法を提供することにある。
３８８４６号公報に開示されている演算処理装置におい
ては、ＭＰＵ部を設計段階に設定した所定時間だけウエ
イト状態にすることにより、アクセスタイムの異なる複
数種のメモリに対するアクセスを可能としている。しか
し、このような方法では、アクセスタイムが設計段階に
設定した所定時間を上回る外部素子の場合には、その接
続が困難となる。また、一度設計したＬＳＩを外部素子
が変わる度に設計し直すことは、設計工数が無駄になる
という問題があった。本発明の目的は、このような従来
の課題を解決し、種々の外部素子をＬＳＩに接続した場
合でも、書き込み、読み出しを可能にして、外部素子の
アクセスタイムに柔軟に対応することができるクロック
信号制御方法を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロック信号制御方法は、（イ）外部素子
（２１〜２ｎ）を接続し、外部素子（２１〜２ｎ）に制
御信号を供給してデータの読み出しないし書き込みアク
セスを行うＬＳＩ（１）において、クロックを遅延させ
るための信号（５）を与え、外部素子（２１〜２ｎ）と
ＬＳＩ（１）との間でデ−タ転送を行なっている任意の
時間だけ内部クロック信号を遅延させ、制御信号を有効
とすることにより、外部素子（２１〜２ｎ）との間でデ
ータの読み出しないし書き込みを行うことを特徴として
いる。また、本発明のＬＳＩは、（ロ）内部クロックを
発生する内部クロック発生回路（１２）および内部クロ
ック発生回路（１２）からの内部クロック（６）に同期
して、接続された外部素子（２１〜２ｎ）に各種制御信
号を供給するデータ入出力回路（１３）を有するＬＳＩ
において、マイクロプログラムによりセットされた期間
中、クロック遅延信号を出力するクロック制御用外部レ
ジスタ（１０）と、外部レジスタ（１０）からのクロッ
ク遅延信号（５）により内部クロック発生回路（１２）
にウェイト状態を指示するクロック遅延回路（１１）と
を具備し、内部クロック発生回路（１２）はウェイト状
態が指示されている期間中、指定された時間だけ内部ク
ロック（６）を遅延させることを特徴としている。
め、本発明のクロック信号制御方法は、（イ）外部素子
（２１〜２ｎ）を接続し、外部素子（２１〜２ｎ）に制
御信号を供給してデータの読み出しないし書き込みアク
セスを行うＬＳＩ（１）において、クロックを遅延させ
るための信号（５）を与え、外部素子（２１〜２ｎ）と
ＬＳＩ（１）との間でデ−タ転送を行なっている任意の
時間だけ内部クロック信号を遅延させ、制御信号を有効
とすることにより、外部素子（２１〜２ｎ）との間でデ
ータの読み出しないし書き込みを行うことを特徴として
いる。また、本発明のＬＳＩは、（ロ）内部クロックを
発生する内部クロック発生回路（１２）および内部クロ
ック発生回路（１２）からの内部クロック（６）に同期
して、接続された外部素子（２１〜２ｎ）に各種制御信
号を供給するデータ入出力回路（１３）を有するＬＳＩ
において、マイクロプログラムによりセットされた期間
中、クロック遅延信号を出力するクロック制御用外部レ
ジスタ（１０）と、外部レジスタ（１０）からのクロッ
ク遅延信号（５）により内部クロック発生回路（１２）
にウェイト状態を指示するクロック遅延回路（１１）と
を具備し、内部クロック発生回路（１２）はウェイト状
態が指示されている期間中、指定された時間だけ内部ク
ロック（６）を遅延させることを特徴としている。
【０００５】
【作用】本発明においては、ＬＳＩにデータアクセスタ
イムの間に合わない外部素子を接続する場合には、ウェ
イト状態の時間を任意に設定することにより、クロック
信号をその外部素子に合わせて遅延させる。これによ
り、チップ選択信号（ＣＳ）、アウトイネーブル信号
（ＯＥ）、ライトイネーブル信号（ＷＥ）等を任意の時
間だけ延長し、入力レジスタがバス上のデータを読み込
むタイミング、外部素子の指定されたアドレス領域にデ
ータを書き込むタイミングをそれぞれ有効にすることが
できる。その結果、任意の外部素子とのデータアクセス
を可能にする。従って、外部素子のデータアクセスタイ
ムに関する制約がなくなり、設計段階で使用を検討した
外部素子以外の素子もＬＳＩに接続することが可能とな
る。
イムの間に合わない外部素子を接続する場合には、ウェ
イト状態の時間を任意に設定することにより、クロック
信号をその外部素子に合わせて遅延させる。これによ
り、チップ選択信号（ＣＳ）、アウトイネーブル信号
（ＯＥ）、ライトイネーブル信号（ＷＥ）等を任意の時
間だけ延長し、入力レジスタがバス上のデータを読み込
むタイミング、外部素子の指定されたアドレス領域にデ
ータを書き込むタイミングをそれぞれ有効にすることが
できる。その結果、任意の外部素子とのデータアクセス
を可能にする。従って、外部素子のデータアクセスタイ
ムに関する制約がなくなり、設計段階で使用を検討した
外部素子以外の素子もＬＳＩに接続することが可能とな
る。
【０００６】以下、本発明の実施例について、図面を参
照して説明する。図１は、本発明の一実施例を示すＬＳ
Ｉおよびこれに接続された外部素子のブロック図であ
る。図１において、ＬＳＩ１には、デ−タアクセスタイ
ムの異なる複数の外部記憶素子２１〜２ｎがアドレスバ
ス３、デ−タバス４、チップセレクト信号７、ライトイ
ネ−ブル信号８、アウトイネ−ブル信号９を介して接続
されている。ＬＳＩ１は、クロック遅延回路１１、内部
クロック発生回路１２、およびデ−タ入出力回路１３を
もつ。本発明では、ＬＳＩ１の外部にクロック制御用レ
ジスタ１０を結合して、クロック遅延信号５をクロック
遅延回路１１に送出するとともに、外部から基本クロッ
クを内部クロック発生回路１２に供給する。ＬＳＩ１が
デ−タ入力をおこなう場合は、デ−タを読み込むアドレ
スをアドレスバス３に確定した後、チップセレクト信号
７でデ−タアクセスする素子の選択を行なう。デ−タア
クセスする素子が確定後、アウトイネ−ブル信号９を有
効にして、デ−タの読み込みを行なう。
照して説明する。図１は、本発明の一実施例を示すＬＳ
Ｉおよびこれに接続された外部素子のブロック図であ
る。図１において、ＬＳＩ１には、デ−タアクセスタイ
ムの異なる複数の外部記憶素子２１〜２ｎがアドレスバ
ス３、デ−タバス４、チップセレクト信号７、ライトイ
ネ−ブル信号８、アウトイネ−ブル信号９を介して接続
されている。ＬＳＩ１は、クロック遅延回路１１、内部
クロック発生回路１２、およびデ−タ入出力回路１３を
もつ。本発明では、ＬＳＩ１の外部にクロック制御用レ
ジスタ１０を結合して、クロック遅延信号５をクロック
遅延回路１１に送出するとともに、外部から基本クロッ
クを内部クロック発生回路１２に供給する。ＬＳＩ１が
デ−タ入力をおこなう場合は、デ−タを読み込むアドレ
スをアドレスバス３に確定した後、チップセレクト信号
７でデ−タアクセスする素子の選択を行なう。デ−タア
クセスする素子が確定後、アウトイネ−ブル信号９を有
効にして、デ−タの読み込みを行なう。
【０００７】ＬＳＩ１がデ−タ出力をおこなう場合に
も、アドレスバス３が確定した後、チップセレクト信号
７で素子の選択を行ない、ライトイネ−ブル信号８を有
効にして、デ−タの出力を行なう。クロック遅延信号５
は、外部記憶素子２１〜２ｎがデ−タ入出力回路１３と
デ−タ転送を行なっている任意の時間、有効となる信号
である。クロック遅延信号５は、図示されていないＭＰ
Ｕ部のマイクロプログラムにより設定される。すなわ
ち、クロック信号を遅延させる場合、マイクロプログラ
ムがクロック遅延命令を発行し、クロック制御用の外部
レジスタ１０をセットする。クロック制御用の外部レジ
スタ１０がセットされている間、クロック遅延信号５は
有効となる。外部記憶素子２１〜２ｎとデ−タ入出力回
路１３とのデ−タ転送が終了した時点で、マイクロプロ
グラムによりクロック制御用の外部レジスタ１０をリセ
ットすることにより、クロック遅延信号５を無効とす
る。従って、クロック遅延信号５は、外部記憶素子２１
〜２ｎとデ−タ入出力回路１３とが、デ−タ転送中の任
意の時間だけ有効にすることができる。クロック遅延回
路１１は、クロック遅延信号５が有効な間だけ、内部ク
ロック発生回路１２に対してウエイト状態を指示する。
内部クロック発生回路１２は、ウェイトが指示された時
間だけクロックを所定時間だけ遅延させて発生し、内部
クロック６としてデータ入出力回路１３に供給する。デ
−タ入出力回路１３は、内部クロック発生回路１２から
の内部クロック信号６をもとに動作する。
も、アドレスバス３が確定した後、チップセレクト信号
７で素子の選択を行ない、ライトイネ−ブル信号８を有
効にして、デ−タの出力を行なう。クロック遅延信号５
は、外部記憶素子２１〜２ｎがデ−タ入出力回路１３と
デ−タ転送を行なっている任意の時間、有効となる信号
である。クロック遅延信号５は、図示されていないＭＰ
Ｕ部のマイクロプログラムにより設定される。すなわ
ち、クロック信号を遅延させる場合、マイクロプログラ
ムがクロック遅延命令を発行し、クロック制御用の外部
レジスタ１０をセットする。クロック制御用の外部レジ
スタ１０がセットされている間、クロック遅延信号５は
有効となる。外部記憶素子２１〜２ｎとデ−タ入出力回
路１３とのデ−タ転送が終了した時点で、マイクロプロ
グラムによりクロック制御用の外部レジスタ１０をリセ
ットすることにより、クロック遅延信号５を無効とす
る。従って、クロック遅延信号５は、外部記憶素子２１
〜２ｎとデ−タ入出力回路１３とが、デ−タ転送中の任
意の時間だけ有効にすることができる。クロック遅延回
路１１は、クロック遅延信号５が有効な間だけ、内部ク
ロック発生回路１２に対してウエイト状態を指示する。
内部クロック発生回路１２は、ウェイトが指示された時
間だけクロックを所定時間だけ遅延させて発生し、内部
クロック６としてデータ入出力回路１３に供給する。デ
−タ入出力回路１３は、内部クロック発生回路１２から
の内部クロック信号６をもとに動作する。
【０００８】図２、図３、図４、図５は、それぞれ通常
のクロック状態でのデータ入力動作、本発明が適用され
た時のデータ入力動作、通常のクロック状態でのデータ
出力動作、本発明が適用された時のデータ出力動作のタ
イムチャ−トである。先ず図２、図３のタイムチャ−ト
で、外部記憶素子２１〜２ｎのデ−タをＬＳＩ１に読み
込む場合の実施例を説明する。図２のタイムチャ−ト
は、デ−タ読み込み時に、デ−タアクセスタイムが間に
合わない外部記憶素子を接続した場合の実施例である。
内部クロック発生回路１２からは、基本クロックに同期
して内部クロック０〜７の８つの異なる位相を有するク
ロックが発生している。最初、Ｔ２のタイミングで、デ
−タを読み込む外部記憶素子のアドレスが確定する（斜
線の部分を参照）。次に、Ｔ３のタイミングで、外部記
憶素子のチップセレクト信号（ＣＳ信号）が確定し、Ｔ
４のタイミングで、選択された素子に対するアウトイネ
−ブル信号（ＯＥ信号）が確定する。ＯＥ信号が確定し
てからＴ５後に、読み込みを行う外部記憶素子の出力デ
−タが確定する（斜線の部分を参照）。デ−タバス上の
デ−タは、外部記憶素子の出力デ−タが確定してからＴ
６後に確定する（斜線の部分を参照）。
のクロック状態でのデータ入力動作、本発明が適用され
た時のデータ入力動作、通常のクロック状態でのデータ
出力動作、本発明が適用された時のデータ出力動作のタ
イムチャ−トである。先ず図２、図３のタイムチャ−ト
で、外部記憶素子２１〜２ｎのデ−タをＬＳＩ１に読み
込む場合の実施例を説明する。図２のタイムチャ−ト
は、デ−タ読み込み時に、デ−タアクセスタイムが間に
合わない外部記憶素子を接続した場合の実施例である。
内部クロック発生回路１２からは、基本クロックに同期
して内部クロック０〜７の８つの異なる位相を有するク
ロックが発生している。最初、Ｔ２のタイミングで、デ
−タを読み込む外部記憶素子のアドレスが確定する（斜
線の部分を参照）。次に、Ｔ３のタイミングで、外部記
憶素子のチップセレクト信号（ＣＳ信号）が確定し、Ｔ
４のタイミングで、選択された素子に対するアウトイネ
−ブル信号（ＯＥ信号）が確定する。ＯＥ信号が確定し
てからＴ５後に、読み込みを行う外部記憶素子の出力デ
−タが確定する（斜線の部分を参照）。デ−タバス上の
デ−タは、外部記憶素子の出力デ−タが確定してからＴ
６後に確定する（斜線の部分を参照）。
【０００９】しかし、ＬＳＩ１のデ−タ入出力回路１３
の入力レジスタは、Ｔ７のタイミングでデ−タバス上の
デ−タを取り込む為、このままではデ−タを読み込むこ
とが出来ない。つまり、ＯＥ信号が確定してからＴ５の
経過後、さらにＴ６の後にデータバス上のデータが確定
するが、データ入出力回路１３入力レジスタはＴ７のタ
イミングで、取り込んでしまい、このタイミングではＯ
Ｅ信号とＣＳ信号が無効となってしまうため、正しいデ
ータを取り込めない。この場合、ＯＥ信号とＣＳ信号
は、それぞれ内部クロック２と内部クロック３の立下り
で終了する。図２のように、本発明が適用されない場合
には、読み込みデータがデータバス上に確定する以前に
取り込んでしまうため、誤動作となる。これを解決する
ためには、内部クロック信号をＴ８遅延させて、ＯＥ信
号とＣＳ信号の有無期間を延長することにより初めてデ
−タアクセスが可能となる。図３は、内部クロック信号
をＴ８遅延させた場合のタイムチャ−トである。クロッ
ク遅延信号は、デ−タ転送を実行している間有効となる
信号であり、クロック遅延回路１１によってクロック遅
延信号が有効な間（Ｔ１の間）、内部クロック信号全て
Ｔ８の時間だけ遅延される。ＬＳＩ１のデ−タ入出力回
路１３の入力レジスタは内部クロック４の立上りに同期
してデ−タを取り込むが、全ての内部クロック信号がＴ
８だけ遅延されることにより、タイミングがＴ８遅れる
ため、ＯＥ信号とＣＳ信号の有効期間が延長されてデ−
タアクセスが可能となる。すなわち、前述のように、デ
ータバス上のデータは、外部記憶素子の出力データが確
定してからＴ６の後に確定するが（斜線の部分を参
照）、データ入出力回路１３はＴ７のタイミングでデー
タを取り込み（斜線の部分を参照）、その時点ではＯＥ
信号とＣＳ信号が有効であるため、十分に間に合うこと
になる。
の入力レジスタは、Ｔ７のタイミングでデ−タバス上の
デ−タを取り込む為、このままではデ−タを読み込むこ
とが出来ない。つまり、ＯＥ信号が確定してからＴ５の
経過後、さらにＴ６の後にデータバス上のデータが確定
するが、データ入出力回路１３入力レジスタはＴ７のタ
イミングで、取り込んでしまい、このタイミングではＯ
Ｅ信号とＣＳ信号が無効となってしまうため、正しいデ
ータを取り込めない。この場合、ＯＥ信号とＣＳ信号
は、それぞれ内部クロック２と内部クロック３の立下り
で終了する。図２のように、本発明が適用されない場合
には、読み込みデータがデータバス上に確定する以前に
取り込んでしまうため、誤動作となる。これを解決する
ためには、内部クロック信号をＴ８遅延させて、ＯＥ信
号とＣＳ信号の有無期間を延長することにより初めてデ
−タアクセスが可能となる。図３は、内部クロック信号
をＴ８遅延させた場合のタイムチャ−トである。クロッ
ク遅延信号は、デ−タ転送を実行している間有効となる
信号であり、クロック遅延回路１１によってクロック遅
延信号が有効な間（Ｔ１の間）、内部クロック信号全て
Ｔ８の時間だけ遅延される。ＬＳＩ１のデ−タ入出力回
路１３の入力レジスタは内部クロック４の立上りに同期
してデ−タを取り込むが、全ての内部クロック信号がＴ
８だけ遅延されることにより、タイミングがＴ８遅れる
ため、ＯＥ信号とＣＳ信号の有効期間が延長されてデ−
タアクセスが可能となる。すなわち、前述のように、デ
ータバス上のデータは、外部記憶素子の出力データが確
定してからＴ６の後に確定するが（斜線の部分を参
照）、データ入出力回路１３はＴ７のタイミングでデー
タを取り込み（斜線の部分を参照）、その時点ではＯＥ
信号とＣＳ信号が有効であるため、十分に間に合うこと
になる。
【００１０】図４、図５タイムチャ−トで、ＬＳＩ１の
出力レジスタのデ−タを外部記憶素子２１〜２ｎに書き
込む場合の実施例を説明する。図４のタイムチャ−ト
は、デ−タ書き込み時にデ−タアクセスタイムが間に合
わない外部記憶素子を接続した場合の実施例である。Ｔ
１０のタイミングで、デ−タを書き込む外部記憶素子の
アドレスが確定する（斜線の部分を参照）。次に、Ｔ１
１のタイミングで、外部記憶素子のＣＳ信号が確定し、
Ｔ１２のタイミングで、選択された素子に対するライト
イネ−ブル信号（ＷＥ信号）が確定する。書き込みを行
なうべき、出力レジスタの出力デ−タは、Ｔ１３のタイ
ミングで確定する（斜線の部分を参照）。書き込みを行
なうデ−タは、出力レジスタの出力デ−タが確定してか
らＴ１４後にデ−タバスに確定し（斜線の部分を参
照）、ＷＥ信号が確定してからＴ１５後に外部記憶素子
に出力デ−タが書き込まれる。しかし、Ｔ１５後には既
にＷＥ信号、ＣＳ信号は無効となっている為、このまま
では外部記憶素子にデ−タを書き込むことはできない。
ＷＥ信号とＣＳ信号の有効期間は内部クロック２および
内部クロック３の各立下りに同期して終了するが、これ
らの有効期間が短いためにデータを書き込めない。これ
を書き込めるようにするためには、内部クロックを遅延
させることにより、ＷＥ信号、ＣＳ信号をＴ１６だけ遅
延させればよい。これにより、初めてデ−タアクセスが
可能となる。
出力レジスタのデ−タを外部記憶素子２１〜２ｎに書き
込む場合の実施例を説明する。図４のタイムチャ−ト
は、デ−タ書き込み時にデ−タアクセスタイムが間に合
わない外部記憶素子を接続した場合の実施例である。Ｔ
１０のタイミングで、デ−タを書き込む外部記憶素子の
アドレスが確定する（斜線の部分を参照）。次に、Ｔ１
１のタイミングで、外部記憶素子のＣＳ信号が確定し、
Ｔ１２のタイミングで、選択された素子に対するライト
イネ−ブル信号（ＷＥ信号）が確定する。書き込みを行
なうべき、出力レジスタの出力デ−タは、Ｔ１３のタイ
ミングで確定する（斜線の部分を参照）。書き込みを行
なうデ−タは、出力レジスタの出力デ−タが確定してか
らＴ１４後にデ−タバスに確定し（斜線の部分を参
照）、ＷＥ信号が確定してからＴ１５後に外部記憶素子
に出力デ−タが書き込まれる。しかし、Ｔ１５後には既
にＷＥ信号、ＣＳ信号は無効となっている為、このまま
では外部記憶素子にデ−タを書き込むことはできない。
ＷＥ信号とＣＳ信号の有効期間は内部クロック２および
内部クロック３の各立下りに同期して終了するが、これ
らの有効期間が短いためにデータを書き込めない。これ
を書き込めるようにするためには、内部クロックを遅延
させることにより、ＷＥ信号、ＣＳ信号をＴ１６だけ遅
延させればよい。これにより、初めてデ−タアクセスが
可能となる。
【００１１】図５は、ＷＥ信号、ＣＳ信号をＴ１６だけ
遅延させた場合のタイムチャ−トである。クロック遅延
信号は、デ−タ入出力回路１３の出力レジスタのデ−タ
が、外部記憶素子２１〜２ｎに確定するまでの間有効と
なる信号であり、クロック遅延回路１１によってクロッ
ク遅延信号が有効な間（Ｔ９の間）、内部クロック信号
は遅延される。内部クロックがＴ１６遅延されることに
より、ＷＥ信号、ＣＳ信号もＴ１６だけ遅延されるの
で、外部記憶素子へのデ−タの書き込みが可能となる。
すなわち、アドレスがＴ１０のタイミングで確定され
（斜線の部分を参照）、Ｔ１１、Ｔ１２の各タイミング
でＷＥとＣＳが確定するが、これらは内部クロック２，
３の立下りが遅延されたことによりＴ１５まで遅延され
る。入出力レジスタ１３の出力データは、Ｔ１３のタイ
ミングで確定し（斜線の部分を参照）、Ｔ１４のタイミ
ングでデータバスに確定する（斜線の部分を参照）。そ
して、ＷＥ信号が確定してからＴ１５の後に、外部記憶
素子に出力デ−タが書き込まれる（斜線の部分を参
照）。出力データが書き込まれたのは、内部クロック
２，３が遅延されて、ＷＥとＣＳの有効期間が延長され
たからである。このようにして、読み出し時、書き込み
時ともに、クロック遅延信号が有効である期間（Ｔ１、
Ｔ９）を変化させることで、ＬＳＩ１は、アクセスタイ
ムが間に合わず接続が不可能であった外部記憶素子との
アクセスにも、柔軟に対応することが可能となる。
遅延させた場合のタイムチャ−トである。クロック遅延
信号は、デ−タ入出力回路１３の出力レジスタのデ−タ
が、外部記憶素子２１〜２ｎに確定するまでの間有効と
なる信号であり、クロック遅延回路１１によってクロッ
ク遅延信号が有効な間（Ｔ９の間）、内部クロック信号
は遅延される。内部クロックがＴ１６遅延されることに
より、ＷＥ信号、ＣＳ信号もＴ１６だけ遅延されるの
で、外部記憶素子へのデ−タの書き込みが可能となる。
すなわち、アドレスがＴ１０のタイミングで確定され
（斜線の部分を参照）、Ｔ１１、Ｔ１２の各タイミング
でＷＥとＣＳが確定するが、これらは内部クロック２，
３の立下りが遅延されたことによりＴ１５まで遅延され
る。入出力レジスタ１３の出力データは、Ｔ１３のタイ
ミングで確定し（斜線の部分を参照）、Ｔ１４のタイミ
ングでデータバスに確定する（斜線の部分を参照）。そ
して、ＷＥ信号が確定してからＴ１５の後に、外部記憶
素子に出力デ−タが書き込まれる（斜線の部分を参
照）。出力データが書き込まれたのは、内部クロック
２，３が遅延されて、ＷＥとＣＳの有効期間が延長され
たからである。このようにして、読み出し時、書き込み
時ともに、クロック遅延信号が有効である期間（Ｔ１、
Ｔ９）を変化させることで、ＬＳＩ１は、アクセスタイ
ムが間に合わず接続が不可能であった外部記憶素子との
アクセスにも、柔軟に対応することが可能となる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
クロック遅延信号の有効となる期間を変化させることに
より、ＬＳＩに種々のデ−タアクセスタイムを持つ外部
素子の接続が可能となって、設計段階に使用検討した外
部素子以外の素子も接続可能となる。
クロック遅延信号の有効となる期間を変化させることに
より、ＬＳＩに種々のデ−タアクセスタイムを持つ外部
素子の接続が可能となって、設計段階に使用検討した外
部素子以外の素子も接続可能となる。
【図１】本発明の一実施例を示すＬＳＩと外部記憶素子
とのブロック構成図である。
とのブロック構成図である。
【図２】通常の内部クロック供給時のデ−タ入力動作を
示すタイムチャ−トである。
示すタイムチャ−トである。
【図３】本発明の一実施例を示すデ−タ入力動作を示す
タイムチャ−トである。
タイムチャ−トである。
【図４】通常の内部クロック供給時のデ−タ出力動作を
示すタイムチャ−トである。
示すタイムチャ−トである。
【図５】本発明の一実施例を示すデ−タ出力動作を示す
タイムチャ−トである。
タイムチャ−トである。
１…ＬＳＩ ２…外部素子 ５…クロック遅延信号 ６…内部クロック信号 ７…チップセレクト信号 １０…クロック制御用レジスタ １１…クロック遅延回路 １２…内部クロック発生回路 １３…デ−タ入出力回路
Claims (2)
- 【請求項１】 外部素子を接続し、該外部素子に制御信
号を供給してデータの読み出しないし書き込みアクセス
を行うＬＳＩにおいて、クロックを遅延させるための信
号を与え、上記外部素子とＬＳＩとの間でデ−タ転送を
行なっている任意の時間だけ内部クロック信号を遅延さ
せ、制御信号を有効とすることにより、該外部素子との
間でデータの読み出しないし書き込みを行うことを特徴
とするクロック信号制御方法。 - 【請求項２】 内部クロックを発生する内部クロック発
生回路および該内部クロック発生回路からの内部クロッ
クに同期して、接続された外部素子に各種制御信号を供
給するデータ入出力回路を有するＬＳＩにおいて、マイ
クロプログラムによりセットされた期間中、クロック遅
延信号を出力するクロック制御用外部レジスタと、該外
部レジスタからのクロック遅延信号により上記内部クロ
ック発生回路にウェイト状態を指示するクロック遅延回
路とを具備し、該内部クロック発生回路は上記ウェイト
状態が指示されている期間中、指定された時間だけ内部
クロックを遅延させることを特徴とするＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324846A JPH07182066A (ja) | 1993-12-22 | 1993-12-22 | Ｌｓｉおよびそのクロック信号制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324846A JPH07182066A (ja) | 1993-12-22 | 1993-12-22 | Ｌｓｉおよびそのクロック信号制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182066A true JPH07182066A (ja) | 1995-07-21 |
Family
ID=18170329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324846A Pending JPH07182066A (ja) | 1993-12-22 | 1993-12-22 | Ｌｓｉおよびそのクロック信号制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010072878A (ja) * | 2008-09-17 | 2010-04-02 | Ricoh Co Ltd | データ処理回路、画像処理装置、及び、データ処理方法 |
-
1993
- 1993-12-22 JP JP5324846A patent/JPH07182066A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010072878A (ja) * | 2008-09-17 | 2010-04-02 | Ricoh Co Ltd | データ処理回路、画像処理装置、及び、データ処理方法 |
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