JPH1196112A - Ｉ／ｏポート - Google Patents
Ｉ／ｏポートInfo
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- JPH1196112A JPH1196112A JP25580297A JP25580297A JPH1196112A JP H1196112 A JPH1196112 A JP H1196112A JP 25580297 A JP25580297 A JP 25580297A JP 25580297 A JP25580297 A JP 25580297A JP H1196112 A JPH1196112 A JP H1196112A
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- JP
- Japan
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- clock
- register
- signal
- synchronization
- data
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Abstract
(57)【要約】
【課題】 回路内部で同期化が必要な制御ポートの書き
込みに伴う再同期化用レジスタのメタステーブルを防止
し、更に内部回路で同期化された動作ステータスを読み
出すときに生じる読み出しポートレジスタのメタステー
ブルを防止する。 【解決手段】 Ｉ／Ｏ書き込みポートの場合、レジスタ
１はＩ／Ｏ書き込み信号／ＩＯＷが入力すなわちアサー
トされると、データバス上のデータＤＡＴＡをラッチす
る。その後、同期化レジスタ２はラッチしたデータ＊Ｓ
を内部クロックに同期した同期化クロックＷＴＣＬＫで
同期化する。このとき、Ｉ／Ｏ書き込み信号／ＩＯＷ
と内部クロックとの取り込みタイミングが近く、同期化
する際にメタステーブルを起こす可能性のあるタイミン
グの場合は、同期化レジスタは前記同期化クロックＷＴ
ＣＬＫを１クロック分遅らせて発生する。
込みに伴う再同期化用レジスタのメタステーブルを防止
し、更に内部回路で同期化された動作ステータスを読み
出すときに生じる読み出しポートレジスタのメタステー
ブルを防止する。 【解決手段】 Ｉ／Ｏ書き込みポートの場合、レジスタ
１はＩ／Ｏ書き込み信号／ＩＯＷが入力すなわちアサー
トされると、データバス上のデータＤＡＴＡをラッチす
る。その後、同期化レジスタ２はラッチしたデータ＊Ｓ
を内部クロックに同期した同期化クロックＷＴＣＬＫで
同期化する。このとき、Ｉ／Ｏ書き込み信号／ＩＯＷ
と内部クロックとの取り込みタイミングが近く、同期化
する際にメタステーブルを起こす可能性のあるタイミン
グの場合は、同期化レジスタは前記同期化クロックＷＴ
ＣＬＫを１クロック分遅らせて発生する。
Description
【０００１】
【発明の属する技術分野】本発明は外部からのデータを
入力あるいは外部へデータを出力するためのＩ／Ｏポー
トに関する。
入力あるいは外部へデータを出力するためのＩ／Ｏポー
トに関する。
【０００２】
【従来の技術】従来の書き込みポートは図７に示す様
な、Ｉ／Ｏライト信号／ＩＯＷの後縁（立ち上がり）で
データバスのデータをレジスタ１４に書き込むものが多
かった。又、同期回路の制御に使うコマンドポートの場
合、図８に示す様に、Ｉ／Ｏライト信号／ＩＯＷで書き
込まれたデータを内部クロックＣＬＫで取り込む方式が
取られてきた。
な、Ｉ／Ｏライト信号／ＩＯＷの後縁（立ち上がり）で
データバスのデータをレジスタ１４に書き込むものが多
かった。又、同期回路の制御に使うコマンドポートの場
合、図８に示す様に、Ｉ／Ｏライト信号／ＩＯＷで書き
込まれたデータを内部クロックＣＬＫで取り込む方式が
取られてきた。
【０００３】更に従来の読み出しポートは図１０に示す
様な、Ｉ／Ｏリード信号／ＩＯＲがアサートされている
間つまり有効な期間（この場合はローレベル期間中）、
ステータスのゲートを開けるだけのものが多かった。
様な、Ｉ／Ｏリード信号／ＩＯＲがアサートされている
間つまり有効な期間（この場合はローレベル期間中）、
ステータスのゲートを開けるだけのものが多かった。
【０００４】又、ホストＣＰＵクロックではなく内部ク
ロックなどに同期して変化するステータスの場合は、図
１１に示す様にＩ／Ｏリード信号／ＩＯＲがアサートさ
れている間はデータが変化しないようラッチしておく方
法が取られてきた。
ロックなどに同期して変化するステータスの場合は、図
１１に示す様にＩ／Ｏリード信号／ＩＯＲがアサートさ
れている間はデータが変化しないようラッチしておく方
法が取られてきた。
【０００５】
【発明が解決しようとする課題】図７に示す従来の書き
込みポートの場合は、ＣＰＵのクロックに同期したＩ／
Ｏライト信号／ＩＯＷにより取り込んだデータを内部回
路で使用するもので、書き込まれたコマンドは内部クロ
ックには同期しない。そのため、書き込みのタイミング
によっては、内部レジスタがメタステーブルを引き起こ
しノイズの発生、誤動作に発展することがある。
込みポートの場合は、ＣＰＵのクロックに同期したＩ／
Ｏライト信号／ＩＯＷにより取り込んだデータを内部回
路で使用するもので、書き込まれたコマンドは内部クロ
ックには同期しない。そのため、書き込みのタイミング
によっては、内部レジスタがメタステーブルを引き起こ
しノイズの発生、誤動作に発展することがある。
【０００６】図８に示すように内部クロックＣＬＫで同
期化した場合は、内部回路での動作上の問題を起こすこ
とは無いが、書き込みのタイミングによっては同期化レ
ジスタ１６がメタステーブルを起こすことがある。この
メタステーブルとは図９に示すように、例えばＩ／Ｏラ
イト信号／ＩＯＷの後縁直後に内部クロックＣＬＫが立
ち上がり、データ＊Ｓが不安定なタイミングでレジスタ
１６が取り込みを行うことを示す。メタステーブルを引
き起こせば電源ラインに大きなノイズが乗るのでＥＭＩ
特性が悪化する。即ちノイズが電波として放射され、周
辺回路に悪影響を与える。
期化した場合は、内部回路での動作上の問題を起こすこ
とは無いが、書き込みのタイミングによっては同期化レ
ジスタ１６がメタステーブルを起こすことがある。この
メタステーブルとは図９に示すように、例えばＩ／Ｏラ
イト信号／ＩＯＷの後縁直後に内部クロックＣＬＫが立
ち上がり、データ＊Ｓが不安定なタイミングでレジスタ
１６が取り込みを行うことを示す。メタステーブルを引
き起こせば電源ラインに大きなノイズが乗るのでＥＭＩ
特性が悪化する。即ちノイズが電波として放射され、周
辺回路に悪影響を与える。
【０００７】図１０に示す読み出しポートの場合は、Ｉ
／Ｏリード信号／ＩＯＲがアサートされている間に、内
部クロックに同期して発生しているステータスビットが
変化しなければ良いが、変化すると、パリティービット
やＥＣＣ回路がある場合にその回路の遅延時間を保証で
きないため誤動作することがある。そこで、図１１に示
す様にＩ／Ｏリード信号／ＩＯＲがアサートされている
間はラッチ１９によりステータスをラッチし、データラ
インを変化させないようにする。しかしこの場合でもＩ
／Ｏリード信号／ＩＯＲのタイミングによってはこのラ
ッチ１９にメタステーブルを起こすことがある。メタス
テーブルを引き起こせば前述のように電源ラインに大き
なノイズが乗るのでＥＭＩ特性が悪化する。
／Ｏリード信号／ＩＯＲがアサートされている間に、内
部クロックに同期して発生しているステータスビットが
変化しなければ良いが、変化すると、パリティービット
やＥＣＣ回路がある場合にその回路の遅延時間を保証で
きないため誤動作することがある。そこで、図１１に示
す様にＩ／Ｏリード信号／ＩＯＲがアサートされている
間はラッチ１９によりステータスをラッチし、データラ
インを変化させないようにする。しかしこの場合でもＩ
／Ｏリード信号／ＩＯＲのタイミングによってはこのラ
ッチ１９にメタステーブルを起こすことがある。メタス
テーブルを引き起こせば前述のように電源ラインに大き
なノイズが乗るのでＥＭＩ特性が悪化する。
【０００８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、回路内部で同期化が必要な制御ポ
ートの書き込みに伴う再同期化用レジスタのメタステー
ブルを防止することである。又この発明の目的は内部回
路で同期化された動作ステータスを読み出すときに生じ
る読み出しポートレジスタのメタステーブルを防止する
ことである。
もので、その目的は、回路内部で同期化が必要な制御ポ
ートの書き込みに伴う再同期化用レジスタのメタステー
ブルを防止することである。又この発明の目的は内部回
路で同期化された動作ステータスを読み出すときに生じ
る読み出しポートレジスタのメタステーブルを防止する
ことである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＩ／Ｏポートは書き込みコマンドで一旦ラ
ッチされたデータを内部クロックに同期した同期化クロ
ックで再度ラッチする。書き込みコマンドのタイミング
に応じて同期化クロックの生成が停止される。又、読み
出しコマンドが入力されている間、ステータスレジスタ
の書き込みクロックは停止される。
め、本発明のＩ／Ｏポートは書き込みコマンドで一旦ラ
ッチされたデータを内部クロックに同期した同期化クロ
ックで再度ラッチする。書き込みコマンドのタイミング
に応じて同期化クロックの生成が停止される。又、読み
出しコマンドが入力されている間、ステータスレジスタ
の書き込みクロックは停止される。
【００１０】即ち本発明のＩ／Ｏ書き込みポートは、デ
ータバスに接続され、Ｉ／Ｏ書き込み信号により該デー
タバス上のデータを取り込むレジスタと、前記レジスタ
の出力に接続され、内部クロックに同期した同期化クロ
ックにより前記レジスタの出力データを取り込む同期化
レジスタと、Ｉ／Ｏ書き込み信号がアサートされている
間、前記同期化レジスタに対する前記同期化クロックの
供給を停止する停止手段を具備する。
ータバスに接続され、Ｉ／Ｏ書き込み信号により該デー
タバス上のデータを取り込むレジスタと、前記レジスタ
の出力に接続され、内部クロックに同期した同期化クロ
ックにより前記レジスタの出力データを取り込む同期化
レジスタと、Ｉ／Ｏ書き込み信号がアサートされている
間、前記同期化レジスタに対する前記同期化クロックの
供給を停止する停止手段を具備する。
【００１１】又本発明のＩ／Ｏ書き込みポートは、デー
タバスに接続され、Ｉ／Ｏ書き込み信号により該データ
バス上のデータを取り込むレジスタと、前記レジスタの
出力に接続され、内部クロックに同期した同期化クロッ
クにより前記レジスタの出力データを取り込む同期化レ
ジスタと、前記Ｉ／Ｏ書き込み信号がアサートされてい
ないとき、前記内部クロックに同期した同期パルスを発
生し、前記Ｉ／Ｏ書き込み信号がアサートされていると
き、前記同期パルスの発生を停止することにより前記同
期化クロックを生成するクロック生成手段を具備する。
タバスに接続され、Ｉ／Ｏ書き込み信号により該データ
バス上のデータを取り込むレジスタと、前記レジスタの
出力に接続され、内部クロックに同期した同期化クロッ
クにより前記レジスタの出力データを取り込む同期化レ
ジスタと、前記Ｉ／Ｏ書き込み信号がアサートされてい
ないとき、前記内部クロックに同期した同期パルスを発
生し、前記Ｉ／Ｏ書き込み信号がアサートされていると
き、前記同期パルスの発生を停止することにより前記同
期化クロックを生成するクロック生成手段を具備する。
【００１２】本発明のＩ／Ｏ書き込みポートの場合、前
記レジスタはＩ／Ｏ書き込み信号が入力すなわちアサー
トされると、データバス上のデータをラッチする。その
後、前記同期化レジスタはラッチしたデータを内部クロ
ックに同期した同期化クロックで同期化する。このと
き、Ｉ／Ｏ書き込み信号と内部クロックとの取り込みタ
イミングが近く、同期化する際にメタステーブルを起こ
す可能性のあるタイミングの場合は、前記同期化レジス
タは前記同期化クロックを１クロック分遅らせて発生す
る。
記レジスタはＩ／Ｏ書き込み信号が入力すなわちアサー
トされると、データバス上のデータをラッチする。その
後、前記同期化レジスタはラッチしたデータを内部クロ
ックに同期した同期化クロックで同期化する。このと
き、Ｉ／Ｏ書き込み信号と内部クロックとの取り込みタ
イミングが近く、同期化する際にメタステーブルを起こ
す可能性のあるタイミングの場合は、前記同期化レジス
タは前記同期化クロックを１クロック分遅らせて発生す
る。
【００１３】又本発明のＩ／Ｏ読み出しポートは、ステ
ータス信号に接続され、内部クロックにより前記ステー
タス信号を取り込むレジスタと、上記レジスタの出力に
接続され、内部クロックに同期した同期化クロックによ
り前記レジスタの出力データを取り込み保持するデータ
保持レジスタと、前記Ｉ／Ｏ読み出し信号がアサートさ
れていないとき、前記内部クロックに同期した同期パル
スを発生し、前記Ｉ／Ｏ読み出し信号がアサートされて
いるとき、前記同期パルスの発生を停止することにより
前記同期化クロックを生成するクロック生成手段を具備
する。
ータス信号に接続され、内部クロックにより前記ステー
タス信号を取り込むレジスタと、上記レジスタの出力に
接続され、内部クロックに同期した同期化クロックによ
り前記レジスタの出力データを取り込み保持するデータ
保持レジスタと、前記Ｉ／Ｏ読み出し信号がアサートさ
れていないとき、前記内部クロックに同期した同期パル
スを発生し、前記Ｉ／Ｏ読み出し信号がアサートされて
いるとき、前記同期パルスの発生を停止することにより
前記同期化クロックを生成するクロック生成手段を具備
する。
【００１４】ステータスポートは内部クロックにより絶
えず書き換えられている。従って本発明のＩ／Ｏ読み出
しポートの場合、前記クロック生成手段はこの内部クロ
ックの一定時間後にステータスポートを更新するための
クロックを生成し、読み出しポートを更新する。Ｉ／Ｏ
読み出し信号が入力されている間すなわちアサートされ
ている間この更新するためのクロックの発生は停止され
る。
えず書き換えられている。従って本発明のＩ／Ｏ読み出
しポートの場合、前記クロック生成手段はこの内部クロ
ックの一定時間後にステータスポートを更新するための
クロックを生成し、読み出しポートを更新する。Ｉ／Ｏ
読み出し信号が入力されている間すなわちアサートされ
ている間この更新するためのクロックの発生は停止され
る。
【００１５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。図１は本発明
による書き込みポートの構成を示す図である。レジスタ
１のクロック入力にはＩ／Ｏライト信号／ＩＯＷが入力
され、データ入力には書き込みデータＤＡＴＡが入力さ
れ、データ出力には取り込んだデータ＊Ｓが発生する。
レジスタ１のデータ出力はレジスタ２のデータ入力に接
続されている。レジスタ２のクロック入力には内部クロ
ックに同期したクロック信号ＷＴＣＬＫが入力され、デ
ータ出力には取り込んだデータＣＭＤが発生する。
明の実施の形態について詳細に説明する。図１は本発明
による書き込みポートの構成を示す図である。レジスタ
１のクロック入力にはＩ／Ｏライト信号／ＩＯＷが入力
され、データ入力には書き込みデータＤＡＴＡが入力さ
れ、データ出力には取り込んだデータ＊Ｓが発生する。
レジスタ１のデータ出力はレジスタ２のデータ入力に接
続されている。レジスタ２のクロック入力には内部クロ
ックに同期したクロック信号ＷＴＣＬＫが入力され、デ
ータ出力には取り込んだデータＣＭＤが発生する。
【００１６】この書き込みポートは、Ｉ／Ｏライト信号
／ＩＯＷで初段のレジスタ１に取り込まれたコマンドデ
ータ＊Ｓを、２段目のレジスタ２で内部クロックに同期
したクロックＷＴＣＬＫで取り込み同期化する。
／ＩＯＷで初段のレジスタ１に取り込まれたコマンドデ
ータ＊Ｓを、２段目のレジスタ２で内部クロックに同期
したクロックＷＴＣＬＫで取り込み同期化する。
【００１７】図２はこの同期化のためのクロックＷＴＣ
ＬＫを生成する回路である。レジスタ３のデータ入力に
は、外部ＣＰＵクロックに同期したＩ／Ｏライト信号／
ＩＯＷが入力され、クロック入力には内部クロックＣＬ
Ｋが入力され、出力は３入力ＡＮＤ６の第１入力に接続
されている。内部クロックＣＬＫは又、遅延線４の入力
に接続され、遅延線４は入力信号ＣＬＫを４ｎ秒遅延し
た信号＊２を出力する。遅延線４の出力は３入力ＡＮＤ
６の第２入力及び遅延線５の入力に接続されている。遅
延線５も入力信号を４ｎ秒遅延した信号＊３Ｗを出力
し、この出力は３入力ＡＮＤ６の第３入力に接続されて
いる。３入力ＡＮＤ６は３つの入力信号＊２Ｗ、＊２
Ｗ、＊３Ｗに応じて、内部クロックＣＬＫに同期した信
号ＷＴＣＬＫを出力し、この出力は図１のレジスタ２の
クロック入力に接続されている。
ＬＫを生成する回路である。レジスタ３のデータ入力に
は、外部ＣＰＵクロックに同期したＩ／Ｏライト信号／
ＩＯＷが入力され、クロック入力には内部クロックＣＬ
Ｋが入力され、出力は３入力ＡＮＤ６の第１入力に接続
されている。内部クロックＣＬＫは又、遅延線４の入力
に接続され、遅延線４は入力信号ＣＬＫを４ｎ秒遅延し
た信号＊２を出力する。遅延線４の出力は３入力ＡＮＤ
６の第２入力及び遅延線５の入力に接続されている。遅
延線５も入力信号を４ｎ秒遅延した信号＊３Ｗを出力
し、この出力は３入力ＡＮＤ６の第３入力に接続されて
いる。３入力ＡＮＤ６は３つの入力信号＊２Ｗ、＊２
Ｗ、＊３Ｗに応じて、内部クロックＣＬＫに同期した信
号ＷＴＣＬＫを出力し、この出力は図１のレジスタ２の
クロック入力に接続されている。
【００１８】この同期化クロック生成回路は、 Ｉ／Ｏ
ライト信号／ＩＯＷを内部クロックＣＬＫで取り込み、
取り込まれた信号＊１Ｗ( 次のクロック入力まで保持さ
れる) と、クロックＣＬＫを遅延させた信号＊２Ｗ、＊
３Ｗから同期化クロックＷＴＣＬＫを生成する。
ライト信号／ＩＯＷを内部クロックＣＬＫで取り込み、
取り込まれた信号＊１Ｗ( 次のクロック入力まで保持さ
れる) と、クロックＣＬＫを遅延させた信号＊２Ｗ、＊
３Ｗから同期化クロックＷＴＣＬＫを生成する。
【００１９】図３はこの書き込みポートの動作を詳細に
示すタイミングチャートである。レジスタ３は内部クロ
ックＣＬＫの立ち上がりでＩ／Ｏライト信号／ＩＯＷを
取り込み、信号＊１Ｗを出力する。遅延線４は内部クロ
ックＣＬＫを４ｎ秒遅延し、遅延信号＊２Ｗを出力す
る。遅延線５は遅延信号＊２Ｗを更に４ｎ秒遅延し遅延
信号＊３Ｗを出力する。信号＊１Ｗは内部クロックＣＬ
Ｋの立ち上がりでＩ／Ｏライト信号／ＩＯＷがローレベ
ルのとき立ち下がり、Ｉ／Ｏライト信号／ＩＯがハイレ
ベルのとき立ち上がる。
示すタイミングチャートである。レジスタ３は内部クロ
ックＣＬＫの立ち上がりでＩ／Ｏライト信号／ＩＯＷを
取り込み、信号＊１Ｗを出力する。遅延線４は内部クロ
ックＣＬＫを４ｎ秒遅延し、遅延信号＊２Ｗを出力す
る。遅延線５は遅延信号＊２Ｗを更に４ｎ秒遅延し遅延
信号＊３Ｗを出力する。信号＊１Ｗは内部クロックＣＬ
Ｋの立ち上がりでＩ／Ｏライト信号／ＩＯＷがローレベ
ルのとき立ち下がり、Ｉ／Ｏライト信号／ＩＯがハイレ
ベルのとき立ち上がる。
【００２０】図３のように、Ｉ／Ｏライト信号／ＩＯＷ
が連続して入力された場合、即ち書き込みデータＤＡＴ
ＡとしてデータＤ１、Ｄ２、Ｄ３が続いて入力された場
合、信号＊１Ｗは一旦ローレベルになった後、内部クロ
ックＣＬＫの立ち上がりでＩ／Ｏライト信号／ＩＯＷが
アサートされていない場合（ハイレベルの場合）に立ち
上がりハイレベルとなる。その後、信号ＷＴＣＬＫが３
入力ＡＮＤ６から発生し、図１のレジスタ２のクロック
入力に供給される。従って、レジスタ２のデータ入力上
に発生している信号＊Ｓ（Ｄ３）が取り込まれ出力デー
タＣＭＤとして出力される。この場合、取り込まれなか
ったデータＤ１、Ｄ２は、外部ＣＰＵの次以降のポーリ
ングで取り込まれる。
が連続して入力された場合、即ち書き込みデータＤＡＴ
ＡとしてデータＤ１、Ｄ２、Ｄ３が続いて入力された場
合、信号＊１Ｗは一旦ローレベルになった後、内部クロ
ックＣＬＫの立ち上がりでＩ／Ｏライト信号／ＩＯＷが
アサートされていない場合（ハイレベルの場合）に立ち
上がりハイレベルとなる。その後、信号ＷＴＣＬＫが３
入力ＡＮＤ６から発生し、図１のレジスタ２のクロック
入力に供給される。従って、レジスタ２のデータ入力上
に発生している信号＊Ｓ（Ｄ３）が取り込まれ出力デー
タＣＭＤとして出力される。この場合、取り込まれなか
ったデータＤ１、Ｄ２は、外部ＣＰＵの次以降のポーリ
ングで取り込まれる。
【００２１】即ち本発明による書き込みポートでは、Ｉ
／Ｏライト信号／ＩＯＷが入力（アサート）されていな
いとき、内部クロックＣＬＫの立ち上がりから４ｎ秒後
に４ｎ秒幅のパルス“ＷＴＣＬＫ”が出力される。
／Ｏライト信号／ＩＯＷが入力（アサート）されていな
いとき、内部クロックＣＬＫの立ち上がりから４ｎ秒後
に４ｎ秒幅のパルス“ＷＴＣＬＫ”が出力される。
【００２２】又、Ｉ／Ｏライト信号／ＩＯＷが入力され
ているとき、 内部クロックＣＬＫに同期した信号ＷＴ
ＣＬＫは信号＊１Ｗによりゲートされて出力されない。
つまり、Ｉ／Ｏライト信号／ＩＯＷが入力されている間
は同期化クロックＷＴＣＬＫが生成されない。従って、
Ｉ／Ｏライト信号／ＩＯＷの後縁の直後にＷＴＣＬＫが
生成されることはなく、図１における２段目のレジスタ
２にメタステーブルが発生することはない。
ているとき、 内部クロックＣＬＫに同期した信号ＷＴ
ＣＬＫは信号＊１Ｗによりゲートされて出力されない。
つまり、Ｉ／Ｏライト信号／ＩＯＷが入力されている間
は同期化クロックＷＴＣＬＫが生成されない。従って、
Ｉ／Ｏライト信号／ＩＯＷの後縁の直後にＷＴＣＬＫが
生成されることはなく、図１における２段目のレジスタ
２にメタステーブルが発生することはない。
【００２３】ただし、図２中のレジスタ３だけはメタス
テーブルを起こす可能性があるが、１個だけなので、デ
ータレジスタのように８ビットも１６ビットもまとめて
メタステーブルが発生するようなことはなく、発生する
ノイズもそれだけ少なくなる。
テーブルを起こす可能性があるが、１個だけなので、デ
ータレジスタのように８ビットも１６ビットもまとめて
メタステーブルが発生するようなことはなく、発生する
ノイズもそれだけ少なくなる。
【００２４】尚、本実施例中、同期化クロック生成回路
の中の遅延線を４ｎ秒としたが、４ｎ秒に限定されるわ
けではなく、用途に応じてこの遅延時間は設定されるも
のである。又、所望の目的であるＩ／Ｏライト信号／Ｉ
ＯＷがアサートされている間、同期化クロックを停止さ
せることができる回路であればこの回路構成に限定され
るものではない。
の中の遅延線を４ｎ秒としたが、４ｎ秒に限定されるわ
けではなく、用途に応じてこの遅延時間は設定されるも
のである。又、所望の目的であるＩ／Ｏライト信号／Ｉ
ＯＷがアサートされている間、同期化クロックを停止さ
せることができる回路であればこの回路構成に限定され
るものではない。
【００２５】図４は本発明による読み出しポートの構成
を示す。レジスタ７のクロック入力には内部回路に同期
した内部クロック信号ＣＬＫが入力さ、データ入力には
内部回路からのステータス信号ＳＴＡＴＵＳが入力さ
れ、出力にはクロック信号ＣＬＫの立ち上がりでステー
タス信号ＳＴＡＴＵＳを取り込んだときの信号＊Ｓが保
持される。レジスタ８のクロック入力には内部クロック
に同期したリードクロック信号ＲＤＣＬＫが入力され、
データ出力にはクロック信号ＲＤＣＬＫの立ち上がりで
取り込んだデータＲＤＡＤＡが保持される。レジスタ８
の出力はレジスタ９のデータ入力に接続されている。レ
ジスタ９のイネーブル入力には外部ＣＰＵからＩ／Ｏリ
ード信号／ＩＯＲが入力され、データ入力には読み出し
データＲＤＡＴＡが入力され、出力にはＩ／Ｏリード信
号／ＩＯＲがローレベル時の読み出しデータＲＤＡＴＡ
が信号ＤＡＴＡとして出力される。
を示す。レジスタ７のクロック入力には内部回路に同期
した内部クロック信号ＣＬＫが入力さ、データ入力には
内部回路からのステータス信号ＳＴＡＴＵＳが入力さ
れ、出力にはクロック信号ＣＬＫの立ち上がりでステー
タス信号ＳＴＡＴＵＳを取り込んだときの信号＊Ｓが保
持される。レジスタ８のクロック入力には内部クロック
に同期したリードクロック信号ＲＤＣＬＫが入力され、
データ出力にはクロック信号ＲＤＣＬＫの立ち上がりで
取り込んだデータＲＤＡＤＡが保持される。レジスタ８
の出力はレジスタ９のデータ入力に接続されている。レ
ジスタ９のイネーブル入力には外部ＣＰＵからＩ／Ｏリ
ード信号／ＩＯＲが入力され、データ入力には読み出し
データＲＤＡＴＡが入力され、出力にはＩ／Ｏリード信
号／ＩＯＲがローレベル時の読み出しデータＲＤＡＴＡ
が信号ＤＡＴＡとして出力される。
【００２６】この読み出しポートは、１段目のレジスタ
７において内部クロックＣＬＫでステータス信号ＳＴＡ
ＴＵＳを取り込む。内部クロックＣＬＫで取り込まれた
ステータス信号＊Ｓは２段目のレジスタ８で内部クロッ
クの直後のクロックＲＤＣＬＫで再度取り込まれる。２
段目のレジスタ８の出力ＲＤＡＴＡをＩ／Ｏリード信号
／ＩＯＲでゲートしてデータバスをドライブする。
７において内部クロックＣＬＫでステータス信号ＳＴＡ
ＴＵＳを取り込む。内部クロックＣＬＫで取り込まれた
ステータス信号＊Ｓは２段目のレジスタ８で内部クロッ
クの直後のクロックＲＤＣＬＫで再度取り込まれる。２
段目のレジスタ８の出力ＲＤＡＴＡをＩ／Ｏリード信号
／ＩＯＲでゲートしてデータバスをドライブする。
【００２７】図５はこの同期化のためのクロックＲＤＣ
ＬＫを生成する回路である。レジスタ１０のデータ入力
には、外部ＣＰＵクロックに同期したＩ／Ｏリード信号
／ＩＯＷが入力され、クロック入力には内部クロックＣ
ＬＫが入力され、出力は３入力ＡＮＤ１３の第１入力に
接続されている。内部クロックＣＬＫは又、遅延線１１
の入力に接続され、遅延線１１は内部クロックＣＬＫを
４ｎ秒遅延した信号＊２Ｒを出力する。遅延線１１の出
力は３入力ＡＮＤ１３の第２入力及び遅延線１２の入力
に接続されている。遅延線１２も入力信号を４ｎ秒遅延
した信号＊３Ｒを出力し、この出力は３入力ＡＮＤ１３
の第３入力に接続されている。３入力ＡＮＤ１３は３つ
の入力信号＊１Ｒ、＊２Ｒ、＊３Ｒに応じて、内部クロ
ックＣＬＫに同期した信号ＲＤＣＬＫを出力し、この出
力は図４のレジスタ８のクロック入力に接続されてい
る。
ＬＫを生成する回路である。レジスタ１０のデータ入力
には、外部ＣＰＵクロックに同期したＩ／Ｏリード信号
／ＩＯＷが入力され、クロック入力には内部クロックＣ
ＬＫが入力され、出力は３入力ＡＮＤ１３の第１入力に
接続されている。内部クロックＣＬＫは又、遅延線１１
の入力に接続され、遅延線１１は内部クロックＣＬＫを
４ｎ秒遅延した信号＊２Ｒを出力する。遅延線１１の出
力は３入力ＡＮＤ１３の第２入力及び遅延線１２の入力
に接続されている。遅延線１２も入力信号を４ｎ秒遅延
した信号＊３Ｒを出力し、この出力は３入力ＡＮＤ１３
の第３入力に接続されている。３入力ＡＮＤ１３は３つ
の入力信号＊１Ｒ、＊２Ｒ、＊３Ｒに応じて、内部クロ
ックＣＬＫに同期した信号ＲＤＣＬＫを出力し、この出
力は図４のレジスタ８のクロック入力に接続されてい
る。
【００２８】この同期化クロック生成回路は、Ｉ／Ｏリ
ード信号／ＩＯＲを内部クロックＣＬＫで取り込み、取
り込まれた信号( 次のクロック入力まで保持される) ＊
１Ｒと、内部クロックＣＬＫを遅延させた信号＊２Ｒ及
び＊３Ｒから同期化クロックＲＤＣＬＫを生成する。
ード信号／ＩＯＲを内部クロックＣＬＫで取り込み、取
り込まれた信号( 次のクロック入力まで保持される) ＊
１Ｒと、内部クロックＣＬＫを遅延させた信号＊２Ｒ及
び＊３Ｒから同期化クロックＲＤＣＬＫを生成する。
【００２９】図６はこの読み出しポートの動作を詳細に
示すタイミングチャートである。レジスタ１０は内部ク
ロックＣＬＫの立ち上がりでＩ／Ｏリード信号／ＩＯＲ
を取り込み、信号＊１Ｒを出力する。遅延線１１は内部
クロックＣＬＫを４ｎ秒遅延し、遅延信号＊２Ｒを出力
する。遅延線１２は遅延信号＊２Ｒを更に４ｎ秒遅延し
遅延信号＊３Ｒを出力する。信号＊１Ｒは内部クロック
ＣＬＫの立ち上がりでＩ／Ｏリード信号／ＩＯＲがロー
レベルのとき立ち下がり、Ｉ／Ｏリード信号／ＩＯＲが
ハイレベルのとき立ち上がる。
示すタイミングチャートである。レジスタ１０は内部ク
ロックＣＬＫの立ち上がりでＩ／Ｏリード信号／ＩＯＲ
を取り込み、信号＊１Ｒを出力する。遅延線１１は内部
クロックＣＬＫを４ｎ秒遅延し、遅延信号＊２Ｒを出力
する。遅延線１２は遅延信号＊２Ｒを更に４ｎ秒遅延し
遅延信号＊３Ｒを出力する。信号＊１Ｒは内部クロック
ＣＬＫの立ち上がりでＩ／Ｏリード信号／ＩＯＲがロー
レベルのとき立ち下がり、Ｉ／Ｏリード信号／ＩＯＲが
ハイレベルのとき立ち上がる。
【００３０】図６のように、 Ｉ／Ｏリード信号／ＩＯ
Ｒが続いて入力された場合、信号＊１Ｒは一旦ローレベ
ルになった後、内部クロックＣＬＫの立ち上がりでＩ／
Ｏリード信号／ＩＯＲがアサートされていない場合（ハ
イレベルの場合）に立ち上がりハイレベルとなる。その
後、信号ＲＤＣＬＫが３入力ＡＮＤ１３から発生し、図
４のレジスタ８のクロック入力に供給される。従って、
レジスタ８のデータ入力上に発生している信号＊Ｓが取
り込まれ出力データＲＤＡＴＡとして出力される。
Ｒが続いて入力された場合、信号＊１Ｒは一旦ローレベ
ルになった後、内部クロックＣＬＫの立ち上がりでＩ／
Ｏリード信号／ＩＯＲがアサートされていない場合（ハ
イレベルの場合）に立ち上がりハイレベルとなる。その
後、信号ＲＤＣＬＫが３入力ＡＮＤ１３から発生し、図
４のレジスタ８のクロック入力に供給される。従って、
レジスタ８のデータ入力上に発生している信号＊Ｓが取
り込まれ出力データＲＤＡＴＡとして出力される。
【００３１】即ち本発明のＩ／Ｏ読み出しポートでは、
Ｉ／Ｏリード信号／ＩＯＲが入力（アサート）されてい
ないとき内部クロックの４ｎ秒後に４ｎ秒幅のパルス
“ＲＤＣＬＫ”が出力される。
Ｉ／Ｏリード信号／ＩＯＲが入力（アサート）されてい
ないとき内部クロックの４ｎ秒後に４ｎ秒幅のパルス
“ＲＤＣＬＫ”が出力される。
【００３２】又、Ｉ／Ｏリード信号／ＩＯＲが入力され
ているとき内部クロックの４ｎ秒後に４ｎ秒幅のパルス
“ＲＤＣＬＫ”は信号＊１Ｒでゲートされて出力されな
い。つまり、Ｉ／Ｏリード信号／ＩＯＲが入力されてい
る間は同期化クロックＲＤＣＬＫが生成されない。
ているとき内部クロックの４ｎ秒後に４ｎ秒幅のパルス
“ＲＤＣＬＫ”は信号＊１Ｒでゲートされて出力されな
い。つまり、Ｉ／Ｏリード信号／ＩＯＲが入力されてい
る間は同期化クロックＲＤＣＬＫが生成されない。
【００３３】従って、Ｉ／Ｏリード信号／ＩＯＲがアサ
ートされている間にＲＤＣＬＫが生成されることはな
く、この間、読み出しデータが変化することはない。
又、内部クロックＣＬＫとＲＤＣＬＫの間は一定の時間
が保たれるので、図４の２段目のレジスタ８がメタステ
ーブルを起こすことはない。
ートされている間にＲＤＣＬＫが生成されることはな
く、この間、読み出しデータが変化することはない。
又、内部クロックＣＬＫとＲＤＣＬＫの間は一定の時間
が保たれるので、図４の２段目のレジスタ８がメタステ
ーブルを起こすことはない。
【００３４】ただし、図５中のレジスタ１０だけはメタ
ステーブルを起こす可能性があるが、１個だけなので、
データレジスタのように８ビットも１６ビットもまとめ
てメタステーブルが発生するようなことはなく、発生す
るノイズもそれだけ少なくなる。
ステーブルを起こす可能性があるが、１個だけなので、
データレジスタのように８ビットも１６ビットもまとめ
てメタステーブルが発生するようなことはなく、発生す
るノイズもそれだけ少なくなる。
【００３５】尚、本実施例中、同期化クロック生成回路
の中の遅延線を４ｎ秒としたが、４ｎ秒に限定されるわ
けではなく、用途に応じてこの遅延時間は設定されるも
のである。又、所望の目的であるＩ／Ｏリード信号／Ｉ
ＯＲがアサートされている間は同期化クロックが停止さ
せることができる回路であればこの回路構成に限定され
るものではない。
の中の遅延線を４ｎ秒としたが、４ｎ秒に限定されるわ
けではなく、用途に応じてこの遅延時間は設定されるも
のである。又、所望の目的であるＩ／Ｏリード信号／Ｉ
ＯＲがアサートされている間は同期化クロックが停止さ
せることができる回路であればこの回路構成に限定され
るものではない。
【００３６】尚、説明のため、Ｉ／Ｏアドレスおよびチ
ップセレクトなどの信号は省略してある。Ｉ／Ｏライト
信号又は Ｉ／Ｏリード信号が、Ｉ／Ｏアドレスやチッ
プセレクト信号から生成される場合でも同様な効果があ
ることは言うまでもない。
ップセレクトなどの信号は省略してある。Ｉ／Ｏライト
信号又は Ｉ／Ｏリード信号が、Ｉ／Ｏアドレスやチッ
プセレクト信号から生成される場合でも同様な効果があ
ることは言うまでもない。
【００３７】
【発明の効果】以上、説明したように、本発明のＩ／Ｏ
ポートによれば、次のような効果を奏する。即ち、Ｉ／
Ｏポートに同期化が必要なデータを書き込む場合、同期
化に伴うメタステーブルが発生するレジスタを１つに限
定することができるので、ＩＣから発生するＥＭＩノイ
ズを低減させることが可能になる。
ポートによれば、次のような効果を奏する。即ち、Ｉ／
Ｏポートに同期化が必要なデータを書き込む場合、同期
化に伴うメタステーブルが発生するレジスタを１つに限
定することができるので、ＩＣから発生するＥＭＩノイ
ズを低減させることが可能になる。
【００３８】又、内部クロックに同期されて絶えず変化
するステータスをＩ／Ｏポートから読み込む場合、読み
取り中の不要なデータの変化を防止することができると
同時に、内部回路のレジスタでのメタステーブルが発生
するレジスタを１つに限定することができるので、ＩＣ
から発生するＥＭＩノイズを低減させることが可能にな
る。
するステータスをＩ／Ｏポートから読み込む場合、読み
取り中の不要なデータの変化を防止することができると
同時に、内部回路のレジスタでのメタステーブルが発生
するレジスタを１つに限定することができるので、ＩＣ
から発生するＥＭＩノイズを低減させることが可能にな
る。
【図１】本発明による書き込みポートの構成を示す図。
【図２】本発明の同期化クロックＷＴＣＬＫを生成する
回路の構成を示す図。
回路の構成を示す図。
【図３】本発明の書き込みポートの動作を詳細に示すタ
イミングチャート。
イミングチャート。
【図４】本発明の読み出しポートの構成を示す図。
【図５】本発明による同期化クロックＲＤＣＬＫを生成
する回路の構成を示す図。
する回路の構成を示す図。
【図６】本発明の読み出しポートの動作を詳細に示すタ
イミングチャート。
イミングチャート。
【図７】従来の書き込みポートの構成を示す図。
【図８】従来の同期回路の制御に使う書き込みポートの
構成を示す図。
構成を示す図。
【図９】メタステーブルを説明するためのタイミングチ
ャート。
ャート。
【図１０】従来の読み出しポートの構成を示す図。
【図１１】従来の同期回路の制御に使う読み出しポート
の構成を示す図。
の構成を示す図。
Claims (9)
- 【請求項１】 データバスに接続され、Ｉ／Ｏ書き込み
信号により該データバス上のデータを取り込むレジスタ
と、 前記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込む同期化レジスタと、 Ｉ／Ｏ書き込み信号がアサートされている間、前記同期
化レジスタに対する前記同期化クロックの供給を停止す
る停止手段、を具備することを特徴とするＩ／Ｏ書き込
みポート。 - 【請求項２】 データバスに接続され、Ｉ／Ｏ書き込み
信号により該データバス上のデータを取り込むレジスタ
と、 前記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込む同期化レジスタと、 前記Ｉ／Ｏ書き込み信号がアサートされていないとき、
前記内部クロックに同期した同期パルスを発生し、前記
Ｉ／Ｏ書き込み信号がアサートされているとき、前記同
期パルスの発生を停止することにより前記同期化クロッ
クを生成するクロック生成手段、を具備することを特徴
とするＩ／Ｏ書き込みポート。 - 【請求項３】 前記クロック生成手段は、前記同期パル
スを前記Ｉ／Ｏ書き込み信号がアサートされてから、内
部クロックに基づく一定時間後に生成する手段を有する
ことを特徴とする請求項２に記載のＩ／Ｏ書き込みポー
ト。 - 【請求項４】 前記クロック生成手段は、前記Ｉ／Ｏ書
き込み信号を前記内部クロックで同期化し、同期化され
たＩ／Ｏ書き込み信号を前記内部クロックを遅延した信
号によりゲートすることにより前記同期化クロックを生
成することを特徴とする請求項２記載のＩ／Ｏ書き込み
ポート。 - 【請求項５】 ステータス信号に接続され、内部クロッ
クにより前記ステータス信号を取り込むレジスタと、 上記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込み保持するデータ保持レジスタと、 Ｉ／Ｏ読み出し信号がアサートされている間、上記デー
タ保持レジスタに対する前記同期化信号の供給を停止す
るクロック停止手段、を具備するＩ／Ｏ読み出しポー
ト。 - 【請求項６】 ステータス信号に接続され、内部クロッ
クにより前記ステータス信号を取り込むレジスタと、 上記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込み保持するデータ保持レジスタと、 前記Ｉ／Ｏ読み出し信号がアサートされていないとき、
前記内部クロックに同期した同期パルスを発生し、前記
Ｉ／Ｏ読み出し信号がアサートされているとき、前記同
期パルスの発生を停止することにより前記同期化クロッ
クを生成するクロック生成手段、を具備するＩ／Ｏ読み
出しポート。 - 【請求項７】 前記クロック生成手段は同期パルスを前
記Ｉ／Ｏ読み出し信号がアサートされてから内部クロッ
クに基づく一定時間後に生成することを特徴とする請求
項６記載のＩ／Ｏ読み出しポート。 - 【請求項８】 前記クロック生成手段は、前記Ｉ／Ｏ読
み出し信号を内部クロックで同期化し、同期化されたＩ
／Ｏ読み出し信号をクロックを前記内部クロックを遅延
した信号によりゲートすることにより前記同期化クロッ
クを生成することを特徴とする請求項６記載のＩ／Ｏ読
み出しポート。 - 【請求項９】 データバスに接続され、Ｉ／Ｏ書き込み
信号により該データバス上のデータを取り込むレジスタ
と、 前記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込む同期化レジスタと、 Ｉ／Ｏ書き込み信号がアサートされている間、前記同期
化レジスタに対する前記同期化クロックの供給を停止す
る停止手段、を具備することを特徴とするＩ／Ｏ書き込
みポートと、 ステータス信号に接続され、内部クロックにより前記ス
テータス信号を取り込むレジスタと、 上記レジスタの出力に接続され、内部クロックに同期し
た同期化クロックにより前記レジスタの出力データを取
り込み保持するデータ保持レジスタと、 Ｉ／Ｏ読み出し信号がアサートされている間、上記デー
タ保持レジスタに対する前記同期化信号の供給を停止す
るクロック停止手段、を具備するＩ／Ｏ読み出しポー
ト、を具備することを特徴とするＩ／Ｏポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580297A JPH1196112A (ja) | 1997-09-19 | 1997-09-19 | Ｉ／ｏポート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580297A JPH1196112A (ja) | 1997-09-19 | 1997-09-19 | Ｉ／ｏポート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196112A true JPH1196112A (ja) | 1999-04-09 |
Family
ID=17283846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25580297A Pending JPH1196112A (ja) | 1997-09-19 | 1997-09-19 | Ｉ／ｏポート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1626346A1 (en) * | 2004-08-10 | 2006-02-15 | Microsoft Corporation | Extended USB Protocol |
| JP2008165344A (ja) * | 2006-12-27 | 2008-07-17 | Kyocera Corp | インタフェース回路および電子機器 |
-
1997
- 1997-09-19 JP JP25580297A patent/JPH1196112A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1626346A1 (en) * | 2004-08-10 | 2006-02-15 | Microsoft Corporation | Extended USB Protocol |
| US7831748B2 (en) | 2004-08-10 | 2010-11-09 | Microsoft Corporation | Extended USB protocol with selective broadcast mechanism |
| JP2008165344A (ja) * | 2006-12-27 | 2008-07-17 | Kyocera Corp | インタフェース回路および電子機器 |
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