JP2002025275A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002025275A JP2002025275A JP2000208699A JP2000208699A JP2002025275A JP 2002025275 A JP2002025275 A JP 2002025275A JP 2000208699 A JP2000208699 A JP 2000208699A JP 2000208699 A JP2000208699 A JP 2000208699A JP 2002025275 A JP2002025275 A JP 2002025275A
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Abstract
(57)【要約】
【課題】 ＤＤＲモードを有する同期型半導体記憶装置
のデータ転送効率のさらなる向上を目的とする。 【解決手段】 本発明に係る半導体記憶装置は、クロッ
ク信号のアップエッジ及びダウンエッジをデータ転送制
御に用いるＤＤＲモードを有する同期型半導体記憶装置
において、書込サイクルから読出サイクルへ遷移しアド
レス信号が取り込まれたタイミングから読出データが読
み出されて出力されるまでの遅延時間と同等の時間だ
け、読出サイクルから書込サイクルへ遷移しアドレス信
号が取り込まれたタイミングから遅延して、書込データ
の取り込みが行われるようにタイミング制御されるもの
である。
のデータ転送効率のさらなる向上を目的とする。 【解決手段】 本発明に係る半導体記憶装置は、クロッ
ク信号のアップエッジ及びダウンエッジをデータ転送制
御に用いるＤＤＲモードを有する同期型半導体記憶装置
において、書込サイクルから読出サイクルへ遷移しアド
レス信号が取り込まれたタイミングから読出データが読
み出されて出力されるまでの遅延時間と同等の時間だ
け、読出サイクルから書込サイクルへ遷移しアドレス信
号が取り込まれたタイミングから遅延して、書込データ
の取り込みが行われるようにタイミング制御されるもの
である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、ＤＤＲ（Double Data Rate）モードを有する
同期型半導体記憶装置に関する。
り、特に、ＤＤＲ（Double Data Rate）モードを有する
同期型半導体記憶装置に関する。
【０００２】
【従来の技術】高速同期型ＳＲＡＭであるパイプライン
バースト（Pipeline Burst）ＳＲＡＭは、これまで主と
してＣＰＵのキャッシュメモリとして使用されていた
が、ネットワーク通信用にも使用されるようになってき
ている。また、データ転送効率をさらに向上させるため
にクロック信号のアップエッジだけでなくダウンエッジ
もデータ転送に利用するＤＤＲ（Double Data Rate）Ｓ
ＲＡＭも広く使用されるようになってきている。
バースト（Pipeline Burst）ＳＲＡＭは、これまで主と
してＣＰＵのキャッシュメモリとして使用されていた
が、ネットワーク通信用にも使用されるようになってき
ている。また、データ転送効率をさらに向上させるため
にクロック信号のアップエッジだけでなくダウンエッジ
もデータ転送に利用するＤＤＲ（Double Data Rate）Ｓ
ＲＡＭも広く使用されるようになってきている。
【０００３】ＳＲＡＭがＣＰＵのキャッシュメモリとし
て使用される場合には、読出（Read）サイクルから書込
（Write）サイクルへの遷移が頻繁に起こることはない
ので、読出サイクルから書込サイクルへの遷移の際には
ダミーサイクルを挿入し、読出データと書込データとの
衝突を回避していた。
て使用される場合には、読出（Read）サイクルから書込
（Write）サイクルへの遷移が頻繁に起こることはない
ので、読出サイクルから書込サイクルへの遷移の際には
ダミーサイクルを挿入し、読出データと書込データとの
衝突を回避していた。
【０００４】図６は、従来の第１の構成に係るＳＲＡＭ
の動作のタイミングチャートであり、図７は、従来の第
２の構成に係るＳＲＡＭの動作のタイミングチャートで
ある。具体的には、図６は、読出サイクルから書込サイ
クルへの遷移の際にダミーサイクルを挿入する従来のＳ
ＲＡＭの動作のタイミングチャートであり、図７は、読
出サイクルから書込サイクルへの遷移の際にダミーサイ
クルを挿入しない従来のＳＲＡＭの動作のタイミングチ
ャートである。
の動作のタイミングチャートであり、図７は、従来の第
２の構成に係るＳＲＡＭの動作のタイミングチャートで
ある。具体的には、図６は、読出サイクルから書込サイ
クルへの遷移の際にダミーサイクルを挿入する従来のＳ
ＲＡＭの動作のタイミングチャートであり、図７は、読
出サイクルから書込サイクルへの遷移の際にダミーサイ
クルを挿入しない従来のＳＲＡＭの動作のタイミングチ
ャートである。
【０００５】図６及び図７のタイミングチャートに示さ
れている各信号波形は、クロック信号ＣＬＫ，第１の制
御信号Ｂ１，第２の制御信号Ｂ２，アドレス信号Addres
s，データ信号Dataのものである。
れている各信号波形は、クロック信号ＣＬＫ，第１の制
御信号Ｂ１，第２の制御信号Ｂ２，アドレス信号Addres
s，データ信号Dataのものである。
【０００６】データ信号Dataとして示されているデータ
Ｑ，Ｄは、メモリセルから読み出され出力される読出デ
ータＱと、メモリセルに入力され書き込まれる書込デー
タＤである。
Ｑ，Ｄは、メモリセルから読み出され出力される読出デ
ータＱと、メモリセルに入力され書き込まれる書込デー
タＤである。
【０００７】第１の制御信号Ｂ１は、アドレス等のロー
ド／コンティニュー制御信号である。ＤＤＲＳＲＡＭ
は、この第１の制御信号Ｂ１がＬ（Low）レベルになっ
たときに、第２の制御信号Ｂ２，アドレス信号Address
及びデータ信号Dataを取り込む。これらの信号の取り込
みを制御するのが、第１の制御信号Ｂ１である。
ド／コンティニュー制御信号である。ＤＤＲＳＲＡＭ
は、この第１の制御信号Ｂ１がＬ（Low）レベルになっ
たときに、第２の制御信号Ｂ２，アドレス信号Address
及びデータ信号Dataを取り込む。これらの信号の取り込
みを制御するのが、第１の制御信号Ｂ１である。
【０００８】第２の制御信号Ｂ２は、読出／書込制御信
号である。ＤＤＲＳＲＡＭの仕様では、第１の制御信号
Ｂ１がＬレベルになったときに、第２の制御信号Ｂ２が
ＬレベルであればＳＲＡＭは書込動作を行い、第２の制
御信号Ｂ２がＨ（High）レベルであればＳＲＡＭは読出
動作を行う。さらに、第１の制御信号Ｂ１及び第２の制
御信号Ｂ２が共にＨレベルであれば、直前の動作状態が
保持され（コンティニュー）、第１の制御信号Ｂ１がＨ
レベルかつ第２の制御信号Ｂ２がＬレベルであれば、読
出動作も書込動作も行わないダミーサイクルとなる。
号である。ＤＤＲＳＲＡＭの仕様では、第１の制御信号
Ｂ１がＬレベルになったときに、第２の制御信号Ｂ２が
ＬレベルであればＳＲＡＭは書込動作を行い、第２の制
御信号Ｂ２がＨ（High）レベルであればＳＲＡＭは読出
動作を行う。さらに、第１の制御信号Ｂ１及び第２の制
御信号Ｂ２が共にＨレベルであれば、直前の動作状態が
保持され（コンティニュー）、第１の制御信号Ｂ１がＨ
レベルかつ第２の制御信号Ｂ２がＬレベルであれば、読
出動作も書込動作も行わないダミーサイクルとなる。
【０００９】図６のタイミングチャートに示されている
従来の第１の構成に係るＳＲＡＭの動作は、例えば、Ｓ
ＲＡＭがＣＰＵのキャッシュメモリとして使用される場
合のものである。このような用途の場合、読出サイクル
から書込サイクルへの遷移が頻繁に起こることはない。
従来の第１の構成に係るＳＲＡＭの動作は、例えば、Ｓ
ＲＡＭがＣＰＵのキャッシュメモリとして使用される場
合のものである。このような用途の場合、読出サイクル
から書込サイクルへの遷移が頻繁に起こることはない。
【００１０】そこで、読出サイクルから書込サイクルへ
の遷移の際にはダミーサイクルDummyを挿入し、読出デ
ータＱと書込データＤとの衝突を回避している。この点
について、図６に示した例に基づき説明する。
の遷移の際にはダミーサイクルDummyを挿入し、読出デ
ータＱと書込データＤとの衝突を回避している。この点
について、図６に示した例に基づき説明する。
【００１１】先ず、時刻ｔ0において、第２の制御信号
Ｂ２がＨレベルの状態で第１の制御信号Ｂ１がＬレベル
になると、その後の１サイクル、即ち、時刻ｔ0から時
刻ｔ1までの１サイクルが読出サイクルReadとされる。
また、時刻ｔ0において、読出サイクルReadになると同
時にアドレス信号Ａmが取り込まれる。さらに、時刻ｔ1
になったときに、第１の制御信号Ｂ１及び第２の制御信
号Ｂ２の双方がＨレベルになっているので、その後の１
サイクル、即ち、時刻ｔ1から時刻ｔ2までの１サイクル
は、直前の動作サイクル、ここでは読出サイクルReadが
継続される。アドレス信号Addressが取り込まれたタイ
ミングから読出データＱが読み出されて出力されるまで
には、この例では１．５サイクルの遅延時間が発生する
ので、時刻ｔ1と時刻ｔ2との中間の時刻から時刻ｔ3ま
での１．５サイクルの間に、読出データＱm，Ｑm+1，Ｑ
m+2，Ｑm+3が順次出力されている。ここで、書込サイク
ルWriteから読出サイクルReadへ遷移しアドレス信号Ａm
が取り込まれたタイミングから読出データＱmが読み出
されて出力されるまでに１．５サイクルの遅延時間が発
生しているのは、データ出力経路上における遅延要素に
起因するものであり、この遅延時間をこれ以上短縮する
ことは通常は困難である。
Ｂ２がＨレベルの状態で第１の制御信号Ｂ１がＬレベル
になると、その後の１サイクル、即ち、時刻ｔ0から時
刻ｔ1までの１サイクルが読出サイクルReadとされる。
また、時刻ｔ0において、読出サイクルReadになると同
時にアドレス信号Ａmが取り込まれる。さらに、時刻ｔ1
になったときに、第１の制御信号Ｂ１及び第２の制御信
号Ｂ２の双方がＨレベルになっているので、その後の１
サイクル、即ち、時刻ｔ1から時刻ｔ2までの１サイクル
は、直前の動作サイクル、ここでは読出サイクルReadが
継続される。アドレス信号Addressが取り込まれたタイ
ミングから読出データＱが読み出されて出力されるまで
には、この例では１．５サイクルの遅延時間が発生する
ので、時刻ｔ1と時刻ｔ2との中間の時刻から時刻ｔ3ま
での１．５サイクルの間に、読出データＱm，Ｑm+1，Ｑ
m+2，Ｑm+3が順次出力されている。ここで、書込サイク
ルWriteから読出サイクルReadへ遷移しアドレス信号Ａm
が取り込まれたタイミングから読出データＱmが読み出
されて出力されるまでに１．５サイクルの遅延時間が発
生しているのは、データ出力経路上における遅延要素に
起因するものであり、この遅延時間をこれ以上短縮する
ことは通常は困難である。
【００１２】時刻ｔ2において２サイクルの読出サイク
ルReadが終了するが、直ちに書込サイクルWriteに遷移
せず、時刻ｔ2から時刻ｔ3までの１サイクルだけダミー
サイクルDummyが挿入されている。即ち、時刻ｔ2になっ
たときに、第１の制御信号Ｂ１はＨレベル、第２の制御
信号Ｂ２はＬレベルになっており、このときは、その後
の１サイクル、即ち、時刻ｔ2から時刻ｔ3までの１サイ
クルは、読出動作も書込動作も行わないダミーサイクル
Dummyとされる。
ルReadが終了するが、直ちに書込サイクルWriteに遷移
せず、時刻ｔ2から時刻ｔ3までの１サイクルだけダミー
サイクルDummyが挿入されている。即ち、時刻ｔ2になっ
たときに、第１の制御信号Ｂ１はＨレベル、第２の制御
信号Ｂ２はＬレベルになっており、このときは、その後
の１サイクル、即ち、時刻ｔ2から時刻ｔ3までの１サイ
クルは、読出動作も書込動作も行わないダミーサイクル
Dummyとされる。
【００１３】そして、時刻ｔ3において、第２の制御信
号Ｂ２がＬレベルの状態で第１の制御信号Ｂ１がＬレベ
ルになると、ダミーサイクルDummyから書込サイクルWri
teに遷移して、その後の１サイクル、即ち、時刻ｔ3か
ら時刻ｔ4までが書込サイクルWriteとされる。また、時
刻ｔ3において、書込サイクルWriteになると同時にアド
レス信号Ａnが取り込まれる。さらに、時刻ｔ4になった
ときに、第１の制御信号Ｂ１及び第２の制御信号Ｂ２の
双方がＨレベルになっているので、その後の１サイク
ル、即ち、時刻ｔ4から時刻ｔ5までの１サイクルは、直
前の動作サイクル、ここでは書込サイクルWriteが継続
される。従来のＳＲＡＭにおいては、アドレス信号Ａn
が取り込まれたタイミングから書込データＤの取り込み
が行われるまでには、１サイクルの遅延時間が発生する
ので、時刻ｔ4から時刻ｔ5と時刻ｔ6との中間の時刻ま
での１．５サイクルの間に、書込データＤn，Ｄn+1，Ｄ
n+2，Ｄn+3が順次取り込まれている。ここで、読出サイ
クルReadから書込サイクルWriteへ遷移しアドレス信号
Ａnが取り込まれたタイミングから書込データＱnの取り
込みが行われるまでに１サイクルの遅延時間が発生して
いるのは、従来のＳＲＡＭが、この遅延時間を可能な限
り最小限に抑制するという発想に従って構成されていた
からである。従って、アドレス信号Ａnが取り込まれた
後、クロック信号ＣＬＫの最初のアップエッジ（Up Edg
e）により、書込データの取り込みが開始されている。
また、取り込まれた書込データのメモリセルへの書込が
開始されるのは、書込データが取り込まれてから１サイ
クル後である。このメモリセルへのデータ書込開始タイ
ミングは、後述する入力データレジスタの構成によって
決まる。従って、従来の第１の構成に係るＳＲＡＭの動
作においては、アドレス信号Ａnが取り込まれた時刻ｔ3
から起算すると、２サイクル後の時刻ｔ5に、メモリセ
ルへのデータ書込が開始される。
号Ｂ２がＬレベルの状態で第１の制御信号Ｂ１がＬレベ
ルになると、ダミーサイクルDummyから書込サイクルWri
teに遷移して、その後の１サイクル、即ち、時刻ｔ3か
ら時刻ｔ4までが書込サイクルWriteとされる。また、時
刻ｔ3において、書込サイクルWriteになると同時にアド
レス信号Ａnが取り込まれる。さらに、時刻ｔ4になった
ときに、第１の制御信号Ｂ１及び第２の制御信号Ｂ２の
双方がＨレベルになっているので、その後の１サイク
ル、即ち、時刻ｔ4から時刻ｔ5までの１サイクルは、直
前の動作サイクル、ここでは書込サイクルWriteが継続
される。従来のＳＲＡＭにおいては、アドレス信号Ａn
が取り込まれたタイミングから書込データＤの取り込み
が行われるまでには、１サイクルの遅延時間が発生する
ので、時刻ｔ4から時刻ｔ5と時刻ｔ6との中間の時刻ま
での１．５サイクルの間に、書込データＤn，Ｄn+1，Ｄ
n+2，Ｄn+3が順次取り込まれている。ここで、読出サイ
クルReadから書込サイクルWriteへ遷移しアドレス信号
Ａnが取り込まれたタイミングから書込データＱnの取り
込みが行われるまでに１サイクルの遅延時間が発生して
いるのは、従来のＳＲＡＭが、この遅延時間を可能な限
り最小限に抑制するという発想に従って構成されていた
からである。従って、アドレス信号Ａnが取り込まれた
後、クロック信号ＣＬＫの最初のアップエッジ（Up Edg
e）により、書込データの取り込みが開始されている。
また、取り込まれた書込データのメモリセルへの書込が
開始されるのは、書込データが取り込まれてから１サイ
クル後である。このメモリセルへのデータ書込開始タイ
ミングは、後述する入力データレジスタの構成によって
決まる。従って、従来の第１の構成に係るＳＲＡＭの動
作においては、アドレス信号Ａnが取り込まれた時刻ｔ3
から起算すると、２サイクル後の時刻ｔ5に、メモリセ
ルへのデータ書込が開始される。
【００１４】図７のタイミングチャートに示されている
従来の第２の構成に係るＳＲＡＭの動作は、図６のタイ
ミングチャートに示されている従来の第１の構成に係る
ＳＲＡＭの動作と比較すると、読出サイクルから書込サ
イクルへの遷移の際にダミーサイクルが挿入されていな
い点のみが異なっている。
従来の第２の構成に係るＳＲＡＭの動作は、図６のタイ
ミングチャートに示されている従来の第１の構成に係る
ＳＲＡＭの動作と比較すると、読出サイクルから書込サ
イクルへの遷移の際にダミーサイクルが挿入されていな
い点のみが異なっている。
【００１５】図７のタイミングチャートに示すように、
読出サイクルから書込サイクルへの遷移の際にダミーサ
イクルDummyが挿入されていなければ、アドレス信号Ａn
は時刻ｔ2に取り込まれることになり、従って、書込デ
ータＤn，Ｄn+1，Ｄn+2，Ｄn+3の取り込みが時刻ｔ3に
開始されることとなる。
読出サイクルから書込サイクルへの遷移の際にダミーサ
イクルDummyが挿入されていなければ、アドレス信号Ａn
は時刻ｔ2に取り込まれることになり、従って、書込デ
ータＤn，Ｄn+1，Ｄn+2，Ｄn+3の取り込みが時刻ｔ3に
開始されることとなる。
【００１６】しかし、時刻ｔ3の時点では、まだ読出デ
ータＱm+3が出力されているところであるので、読出デ
ータＱm+3と書込データＤnとの間でデータ衝突エラーが
発生することとなる。
ータＱm+3が出力されているところであるので、読出デ
ータＱm+3と書込データＤnとの間でデータ衝突エラーが
発生することとなる。
【００１７】そこで、図６のタイミングチャートに示す
ように、読出サイクルから書込サイクルへの遷移の前の
時刻ｔ2から時刻ｔ3までの１サイクルだけダミーサイク
ルDummyを挿入すると、アドレス信号Ａnは時刻ｔ3にな
ってから取り込まれる。その結果、図７のタイミングチ
ャートでは時刻ｔ3であった書込データＤnの取り込み開
始時刻が、図６のタイミングチャートでは時刻ｔ4とな
っており、これにより読出データＱm+3と書込データＤn
との衝突が回避されている。
ように、読出サイクルから書込サイクルへの遷移の前の
時刻ｔ2から時刻ｔ3までの１サイクルだけダミーサイク
ルDummyを挿入すると、アドレス信号Ａnは時刻ｔ3にな
ってから取り込まれる。その結果、図７のタイミングチ
ャートでは時刻ｔ3であった書込データＤnの取り込み開
始時刻が、図６のタイミングチャートでは時刻ｔ4とな
っており、これにより読出データＱm+3と書込データＤn
との衝突が回避されている。
【００１８】図８は、従来のＳＲＡＭの入力データレジ
スタの一構成例を示したブロック図である。具体的に
は、図８（ａ）が、入力データレジスタの構成を示した
ブロック図であり、図８（ｂ）が、入力データレジスタ
を構成する第１のレジスタの構成を示した回路図であ
り、図８（ｃ）が、入力データレジスタを構成する第２
のレジスタの構成を示した回路図である。
スタの一構成例を示したブロック図である。具体的に
は、図８（ａ）が、入力データレジスタの構成を示した
ブロック図であり、図８（ｂ）が、入力データレジスタ
を構成する第１のレジスタの構成を示した回路図であ
り、図８（ｃ）が、入力データレジスタを構成する第２
のレジスタの構成を示した回路図である。
【００１９】先ず、第１及び第２のレジスタの構成につ
いて説明する。第１のレジスタは、電源電位ノードＶDD
と接地電位ノードＧＮＤとの間に直列接続されたＰチャ
ネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２と、電源電位ノードＶDDと接
地電位ノードＧＮＤとの間に直列接続されたＰチャネル
ＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳト
ランジスタＮ３，Ｎ４と、インバータＩＮＶとを備えて
いる。そして、ＰチャネルＭＯＳトランジスタＰ２とＮ
チャネルＭＯＳトランジスタＮ１との接続ノードにイン
バータＩＮＶの入力ノードが接続され、インバータＩＮ
Ｖの出力ノードにＰチャネルＭＯＳトランジスタＰ４及
びＮチャネルＭＯＳトランジスタＮ３のゲートが接続さ
れ、インバータＩＮＶの入力ノードにＰチャネルＭＯＳ
トランジスタＰ４とＮチャネルＭＯＳトランジスタＮ３
との接続ノードが接続されている。また、ＰチャネルＭ
ＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジス
タＮ１のゲートがデータ入力ノードＩＮとされ、インバ
ータＩＮＶの出力ノードがデータ出力ノードＯＵＴとさ
れ、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネル
ＭＯＳトランジスタＮ４のゲートにクロック信号ＣＬＫ
が入力され、ＮチャネルＭＯＳトランジスタＮ２及びＰ
チャネルＭＯＳトランジスタＰ３のゲートに反転クロッ
ク信号／ＣＬＫ（信号名の前に付された記号“／”は、
論理反転を意味するものとする。）が入力されている。
いて説明する。第１のレジスタは、電源電位ノードＶDD
と接地電位ノードＧＮＤとの間に直列接続されたＰチャ
ネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２と、電源電位ノードＶDDと接
地電位ノードＧＮＤとの間に直列接続されたＰチャネル
ＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳト
ランジスタＮ３，Ｎ４と、インバータＩＮＶとを備えて
いる。そして、ＰチャネルＭＯＳトランジスタＰ２とＮ
チャネルＭＯＳトランジスタＮ１との接続ノードにイン
バータＩＮＶの入力ノードが接続され、インバータＩＮ
Ｖの出力ノードにＰチャネルＭＯＳトランジスタＰ４及
びＮチャネルＭＯＳトランジスタＮ３のゲートが接続さ
れ、インバータＩＮＶの入力ノードにＰチャネルＭＯＳ
トランジスタＰ４とＮチャネルＭＯＳトランジスタＮ３
との接続ノードが接続されている。また、ＰチャネルＭ
ＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジス
タＮ１のゲートがデータ入力ノードＩＮとされ、インバ
ータＩＮＶの出力ノードがデータ出力ノードＯＵＴとさ
れ、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネル
ＭＯＳトランジスタＮ４のゲートにクロック信号ＣＬＫ
が入力され、ＮチャネルＭＯＳトランジスタＮ２及びＰ
チャネルＭＯＳトランジスタＰ３のゲートに反転クロッ
ク信号／ＣＬＫ（信号名の前に付された記号“／”は、
論理反転を意味するものとする。）が入力されている。
【００２０】第２のレジスタは、回路構成は第１のレジ
スタと全く同様であるが、ＰチャネルＭＯＳトランジス
タＰ１及びＮチャネルＭＯＳトランジスタＮ４のゲート
に反転クロック信号／ＣＬＫが入力され、ＮチャネルＭ
ＯＳトランジスタＮ２及びＰチャネルＭＯＳトランジス
タＰ３のゲートにクロック信号ＣＬＫが入力されている
点のみが異なっている。
スタと全く同様であるが、ＰチャネルＭＯＳトランジス
タＰ１及びＮチャネルＭＯＳトランジスタＮ４のゲート
に反転クロック信号／ＣＬＫが入力され、ＮチャネルＭ
ＯＳトランジスタＮ２及びＰチャネルＭＯＳトランジス
タＰ３のゲートにクロック信号ＣＬＫが入力されている
点のみが異なっている。
【００２１】次に、入力データレジスタの構成について
説明する。入力データレジスタは、入力バッファＢＦ
と、第１のレジスタであるレジスタＲ１１，Ｒ１２，Ｒ
１３，Ｒ１４と、第２のレジスタであるレジスタＲ２
１，Ｒ２２，Ｒ２３，Ｒ２４とを備えている。入力バッ
ファＢＦの入力ノードはデータ入出力ポートＩ／Ｏに接
続されており、入力バッファＢＦの出力ノードには、ク
ロック信号ＣＬＫのアップエッジにより駆動される第１
のデータ経路と、クロック信号ＣＬＫのダウンエッジに
より駆動される第２のデータ経路とが接続されている。
第１のデータ経路は、レジスタＲ１１，Ｒ２１，Ｒ１
２，Ｒ２２が縦続接続されたものである。第２のデータ
経路は、レジスタＲ２３，Ｒ１３，Ｒ１４，Ｒ２４が縦
続接続されたものである。
説明する。入力データレジスタは、入力バッファＢＦ
と、第１のレジスタであるレジスタＲ１１，Ｒ１２，Ｒ
１３，Ｒ１４と、第２のレジスタであるレジスタＲ２
１，Ｒ２２，Ｒ２３，Ｒ２４とを備えている。入力バッ
ファＢＦの入力ノードはデータ入出力ポートＩ／Ｏに接
続されており、入力バッファＢＦの出力ノードには、ク
ロック信号ＣＬＫのアップエッジにより駆動される第１
のデータ経路と、クロック信号ＣＬＫのダウンエッジに
より駆動される第２のデータ経路とが接続されている。
第１のデータ経路は、レジスタＲ１１，Ｒ２１，Ｒ１
２，Ｒ２２が縦続接続されたものである。第２のデータ
経路は、レジスタＲ２３，Ｒ１３，Ｒ１４，Ｒ２４が縦
続接続されたものである。
【００２２】この入力データレジスタを用いると、入力
データレジスタに取り込まれた書込データのメモリセル
への書込が開始されるのは、書込データが取り込まれて
から１サイクル後である。
データレジスタに取り込まれた書込データのメモリセル
への書込が開始されるのは、書込データが取り込まれて
から１サイクル後である。
【００２３】また、データ入出力ポートＩ／Ｏは、入力
データレジスタと出力データレジスタとにより共用され
ているので、読出データと書込データとの衝突を回避す
る必要がある。
データレジスタと出力データレジスタとにより共用され
ているので、読出データと書込データとの衝突を回避す
る必要がある。
【００２４】そこで、従来は、上述のように、読出サイ
クルから書込サイクルへの遷移の際にダミーサイクルを
挿入することにより、読出データと書込データとの衝突
を回避していた。
クルから書込サイクルへの遷移の際にダミーサイクルを
挿入することにより、読出データと書込データとの衝突
を回避していた。
【００２５】
【発明が解決しようとする課題】しかし、ＳＲＡＭがネ
ットワーク通信用に使用される場合には、読出サイクル
から書込サイクルへの遷移が頻繁に起こる。また、ＳＲ
ＡＭがネットワーク通信用に使用される場合には、デー
タ転送効率をさらに向上させるため、読出サイクルから
書込サイクルへの遷移の際にダミーサイクルを挿入しな
いことが望ましい。
ットワーク通信用に使用される場合には、読出サイクル
から書込サイクルへの遷移が頻繁に起こる。また、ＳＲ
ＡＭがネットワーク通信用に使用される場合には、デー
タ転送効率をさらに向上させるため、読出サイクルから
書込サイクルへの遷移の際にダミーサイクルを挿入しな
いことが望ましい。
【００２６】本発明は、ＤＤＲモードを有する同期型半
導体記憶装置のデータ転送効率のさらなる向上を目的と
するものである。
導体記憶装置のデータ転送効率のさらなる向上を目的と
するものである。
【００２７】
【課題を解決するための手段】本発明に係る半導体記憶
装置によれば、クロック信号のアップエッジ及びダウン
エッジをデータ転送制御に用いるＤＤＲモードを有する
同期型半導体記憶装置において、書込サイクルから読出
サイクルへ遷移しアドレス信号が取り込まれたタイミン
グから読出データが読み出されて出力されるまでの遅延
時間と同等の時間だけ、読出サイクルから書込サイクル
へ遷移しアドレス信号が取り込まれたタイミングから遅
延して、書込データの取り込みが行われるようにタイミ
ング制御されることを特徴とし、この構成により、読出
サイクルから書込サイクルへの遷移の際にダミーサイク
ルを挿入することなく、読出データと書込データとの衝
突を回避することが可能となり、ＤＤＲモードを有する
同期型半導体記憶装置のデータ転送効率のさらなる向上
を達成することができる。
装置によれば、クロック信号のアップエッジ及びダウン
エッジをデータ転送制御に用いるＤＤＲモードを有する
同期型半導体記憶装置において、書込サイクルから読出
サイクルへ遷移しアドレス信号が取り込まれたタイミン
グから読出データが読み出されて出力されるまでの遅延
時間と同等の時間だけ、読出サイクルから書込サイクル
へ遷移しアドレス信号が取り込まれたタイミングから遅
延して、書込データの取り込みが行われるようにタイミ
ング制御されることを特徴とし、この構成により、読出
サイクルから書込サイクルへの遷移の際にダミーサイク
ルを挿入することなく、読出データと書込データとの衝
突を回避することが可能となり、ＤＤＲモードを有する
同期型半導体記憶装置のデータ転送効率のさらなる向上
を達成することができる。
【００２８】一例として、上記遅延時間は、クロック信
号の２サイクルであるものとし、かつ、書込データの取
り込みが行われたタイミングからメモリセルへの書込デ
ータの書込が行われるまでの遅延時間を１サイクルとす
る。
号の２サイクルであるものとし、かつ、書込データの取
り込みが行われたタイミングからメモリセルへの書込デ
ータの書込が行われるまでの遅延時間を１サイクルとす
る。
【００２９】一方、上記遅延時間は、クロック信号の
１．５サイクルであるものとし、かつ、書込データの取
り込みが行われたタイミングからメモリセルへの書込デ
ータの書込が行われるまでの遅延時間を０．５サイクル
とすると、データのコヒーレンシ制御の複雑化並びに消
費電力の増加及びやサイクル時間の延長を回避しなが
ら、データ転送効率２００％を達成することができる。
１．５サイクルであるものとし、かつ、書込データの取
り込みが行われたタイミングからメモリセルへの書込デ
ータの書込が行われるまでの遅延時間を０．５サイクル
とすると、データのコヒーレンシ制御の複雑化並びに消
費電力の増加及びやサイクル時間の延長を回避しなが
ら、データ転送効率２００％を達成することができる。
【００３０】動作サイクルが読出サイクルであるか書込
サイクルであるかを決定する制御信号の取り込みが行わ
れるタイミングから１サイクルだけ遅延して、アドレス
信号の取り込みが行われるようにタイミング制御される
こととすると、半導体記憶装置内部で予め次の状態の準
備をしておくことができ、動作の高速化や消費電力の低
減を図ることが可能となり得る。
サイクルであるかを決定する制御信号の取り込みが行わ
れるタイミングから１サイクルだけ遅延して、アドレス
信号の取り込みが行われるようにタイミング制御される
こととすると、半導体記憶装置内部で予め次の状態の準
備をしておくことができ、動作の高速化や消費電力の低
減を図ることが可能となり得る。
【００３１】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施の形態について、図面を参照しながら説明す
る。
置の実施の形態について、図面を参照しながら説明す
る。
【００３２】本発明に係る半導体記憶装置は、クロック
信号のアップエッジ及びダウンエッジをデータ転送制御
に用いるＤＤＲモードを有する同期型半導体記憶装置に
おいて、書込サイクルから読出サイクルへ遷移しアドレ
ス信号が取り込まれたタイミングから読出データが読み
出されて出力されるまでの遅延時間と同等の時間だけ、
読出サイクルから書込サイクルへ遷移しアドレス信号が
取り込まれたタイミングから遅延して、書込データの取
り込みが行われるようにタイミング制御される点に特徴
があるものである。
信号のアップエッジ及びダウンエッジをデータ転送制御
に用いるＤＤＲモードを有する同期型半導体記憶装置に
おいて、書込サイクルから読出サイクルへ遷移しアドレ
ス信号が取り込まれたタイミングから読出データが読み
出されて出力されるまでの遅延時間と同等の時間だけ、
読出サイクルから書込サイクルへ遷移しアドレス信号が
取り込まれたタイミングから遅延して、書込データの取
り込みが行われるようにタイミング制御される点に特徴
があるものである。
【００３３】図１は、本発明の第１の実施の形態に係る
半導体記憶装置の動作のタイミングチャートである。
半導体記憶装置の動作のタイミングチャートである。
【００３４】図１のタイミングチャートに示されている
各信号波形は、クロック信号ＣＬＫ，第１の制御信号Ｂ
１，第２の制御信号Ｂ２，アドレス信号Address，デー
タ信号Dataのものである。
各信号波形は、クロック信号ＣＬＫ，第１の制御信号Ｂ
１，第２の制御信号Ｂ２，アドレス信号Address，デー
タ信号Dataのものである。
【００３５】データ信号Dataとして示されているデータ
Ｑ，Ｄは、メモリセルから読み出され出力される読出デ
ータＱと、メモリセルに入力され書き込まれる書込デー
タＤである。
Ｑ，Ｄは、メモリセルから読み出され出力される読出デ
ータＱと、メモリセルに入力され書き込まれる書込デー
タＤである。
【００３６】第１の制御信号Ｂ１は、アドレス等のロー
ド／コンティニュー制御信号である。ＤＤＲモードの半
導体記憶装置は、この第１の制御信号Ｂ１がＬレベルに
なったときに、第２の制御信号Ｂ２，アドレス信号Addr
ess及びデータ信号Dataを取り込む。これらの信号の取
り込みを制御するのが、第１の制御信号Ｂ１である。
ド／コンティニュー制御信号である。ＤＤＲモードの半
導体記憶装置は、この第１の制御信号Ｂ１がＬレベルに
なったときに、第２の制御信号Ｂ２，アドレス信号Addr
ess及びデータ信号Dataを取り込む。これらの信号の取
り込みを制御するのが、第１の制御信号Ｂ１である。
【００３７】第２の制御信号Ｂ２は、読出／書込制御信
号である。ＤＤＲモードの半導体記憶装置では、第１の
制御信号Ｂ１がＬレベルになったときに、第２の制御信
号Ｂ２がＬレベルであれば半導体記憶装置は書込動作を
行い、第２の制御信号Ｂ２がＨレベルであれば半導体記
憶装置は読出動作を行う。また、第１の制御信号Ｂ１が
Ｈレベルである間は、直前の動作状態が保持される。
号である。ＤＤＲモードの半導体記憶装置では、第１の
制御信号Ｂ１がＬレベルになったときに、第２の制御信
号Ｂ２がＬレベルであれば半導体記憶装置は書込動作を
行い、第２の制御信号Ｂ２がＨレベルであれば半導体記
憶装置は読出動作を行う。また、第１の制御信号Ｂ１が
Ｈレベルである間は、直前の動作状態が保持される。
【００３８】本発明の第１の実施の形態に係る半導体記
憶装置は、クロック信号のアップエッジ及びダウンエッ
ジをデータ転送制御に用いるＤＤＲモードを有する同期
型半導体記憶装置において、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間である２サイクルと同等の時間だ
け、読出サイクルReadから書込サイクルWriteへ遷移し
アドレス信号Addressが取り込まれたタイミングから遅
延して、書込データＤの取り込みが行われるようにタイ
ミング制御される点に特徴があるものである。
憶装置は、クロック信号のアップエッジ及びダウンエッ
ジをデータ転送制御に用いるＤＤＲモードを有する同期
型半導体記憶装置において、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間である２サイクルと同等の時間だ
け、読出サイクルReadから書込サイクルWriteへ遷移し
アドレス信号Addressが取り込まれたタイミングから遅
延して、書込データＤの取り込みが行われるようにタイ
ミング制御される点に特徴があるものである。
【００３９】上記従来の第１の構成に係るＳＲＡＭにお
いては、書込サイクルWriteから読出サイクルReadへ遷
移しアドレス信号Addressが取り込まれたタイミングか
ら読出データＱが読み出されて出力されるまでの遅延時
間は、１．５サイクルであった。この遅延時間は、前述
の通り、データ出力経路上における遅延要素に起因する
ものであり、この遅延時間をこれ以上短縮することは通
常は困難である。
いては、書込サイクルWriteから読出サイクルReadへ遷
移しアドレス信号Addressが取り込まれたタイミングか
ら読出データＱが読み出されて出力されるまでの遅延時
間は、１．５サイクルであった。この遅延時間は、前述
の通り、データ出力経路上における遅延要素に起因する
ものであり、この遅延時間をこれ以上短縮することは通
常は困難である。
【００４０】そこで、本発明の第１の実施の形態に係る
半導体記憶装置においては、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間が２サイクルとなるようにタイミ
ング制御されるようにする。さらに、この遅延時間であ
る２サイクルと同等の時間だけ、読出サイクルReadから
書込サイクルWriteへ遷移しアドレス信号Addressが取り
込まれたタイミングから遅延して、書込データＤの取り
込みが行われるようにタイミング制御されるようにす
る。
半導体記憶装置においては、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間が２サイクルとなるようにタイミ
ング制御されるようにする。さらに、この遅延時間であ
る２サイクルと同等の時間だけ、読出サイクルReadから
書込サイクルWriteへ遷移しアドレス信号Addressが取り
込まれたタイミングから遅延して、書込データＤの取り
込みが行われるようにタイミング制御されるようにす
る。
【００４１】このように、本発明の第１の実施の形態に
係る半導体記憶装置においては、アドレス信号Address
が取り込まれてから読出データＱが読み出されて出力さ
れるまでの遅延時間と、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間とを、いずれも２サイクルとしてい
る。その結果、読出サイクルから書込サイクルへの遷移
の際にダミーサイクルを挿入することなく、読出データ
と書込データとの衝突を回避することが可能となり、Ｄ
ＤＲモードを有する同期型半導体記憶装置のデータ転送
効率のさらなる向上を達成することができる。
係る半導体記憶装置においては、アドレス信号Address
が取り込まれてから読出データＱが読み出されて出力さ
れるまでの遅延時間と、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間とを、いずれも２サイクルとしてい
る。その結果、読出サイクルから書込サイクルへの遷移
の際にダミーサイクルを挿入することなく、読出データ
と書込データとの衝突を回避することが可能となり、Ｄ
ＤＲモードを有する同期型半導体記憶装置のデータ転送
効率のさらなる向上を達成することができる。
【００４２】図２は、本発明の第２の実施の形態に係る
半導体記憶装置の動作のタイミングチャートである。
半導体記憶装置の動作のタイミングチャートである。
【００４３】図２のタイミングチャートに示されている
各信号波形は、クロック信号ＣＬＫ，第１の制御信号Ｂ
１，第２の制御信号Ｂ２，アドレス信号Address，デー
タ信号Dataのものである。データ信号Dataとして示され
ているデータＱ，Ｄは、メモリセルから読み出され出力
される読出データＱと、メモリセルに入力され書き込ま
れる書込データＤである。第１の制御信号Ｂ１はアドレ
ス等のロード／コンティニュー制御信号であり、第２の
制御信号Ｂ２は読出／書込制御信号である。
各信号波形は、クロック信号ＣＬＫ，第１の制御信号Ｂ
１，第２の制御信号Ｂ２，アドレス信号Address，デー
タ信号Dataのものである。データ信号Dataとして示され
ているデータＱ，Ｄは、メモリセルから読み出され出力
される読出データＱと、メモリセルに入力され書き込ま
れる書込データＤである。第１の制御信号Ｂ１はアドレ
ス等のロード／コンティニュー制御信号であり、第２の
制御信号Ｂ２は読出／書込制御信号である。
【００４４】本発明の第２の実施の形態に係る半導体記
憶装置は、クロック信号のアップエッジ及びダウンエッ
ジをデータ転送制御に用いるＤＤＲモードを有する同期
型半導体記憶装置において、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間である１．５サイクルと同等の時
間だけ、読出サイクルReadから書込サイクルWriteへ遷
移しアドレス信号Addressが取り込まれたタイミングか
ら遅延して、書込データＤの取り込みが行われるように
タイミング制御される点に特徴があるものである。
憶装置は、クロック信号のアップエッジ及びダウンエッ
ジをデータ転送制御に用いるＤＤＲモードを有する同期
型半導体記憶装置において、書込サイクルWriteから読
出サイクルReadへ遷移しアドレス信号Addressが取り込
まれたタイミングから読出データＱが読み出されて出力
されるまでの遅延時間である１．５サイクルと同等の時
間だけ、読出サイクルReadから書込サイクルWriteへ遷
移しアドレス信号Addressが取り込まれたタイミングか
ら遅延して、書込データＤの取り込みが行われるように
タイミング制御される点に特徴があるものである。
【００４５】上記本発明の第１の実施の形態に係る半導
体記憶装置においては、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間を２サイクルとしているため、アドレ
ス信号Addressが取り込まれたタイミングからメモリセ
ルへの書込データＤの書込が行われるまでの遅延時間が
３サイクルとなっている。従って、アドレス信号Addres
sが取り込まれたタイミングからメモリセルへの書込デ
ータＤの書込が行われるまでの遅延時間が、従来の第１
の構成に係るＳＲＡＭよりも１サイクル長くなってしま
っている。その結果、データのコヒーレンシ制御がより
複雑になり、消費電力の増加やサイクル時間の延長を招
くことが懸念される。
体記憶装置においては、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間を２サイクルとしているため、アドレ
ス信号Addressが取り込まれたタイミングからメモリセ
ルへの書込データＤの書込が行われるまでの遅延時間が
３サイクルとなっている。従って、アドレス信号Addres
sが取り込まれたタイミングからメモリセルへの書込デ
ータＤの書込が行われるまでの遅延時間が、従来の第１
の構成に係るＳＲＡＭよりも１サイクル長くなってしま
っている。その結果、データのコヒーレンシ制御がより
複雑になり、消費電力の増加やサイクル時間の延長を招
くことが懸念される。
【００４６】本発明の第２の実施の形態に係る半導体記
憶装置においては、書込サイクルWriteから読出サイク
ルReadへ遷移しアドレス信号Addressが取り込まれたタ
イミングから読出データＱが読み出されて出力されるま
での遅延時間が１．５サイクルとなるようにタイミング
制御されるようにする。さらに、この遅延時間である
１．５サイクルと同等の時間だけ、読出サイクルReadか
ら書込サイクルWriteへ遷移しアドレス信号Addressが取
り込まれたタイミングから遅延して、書込データＤの取
り込みが行われるようにタイミング制御されるようにす
る。
憶装置においては、書込サイクルWriteから読出サイク
ルReadへ遷移しアドレス信号Addressが取り込まれたタ
イミングから読出データＱが読み出されて出力されるま
での遅延時間が１．５サイクルとなるようにタイミング
制御されるようにする。さらに、この遅延時間である
１．５サイクルと同等の時間だけ、読出サイクルReadか
ら書込サイクルWriteへ遷移しアドレス信号Addressが取
り込まれたタイミングから遅延して、書込データＤの取
り込みが行われるようにタイミング制御されるようにす
る。
【００４７】このように、本発明の第２の実施の形態に
係る半導体記憶装置においては、アドレス信号Address
が取り込まれてから読出データＱが読み出されて出力さ
れるまでの遅延時間と、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間とを、いずれも１．５サイクルとして
いる。その結果、読出サイクルから書込サイクルへの遷
移の際にダミーサイクルを挿入することなく、読出デー
タと書込データとの衝突を回避することが可能となり、
ＤＤＲモードを有する同期型半導体記憶装置のデータ転
送効率のさらなる向上を達成することができる。
係る半導体記憶装置においては、アドレス信号Address
が取り込まれてから読出データＱが読み出されて出力さ
れるまでの遅延時間と、アドレス信号Addressが取り込
まれたタイミングから書込データＤの取り込みが行われ
るまでの遅延時間とを、いずれも１．５サイクルとして
いる。その結果、読出サイクルから書込サイクルへの遷
移の際にダミーサイクルを挿入することなく、読出デー
タと書込データとの衝突を回避することが可能となり、
ＤＤＲモードを有する同期型半導体記憶装置のデータ転
送効率のさらなる向上を達成することができる。
【００４８】また、アドレス信号Addressが取り込まれ
たタイミングからメモリセルへの書込データＤの書込が
行われるまでの遅延時間を２サイクルとすることができ
るので、データのコヒーレンシ制御の複雑化並びに消費
電力の増加及びやサイクル時間の延長を回避しながら、
データ転送効率を２００％にすることが可能となる。即
ち、クロック信号ＣＬＫのダウンエッジを用いることに
より、アドレス信号Addressが取り込まれたタイミング
から書込データＤの取り込みが行われるまでの遅延時間
を１．５サイクルとし、かつ、一例として後述する構成
の入力データレジスタを採用して入力データレジスタに
書込データＤの取り込みが行われたタイミングからメモ
リセルへの書込データＤの書込が行われるまでの遅延時
間を０．５サイクルとすることで、読出サイクルから書
込サイクルへの遷移の際にダミーサイクルを挿入するこ
となく、ＤＤＲモードの動作を行うことにより、データ
のコヒーレンシ制御の複雑化並びに消費電力の増加及び
やサイクル時間の延長を回避しながら、データ転送効率
２００％を達成することができる。
たタイミングからメモリセルへの書込データＤの書込が
行われるまでの遅延時間を２サイクルとすることができ
るので、データのコヒーレンシ制御の複雑化並びに消費
電力の増加及びやサイクル時間の延長を回避しながら、
データ転送効率を２００％にすることが可能となる。即
ち、クロック信号ＣＬＫのダウンエッジを用いることに
より、アドレス信号Addressが取り込まれたタイミング
から書込データＤの取り込みが行われるまでの遅延時間
を１．５サイクルとし、かつ、一例として後述する構成
の入力データレジスタを採用して入力データレジスタに
書込データＤの取り込みが行われたタイミングからメモ
リセルへの書込データＤの書込が行われるまでの遅延時
間を０．５サイクルとすることで、読出サイクルから書
込サイクルへの遷移の際にダミーサイクルを挿入するこ
となく、ＤＤＲモードの動作を行うことにより、データ
のコヒーレンシ制御の複雑化並びに消費電力の増加及び
やサイクル時間の延長を回避しながら、データ転送効率
２００％を達成することができる。
【００４９】図３は、本発明の第２の実施の形態に係る
半導体記憶装置の入力データレジスタの一構成例を示し
たブロック図である。具体的には、図３（ａ）が、入力
データレジスタの構成を示したブロック図であり、図３
（ｂ）が、入力データレジスタを構成する第１のレジス
タの構成を示した回路図であり、図３（ｃ）が、入力デ
ータレジスタを構成する第２のレジスタの構成を示した
回路図である。
半導体記憶装置の入力データレジスタの一構成例を示し
たブロック図である。具体的には、図３（ａ）が、入力
データレジスタの構成を示したブロック図であり、図３
（ｂ）が、入力データレジスタを構成する第１のレジス
タの構成を示した回路図であり、図３（ｃ）が、入力デ
ータレジスタを構成する第２のレジスタの構成を示した
回路図である。
【００５０】第１及び第２のレジスタの構成は、図８
（ｂ）及び（ｃ）に示した第１及び第２のレジスタの構
成と全く同様である。
（ｂ）及び（ｃ）に示した第１及び第２のレジスタの構
成と全く同様である。
【００５１】図３（ａ）に示した入力データレジスタ
は、入力バッファＢＦと、第１のレジスタであるレジス
タＲ１１，Ｒ１２と、第２のレジスタであるレジスタＲ
２１，Ｒ２２，Ｒ２３，Ｒ２４とを備えている。入力バ
ッファＢＦの入力ノードはデータ入出力ポートＩ／Ｏに
接続されており、入力バッファＢＦの出力ノードには、
クロック信号ＣＬＫのアップエッジにより駆動される第
１のデータ経路と、クロック信号ＣＬＫのダウンエッジ
により駆動される第２のデータ経路とが接続されてい
る。第１のデータ経路は、レジスタＲ２１，Ｒ１１，Ｒ
２２が縦続接続されたものである。第２のデータ経路
は、レジスタＲ１２，Ｒ２３，Ｒ２４が縦続接続された
ものである。
は、入力バッファＢＦと、第１のレジスタであるレジス
タＲ１１，Ｒ１２と、第２のレジスタであるレジスタＲ
２１，Ｒ２２，Ｒ２３，Ｒ２４とを備えている。入力バ
ッファＢＦの入力ノードはデータ入出力ポートＩ／Ｏに
接続されており、入力バッファＢＦの出力ノードには、
クロック信号ＣＬＫのアップエッジにより駆動される第
１のデータ経路と、クロック信号ＣＬＫのダウンエッジ
により駆動される第２のデータ経路とが接続されてい
る。第１のデータ経路は、レジスタＲ２１，Ｒ１１，Ｒ
２２が縦続接続されたものである。第２のデータ経路
は、レジスタＲ１２，Ｒ２３，Ｒ２４が縦続接続された
ものである。
【００５２】この入力データレジスタを用いると、入力
データレジスタに取り込まれた書込データのメモリセル
への書込が開始されるのは、書込データが取り込まれて
から０．５サイクル後である。
データレジスタに取り込まれた書込データのメモリセル
への書込が開始されるのは、書込データが取り込まれて
から０．５サイクル後である。
【００５３】図４は、本発明の第３の実施の形態に係る
半導体記憶装置の動作のタイミングチャートである。
半導体記憶装置の動作のタイミングチャートである。
【００５４】本発明の第３の実施の形態に係る半導体記
憶装置は、本発明の第１の実施の形態に係る半導体記憶
装置に対して、アドレス信号Addressを取り込むタイミ
ングを１サイクルだけ遅延させている点が異なってい
る。
憶装置は、本発明の第１の実施の形態に係る半導体記憶
装置に対して、アドレス信号Addressを取り込むタイミ
ングを１サイクルだけ遅延させている点が異なってい
る。
【００５５】アドレス信号Address及びデータ信号Data
の取り込みは、第１の制御信号Ｂ１により制御されてい
るが、半導体記憶装置内部における処理により、アドレ
ス信号Address及びデータ信号Dataの取り込みの指令が
伝達されるタイミングを１サイクルだけ遅延させるよう
にする。一方、第２の制御信号Ｂ２だけは、第１の制御
信号Ｂ１がＬレベルになったときに取り込んでおく。
の取り込みは、第１の制御信号Ｂ１により制御されてい
るが、半導体記憶装置内部における処理により、アドレ
ス信号Address及びデータ信号Dataの取り込みの指令が
伝達されるタイミングを１サイクルだけ遅延させるよう
にする。一方、第２の制御信号Ｂ２だけは、第１の制御
信号Ｂ１がＬレベルになったときに取り込んでおく。
【００５６】このように、第２の制御信号Ｂ２だけを第
１の制御信号Ｂ１がＬレベルになったタイミングで取り
込んでおき、そのタイミングから１サイクルだけ遅延し
てアドレス信号Addressを取り込むようにすると、アド
レス信号Address及びデータ信号Dataを取り込むまでに
既に読出サイクルReadであるか書込サイクルWriteであ
るかが判明しているので、半導体記憶装置内部で予め次
の状態の準備をしておくことができる。例えば、次に読
出動作を行うことが予め分かっていれば、センスアンプ
の入出力をイコライズして、データを初期化しておくこ
となどができる。このように、予め次の状態の準備のた
めに、第２の制御信号Ｂ２の取り込みをアドレス信号Ad
dressの取り込みに対して１サイクル先行させることに
より、動作の高速化や消費電力の低減を図ることが可能
となり得る。
１の制御信号Ｂ１がＬレベルになったタイミングで取り
込んでおき、そのタイミングから１サイクルだけ遅延し
てアドレス信号Addressを取り込むようにすると、アド
レス信号Address及びデータ信号Dataを取り込むまでに
既に読出サイクルReadであるか書込サイクルWriteであ
るかが判明しているので、半導体記憶装置内部で予め次
の状態の準備をしておくことができる。例えば、次に読
出動作を行うことが予め分かっていれば、センスアンプ
の入出力をイコライズして、データを初期化しておくこ
となどができる。このように、予め次の状態の準備のた
めに、第２の制御信号Ｂ２の取り込みをアドレス信号Ad
dressの取り込みに対して１サイクル先行させることに
より、動作の高速化や消費電力の低減を図ることが可能
となり得る。
【００５７】図５は、本発明の第４の実施の形態に係る
半導体記憶装置の動作のタイミングチャートである。
半導体記憶装置の動作のタイミングチャートである。
【００５８】本発明の第４の実施の形態に係る半導体記
憶装置は、本発明の第２の実施の形態に係る半導体記憶
装置に対して、アドレス信号Addressを取り込むタイミ
ングを１サイクル遅延させている点が異なっている。
憶装置は、本発明の第２の実施の形態に係る半導体記憶
装置に対して、アドレス信号Addressを取り込むタイミ
ングを１サイクル遅延させている点が異なっている。
【００５９】従って、本発明の第４の実施の形態に係る
半導体記憶装置は、本発明の第２の実施の形態に係る半
導体記憶装置の効果に加えて、本発明の第３の実施の形
態に係る半導体記憶装置の効果をも得ることができる。
半導体記憶装置は、本発明の第２の実施の形態に係る半
導体記憶装置の効果に加えて、本発明の第３の実施の形
態に係る半導体記憶装置の効果をも得ることができる。
【００６０】
【発明の効果】本発明に係る半導体記憶装置によれば、
ＤＤＲモードを有する同期型半導体記憶装置のデータ転
送効率のさらなる向上を達成することができる。
ＤＤＲモードを有する同期型半導体記憶装置のデータ転
送効率のさらなる向上を達成することができる。
【００６１】動作サイクルが読出サイクルであるか書込
サイクルであるかを決定する制御信号の取り込みが行わ
れるタイミングから１サイクルだけ遅延して、アドレス
信号の取り込みが行われるようにタイミング制御される
こととすると、半導体記憶装置内部で予め次の状態の準
備をしておくことができ、動作の高速化や消費電力の低
減を図ることが可能となり得る。
サイクルであるかを決定する制御信号の取り込みが行わ
れるタイミングから１サイクルだけ遅延して、アドレス
信号の取り込みが行われるようにタイミング制御される
こととすると、半導体記憶装置内部で予め次の状態の準
備をしておくことができ、動作の高速化や消費電力の低
減を図ることが可能となり得る。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置の動作のタイミングチャート。
置の動作のタイミングチャート。
【図２】本発明の第２の実施の形態に係る半導体記憶装
置の動作のタイミングチャート。
置の動作のタイミングチャート。
【図３】本発明の第２の実施の形態に係る半導体記憶装
置の入力データレジスタの一構成例を示したブロック
図。
置の入力データレジスタの一構成例を示したブロック
図。
【図４】本発明の第３の実施の形態に係る半導体記憶装
置の動作のタイミングチャート。
置の動作のタイミングチャート。
【図５】本発明の第４の実施の形態に係る半導体記憶装
置の動作のタイミングチャート。
置の動作のタイミングチャート。
【図６】従来の第１の構成に係るＳＲＡＭの動作のタイ
ミングチャート。
ミングチャート。
【図７】従来の第２の構成に係るＳＲＡＭの動作のタイ
ミングチャート。
ミングチャート。
【図８】従来のＳＲＡＭの入力データレジスタの一構成
例を示したブロック図。
例を示したブロック図。
ＣＬＫ クロック信号 Ｂ１ 第１の制御信号（アドレス等のロード／コンティ
ニュー制御信号） Ｂ２ 第２の制御信号（読出／書込制御信号） Address アドレス信号 Data データ信号 Ｑ 読出データ Ｄ 書込データ Ｉ／Ｏ データ入出力ポートＩ／Ｏ ＢＦ 入力バッファ Ｒ レジスタ ＩＮＶ インバータ Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ
ニュー制御信号） Ｂ２ 第２の制御信号（読出／書込制御信号） Address アドレス信号 Data データ信号 Ｑ 読出データ Ｄ 書込データ Ｉ／Ｏ データ入出力ポートＩ／Ｏ ＢＦ 入力バッファ Ｒ レジスタ ＩＮＶ インバータ Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ
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Claims (6)
- 【請求項１】クロック信号のアップエッジ及びダウンエ
ッジをデータ転送制御に用いるＤＤＲモードを有する同
期型半導体記憶装置において、書込サイクルから読出サ
イクルへ遷移しアドレス信号が取り込まれたタイミング
から読出データが読み出されて出力されるまでの遅延時
間と同等の時間だけ、読出サイクルから書込サイクルへ
遷移しアドレス信号が取り込まれたタイミングから遅延
して、書込データの取り込みが行われるようにタイミン
グ制御されることを特徴とする半導体記憶装置。 - 【請求項２】前記遅延時間は、クロック信号の２サイク
ルであることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】書込データの取り込みが行われたタイミン
グからメモリセルへの書込データの書込が行われるまで
の遅延時間を１サイクルとすることを特徴とする請求項
２に記載の半導体記憶装置。 - 【請求項４】前記遅延時間は、クロック信号の１．５サ
イクルであることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項５】書込データの取り込みが行われたタイミン
グからメモリセルへの書込データの書込が行われるまで
の遅延時間を０．５サイクルとすることを特徴とする請
求項４に記載の半導体記憶装置。 - 【請求項６】動作サイクルが読出サイクルであるか書込
サイクルであるかを決定する制御信号の取り込みが行わ
れるタイミングから１サイクルだけ遅延して、アドレス
信号の取り込みが行われるようにタイミング制御される
ことを特徴とする請求項１乃至５のいずれかに記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208699A JP2002025275A (ja) | 2000-07-10 | 2000-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208699A JP2002025275A (ja) | 2000-07-10 | 2000-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025275A true JP2002025275A (ja) | 2002-01-25 |
Family
ID=18705236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000208699A Pending JP2002025275A (ja) | 2000-07-10 | 2000-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002025275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009030169A1 (en) * | 2007-08-30 | 2009-03-12 | Byd Company Limited | Method for controlling sram data read-write, integrated circuit and liquid crystal display device with the integrated circuit |
| US8339894B2 (en) | 2010-03-31 | 2012-12-25 | SK Hynix Inc. | Address delay circuit of semiconductor memory apparatus |
-
2000
- 2000-07-10 JP JP2000208699A patent/JP2002025275A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009030169A1 (en) * | 2007-08-30 | 2009-03-12 | Byd Company Limited | Method for controlling sram data read-write, integrated circuit and liquid crystal display device with the integrated circuit |
| US8339894B2 (en) | 2010-03-31 | 2012-12-25 | SK Hynix Inc. | Address delay circuit of semiconductor memory apparatus |
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