JPH0237636B2 - - Google Patents

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JPH0237636B2
JPH0237636B2 JP57085981A JP8598182A JPH0237636B2 JP H0237636 B2 JPH0237636 B2 JP H0237636B2 JP 57085981 A JP57085981 A JP 57085981A JP 8598182 A JP8598182 A JP 8598182A JP H0237636 B2 JPH0237636 B2 JP H0237636B2
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JP
Japan
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signal
circuit
write
control signal
data
Prior art date
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Application number
JP57085981A
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English (en)
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JPS58203694A (ja
Inventor
Yasuo Akatsuka
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to EP83105102A priority patent/EP0095179B1/en
Priority to DE8383105102T priority patent/DE3381546D1/de
Publication of JPS58203694A publication Critical patent/JPS58203694A/ja
Priority to US06/924,388 priority patent/US4794567A/en
Publication of JPH0237636B2 publication Critical patent/JPH0237636B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明はメモリ回路に関し、特に、少なくとも
ライト信号が入力されている期間は書き込みデー
タ信号（データ信号）をとり込む非同期型書き込
み回路を備えたICメモリ回路に関する。
ライト動作が非同期で行なわれるメモリ回路の
ライトサイクルにおいては、外部より供給される
ライト信号とデータ信号との間に一定の時間関係
が規定されている。即ち、データ信号が有効にな
つてからライト信号の消滅迄の時間（データセツ
トアツプ時間tDW）と、ライト信号の消滅からデ
ータ信号が無効になる迄の時間（データホールド
時間tDH）の２つである。これらの意味する所は、
データ信号を受けてこれを選択されたメモリセル
へ書き込むためにはある一定の時間Ｔが必要で、
その時間Ｔの間はデータ信号は変化してはいけな
いということである。
さて、このtDWとtDHという規格を満たすために
従来行なわれていたメモリ回路の書き込み回路は
第１図に示す如くである。即ち、ライト信号
の逆相遅延信号である制御信号Ｗを発生する第１
の遅延回路１１、データ信号DINの遅延信号であ
る遅延データ信号Ｄを発生する第２の遅延回路１
２及び遅延データ信号Ｄを入力とし制御信号Ｗで
制御されるデータドライバー回路１３とで構成さ
れる従来例においては、第１及び第２の遅延回路
１１，１２の各々の遅延時間t1，t2を調整するこ
とにより、tDW及びtDHを所望の値に設定すること
が一般的であつた。ここで、２つの遅延時間t1，
t2は互いに独立ではなく、第２図に示すタイミン
グ図より、 tDW−t2＋t1＞Ｔ→t2＜t1−（Ｔ−tDW） …(1) tDH＋t2＞t1 →t2＞t1−tDH …(2) 書き込みに必要な一定の時間Ｔに対して、上記
(1)，(2)式が成り立つ必要がある。この２式を満た
す遅延時間t1，t2を図で表わすと第３図の如くで
ある。即ち、遅延時間t1，t2が互いに独立でな
く、ある限られた領域（斜線で示す）に設定しな
ければならない。
このように従来例においては、遅延時間t1，t2
の設定に関して自由度が狭く、従つて回路設計が
難しいというだけでなく、製造バラツキ等に対す
るマージンが狭いという欠点があつた。
本発明の目的は、上記のようなtDW，tDHに関す
る欠点を取り除き、回路設計が容易で製造バラツ
キ等に対するマージンの広い書き込み回路を備え
たメモリ回路を提供することにある。
本発明によるメモリ回路は、少なくともライト
信号が入力されている期間は書き込みデータ信号
をとり込む非同期型書き込み回路を備えたメモリ
回路であつて、前記ライト信号に応じて第１の制
御信号及び後縁が前記第１の制御信号の後縁より
一定時間遅延した第２の制御信号を発生する制御
信号発生回路、前記書き込みデータ信号の遅延信
号（遅延データ信号）を発生する遅延回路、前記
第１の制御信号により制御されて前記遅延データ
信号をとり込むトランスフアゲート、とり込んだ
遅延信号を前記トランスフアゲートがOFFの時
スタチツクに保持するデータ保持回路、及び前記
データ保持回路の出力を入力とし、前記第２の制
御信号により制御されるデータドライバー回路を
備えたことを特徴とする。
本発明の実施例について、図面を参照して詳細
に説明する。
第４図は、本発明の第１の実施例のメモリ回路
の書き込み回路を示す部分回路図である。本実施
例における書き込み回路は、ライト信号に応
じて第１及び第２の制御信号W1，W2を発生する
制御信号発生回路４１、データ信号を遅延させる
遅延回路４２、前記第１の制御信号W1で制御さ
れて遅延データ信号Ｄ１をとり込むトランスフア
ゲート４３、とり込んだ遅延データ信号をスタチ
ツクに保持するデータ保持回路４４、及び保持さ
れたデータ信号Ｄ２を入力とし前記第２の制御信
号W2で制御されるデータドライバー回路４５で
構成される。第５図に本実施例のタイミング図を
示す。第１の制御信号W1はライト信号の逆
相信号であり、第２の制御信号W2は後縁が時間
t1遅延した逆相信号である。又、遅延回路４２に
よりデータ信号DINから時間t2だけ遅延した遅延
データ信号D1は、トランクフアゲート４３によ
りデータ保持回路４４にとり込まれる。データ保
持回路４４は、第１の制御信号W1が“０”とな
つてトランスフアゲート４３がOFFした状態で
は、トランスフアゲートがOFFする直前のデー
タを保持している。データドライバー回路は第２
の制御信号で制御されるので、ライト信号が
“１”となつてからも時間t1だけイネーブル状態
が続く。従つて、書き込みに必要な時間Ｔに対し
て、次の２式が成り立つ必要がある。
tDW−t2＋t1＞Ｔ →t2＜t1−（Ｔ−tDW） …(3) tDH＋t2＞０ →t2＞−tDH …(4) これを図示すると第６図のようになる。これを
従来例の第３図と比べると、２つの遅延時間t1，
t2の設定の範囲が広くなつている。従つて従来例
に比べ回路設計が容易で製造バラツキ等に対する
マージンが広い。
第７図は、本発明の第２の実施例のメモリ回路
の書き込み回路を示す部分回路図である。本実施
例は、第１の実施例をCOMS回路で構成したも
ので、７１〜７５が各々第１図の４１〜４５に対
応する。動作、タイミングは第１の実施例と同様
である。本実施例では、インバータ７０１のドラ
イブ能力をデータ保持回路７４の正帰還手段であ
るインバータ７０２のドライブ能力よりも大きく
設定しておく。これは、トランスフアゲート７３
がONしている時はデータ保持回路７４にデータ
信号をとり込めるようにしておくためである。
以上述べたように、本発明によれば、従来の
tDW，tDHに関する欠点が取り除かれた製造マージ
ンの広いメモリ回路を得ることができる。
なお、本発明は上述した実施例に限られるもの
ではなく、本発明の主旨を満たす範囲の様々な構
成が可能であることは云うまでもない。
【図面の簡単な説明】
第１図は従来のメモリ回路の部分回路図。第２
図はそのタイミング図。第３図は同じく遅延時間
の関係を示すグラフ。第４図は本発明の第１の実
施例のメモリ回路の部分回路図。第５図はそのタ
イミング図。第６図は同じく遅延時間の関係を示
すグラフ。第７図は本発明の第２の実施例のメモ
リ回路の部分回路図である。１１，２：遅延回
路。

Claims (1)

  1. 【特許請求の範囲】 １ ライト信号が入力されている期間は書き込み
    データ信号をとり込む非同期型書き込み回路を備
    えたメモリ回路において、前記ライト信号に実質
    的に同期した第１の制御信号及び始端が前記ライ
    ト信号の始端にほぼ同期し後縁が前記第１の制御
    信号の後縁より一定時間遅延した第２の制御信号
    を発生する制御信号発生回路と、前記書き込みデ
    ータ信号に対して遅延された遅延データ信号を発
    生する遅延回路と、前記第１の制御信号が存在す
    る時にオンして前記遅延データ信号をとり込むト
    ランスフアゲートと、とり込んだ遅延データ信号
    をスタチツクに保持するデータ保持回路と、前記
    データ保持回路の出力を入力とし、前記第２の制
    御信号が存在する時に付勢されて内部データ信号
    を発生するデータドライバー回路とを備えたこと
    を特徴とするメモリ回路。 ２ 前記一定時間は前記遅延回路の遅延時間より
    も大きいことを特徴とする特許請求の範囲第１項
    に記載のメモリ回路。
JP57085981A 1982-05-21 1982-05-21 メモリ回路 Granted JPS58203694A (ja)

Priority Applications (4)

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JP57085981A JPS58203694A (ja) 1982-05-21 1982-05-21 メモリ回路
EP83105102A EP0095179B1 (en) 1982-05-21 1983-05-24 Static memory circuit
DE8383105102T DE3381546D1 (de) 1982-05-21 1983-05-24 Statische speicherschaltung.
US06/924,388 US4794567A (en) 1982-05-21 1986-10-29 Static memory including data buffer and latch circuits

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JPS58203694A JPS58203694A (ja) 1983-11-28
JPH0237636B2 true JPH0237636B2 (ja) 1990-08-27

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