JPS5856196B2 - 記憶装置のタイミング制御方式 - Google Patents
記憶装置のタイミング制御方式Info
- Publication number
- JPS5856196B2 JPS5856196B2 JP52115145A JP11514577A JPS5856196B2 JP S5856196 B2 JPS5856196 B2 JP S5856196B2 JP 52115145 A JP52115145 A JP 52115145A JP 11514577 A JP11514577 A JP 11514577A JP S5856196 B2 JPS5856196 B2 JP S5856196B2
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- JP
- Japan
- Prior art keywords
- signal
- storage device
- write
- address
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【発明の詳細な説明】
本発明はＭＯ８型メモリのように再書込動作を要する記
憶装置の読出サイクル時アクセス時間をより早くするよ
うなタイミング制御する方式に関する。
憶装置の読出サイクル時アクセス時間をより早くするよ
うなタイミング制御する方式に関する。
従来のこの種装置の構成と動作タイムチャートを第１図
・第２図に示す。
・第２図に示す。
第１図において外部処理装置（図示しない）から起動信
号（第２図Ａ）が書込命令、リフレッシュ命令毎に起動
信号レジスタ１０に、書込命令（第２図Ｂ）が書込レジ
スタ２０に、リフレッシュ命令（第２図Ｃ）がリフレッ
シュレジスタ２１に、ノーマルアドレス（第２図Ｄ）が
ノーマルアドレスレジスタ３０に、書込データ（第２図
Ｆ）が書込データレジスタ４０にそれぞれ入力される。
号（第２図Ａ）が書込命令、リフレッシュ命令毎に起動
信号レジスタ１０に、書込命令（第２図Ｂ）が書込レジ
スタ２０に、リフレッシュ命令（第２図Ｃ）がリフレッ
シュレジスタ２１に、ノーマルアドレス（第２図Ｄ）が
ノーマルアドレスレジスタ３０に、書込データ（第２図
Ｆ）が書込データレジスタ４０にそれぞれ入力される。
リフレッシュサイクル時にはメモリアレイ１にリフレッ
シュアドレスを送出しなければならない。
シュアドレスを送出しなければならない。
そのため読出／書込サイクル時のツマルアドレスとリフ
レッシュアドレスの切替回路２が設けられ、リフレッシ
ュ命令信号（第２図Ｃ）によって作成されリフレッシュ
サイクル時にＯＮとなるリフレッシュサイクル信号（Ｒ
Ｆ倍信号以下略記する）（第２図Ｅ）によりアドレスの
切替を行なう。
レッシュアドレスの切替回路２が設けられ、リフレッシ
ュ命令信号（第２図Ｃ）によって作成されリフレッシュ
サイクル時にＯＮとなるリフレッシュサイクル信号（Ｒ
Ｆ倍信号以下略記する）（第２図Ｅ）によりアドレスの
切替を行なう。
書込／リフレッシュ時にはアドレスパリティチェック回
路３によってチェックを行ない、パリティ正常時にメモ
リ書込イネーブル信号（ＷＥ信号と以下略記する）（第
２図Ｋ）を発生する。
路３によってチェックを行ない、パリティ正常時にメモ
リ書込イネーブル信号（ＷＥ信号と以下略記する）（第
２図Ｋ）を発生する。
読出／書込サイクル時ノーマルアドレスレジスタ３０の
出力はアドレス切替回路２を経てノーマルアドレス立上
り時よりＴａｄの遅延をもったメモリアドレス（ＭＡＤ
）信号（第２図Ｇ）としてメモリアレイ１に加えられる
。
出力はアドレス切替回路２を経てノーマルアドレス立上
り時よりＴａｄの遅延をもったメモリアドレス（ＭＡＤ
）信号（第２図Ｇ）としてメモリアレイ１に加えられる
。
リフレッシュサイクル時リフレッシュアドレス計数器５
０の出力はリフレッシュサイクル信号を立上り時よりＴ
ｒｆ遅れたＲＦ倍信号第２図Ｅ）によってゲートされ、
アドレス切替回路２を通して（ＴＡＤ＋Ｔｒｆ）の遅延
を有するＭＡＤ信号（第２図Ｇ）としてメモリアレイ１
に加えられる。
０の出力はリフレッシュサイクル信号を立上り時よりＴ
ｒｆ遅れたＲＦ倍信号第２図Ｅ）によってゲートされ、
アドレス切替回路２を通して（ＴＡＤ＋Ｔｒｆ）の遅延
を有するＭＡＤ信号（第２図Ｇ）としてメモリアレイ１
に加えられる。
即ち読出／書込サイクル時とリフレッシュ時とを比較す
るメモリアドレス信号が確定してそれが有効となるまで
の時間は後者の方がＲＦ信号作戒に要する時間Ｔｒｆだ
け遅くなっている。
るメモリアドレス信号が確定してそれが有効となるまで
の時間は後者の方がＲＦ信号作戒に要する時間Ｔｒｆだ
け遅くなっている。
書込サイクル時書込データは第２図Ｆに示すように装置
起動信号立上りｈ遅い時立上るものとして示してあり、
書込データレジスタ４０の出力は更に遅れＴｗｄの遅延
をもったメモリ書込データ（ＭＷＤ）（第２図Ｈ）とし
てメモリアレイ１に加えられる。
起動信号立上りｈ遅い時立上るものとして示してあり、
書込データレジスタ４０の出力は更に遅れＴｗｄの遅延
をもったメモリ書込データ（ＭＷＤ）（第２図Ｈ）とし
てメモリアレイ１に加えられる。
書込命令レジスタ２０、リフレッシュ命令レジスタ２１
．ノーマルアドレスレジスタ３０の各出力はアドレスパ
リティチェック回路３によりパリティチェックされ、パ
リティ正常であればＰＴＹＯＫ＝ 「ＩＪとなる。
．ノーマルアドレスレジスタ３０の各出力はアドレスパ
リティチェック回路３によりパリティチェックされ、パ
リティ正常であればＰＴＹＯＫ＝ 「ＩＪとなる。
書込／リフレッシュ時には誤ったアドレスの書込、誤っ
た命令による書込みがなされないようＰＴＹＯＫとタイ
ミング信号との論理積を取ってから時間Ｔｗｅの遅延を
有する書込イネーブル信号（ＷＥ）（第２図Ｋ）として
メモリアレイ１に加えられる。
た命令による書込みがなされないようＰＴＹＯＫとタイ
ミング信号との論理積を取ってから時間Ｔｗｅの遅延を
有する書込イネーブル信号（ＷＥ）（第２図Ｋ）として
メモリアレイ１に加えられる。
チップイネーブル信号（第２図Ｌ）（以下ＣＢ信号と略
記する）はメモリアレイ１を構成するメモリ素子の動作
に必要なりロック信号で、駆動信号レジスタ１０の出力
ＥＮをタイミングチェーン回路４に加えＴｄ２の遅延時
間を経て取出されたものであり、立上り時刻はＭＡＤ信
号より遅れることが必要である。
記する）はメモリアレイ１を構成するメモリ素子の動作
に必要なりロック信号で、駆動信号レジスタ１０の出力
ＥＮをタイミングチェーン回路４に加えＴｄ２の遅延時
間を経て取出されたものであり、立上り時刻はＭＡＤ信
号より遅れることが必要である。
換言すればＭＡＤ信号からＣＢ倍信号ではＯｎ８以上を
必要とする。
必要とする。
またメモリ素子の選定によってはＣＥ信号はＭＷＤ信号
からの遅れＴｄが必要、更にＷＥ信号からの遅れが必要
という制約をもつことがある。
からの遅れＴｄが必要、更にＷＥ信号からの遅れが必要
という制約をもつことがある。
モしてＣＥ信号は装置起動信号（第２図Ａ）により各命
令共通に作成しているため装置起動信号ＯＮからＣＥ信
号がＯＮするまでの時間Ｔｃｅｗは第２図に示すように
（Ｔａｄ＋Ｔ ｒｆ ＋Ｔｄ ） （Ｔｗｄ＋Ｔｄ ）
（Ｔｗｅ＋Ｔｄ）のうち最も大きなものに設定する必
要があり、第２図はＴｗｄ ＋Ｔｄ ＝Ｔ ｃｅｗとし
た場合を示している。
令共通に作成しているため装置起動信号ＯＮからＣＥ信
号がＯＮするまでの時間Ｔｃｅｗは第２図に示すように
（Ｔａｄ＋Ｔ ｒｆ ＋Ｔｄ ） （Ｔｗｄ＋Ｔｄ ）
（Ｔｗｅ＋Ｔｄ）のうち最も大きなものに設定する必
要があり、第２図はＴｗｄ ＋Ｔｄ ＝Ｔ ｃｅｗとし
た場合を示している。
記憶装置のアクセスタイム（Ｔａｃｃ）はＣＥ信号がＯ
Ｎした後のメモリ素子アクセスタイム（Ｔａｃｅ）によ
って決まる。
Ｎした後のメモリ素子アクセスタイム（Ｔａｃｅ）によ
って決まる。
第２図より読出しサイクル時ＣＥ信号がＯＮするまでの
時間Ｔｃｅｗは必要でなくＴａｄ＋Ｔｄで良くアクセス
タイムをＴｗｄ−Ｔａｄ分遅くしていることとなる。
時間Ｔｃｅｗは必要でなくＴａｄ＋Ｔｄで良くアクセス
タイムをＴｗｄ−Ｔａｄ分遅くしていることとなる。
本発明は前述のアクセス動作遅れをなくすよう記憶装置
のタイミングを制御する方式を提供することを目的とす
る。
のタイミングを制御する方式を提供することを目的とす
る。
第３図に本発明の実施例構成を示し、第４図はその動作
タイムチャートで、第１図、第２図と同符号は対応して
いるものを示す。
タイムチャートで、第１図、第２図と同符号は対応して
いるものを示す。
５は読出時ＣＥ信号作成用ＡＮＤゲートを示す。
読出サイクル時には、Ｔｗｄ 、 Ｔｗｅの条件が不要
であり、ＭＡＤ信号とＣＥ信号との関係条件を満足すれ
ば良い。
であり、ＭＡＤ信号とＣＥ信号との関係条件を満足すれ
ば良い。
そのため読出しサイクル時のＣＥ信号のＯＮするタイミ
ングＴｃｅｒはＴａｄ＋Ｔｄの時刻とすることができる
。
ングＴｃｅｒはＴａｄ＋Ｔｄの時刻とすることができる
。
そのため装置起動信号（第４図Ａ）がレジスタ１０に入
り、その出力ＥＮはタイミングチェーン回路４において
Ｔｄｌの遅れを有する所で取出しＡＮＤゲート５に印加
される。
り、その出力ＥＮはタイミングチェーン回路４において
Ｔｄｌの遅れを有する所で取出しＡＮＤゲート５に印加
される。
また読出し命令は書込命令レジスタ２０リフレツシユ命
令レジスタ２１に対し共に「００」を与えＷ、ＲＦ信号
を作成しＡＮＤゲート５に印加しているから、ＯＲゲー
ト６を経て読出し時のＣＢ倍信号得られる。
令レジスタ２１に対し共に「００」を与えＷ、ＲＦ信号
を作成しＡＮＤゲート５に印加しているから、ＯＲゲー
ト６を経て読出し時のＣＢ倍信号得られる。
第５図はＡＮＤゲート５、ＯＲゲート６によるＣＥ信号
作戒の動作タイムチャートを示す。
作戒の動作タイムチャートを示す。
第５図ＥＮは駆動信号レジスタ１０の出力信号であり、
ＴＣｌ、Ｔｅ３は前記ＥＮ信号をそれぞれＴｄｌ、Ｔｄ
２遅延させた信号であり、これら信号により読出時と書
込／リフレッシュ時のＣＢ倍信号別個に作られる。
ＴＣｌ、Ｔｅ３は前記ＥＮ信号をそれぞれＴｄｌ、Ｔｄ
２遅延させた信号であり、これら信号により読出時と書
込／リフレッシュ時のＣＢ倍信号別個に作られる。
読出データのアクセスタイムを第２図、第４図について
比較する。
比較する。
（従来のアクセスタイム）−（本発明のアクセスタイム
）＝Ｔａｃｃ−Ｔａｃｃ’＝ （Ｔｗｄ＋Ｔｄ＋Ｔａｃ
ｅ ）−（Ｔａｄ＋Ｔｄ＋Ｔａｃｅ ）＝Ｔｗｄ−Ｔａ
ｄ したがって本発明により読出時のアクセスタイムは従来
に比較しく Ｔｗｄ −Ｔ ａｄ ）速くすることがで
きる。
）＝Ｔａｃｃ−Ｔａｃｃ’＝ （Ｔｗｄ＋Ｔｄ＋Ｔａｃ
ｅ ）−（Ｔａｄ＋Ｔｄ＋Ｔａｃｅ ）＝Ｔｗｄ−Ｔａ
ｄ したがって本発明により読出時のアクセスタイムは従来
に比較しく Ｔｗｄ −Ｔ ａｄ ）速くすることがで
きる。
なお第４図において書込／リフレッシュサイクル時ＣＥ
信号のＯＮするタイミングＴｃｅｗとして（Ｔｗｄ＋Ｔ
ｄ）と設定しであるが、メモリ素子によってはＴｃｅｗ
が（Ｔａｄ ＋Ｔｒｆ ＋Ｔｄ ）或いは（Ｔｗｅ＋Ｔ
ｄ）となることがあり、その場合はタイミングチェーン
回路４におけるＴｄ２の設定タイミングを可変すること
で直ちに対処できる。
信号のＯＮするタイミングＴｃｅｗとして（Ｔｗｄ＋Ｔ
ｄ）と設定しであるが、メモリ素子によってはＴｃｅｗ
が（Ｔａｄ ＋Ｔｒｆ ＋Ｔｄ ）或いは（Ｔｗｅ＋Ｔ
ｄ）となることがあり、その場合はタイミングチェーン
回路４におけるＴｄ２の設定タイミングを可変すること
で直ちに対処できる。
このようにして本発明によると記憶装置におけるタイミ
ングチェーン回路から端子を引出しゲ゛−ト回路を設け
るという簡易な手段でアクセス動作遅れをなくすことが
できる。
ングチェーン回路から端子を引出しゲ゛−ト回路を設け
るという簡易な手段でアクセス動作遅れをなくすことが
できる。
第１図は従来の記憶装置制御部分の構成を示し第２図は
第１図の動作タイムチャートを示す。 第３図は本発明実施例の構成を示し第４図は第３図の動
作タイムチャートを示し、第５図はＣＥ信号作成のタイ
ムチャートを示す。 １・・・・・・メモリアレイ、２・・・・・・アドレス
切替回路、４・・・・・・タイミングチェーン回路、５
・・・・・・ＡＮＤゲート、 ６・・・・・・ＯＲゲー
ト。
第１図の動作タイムチャートを示す。 第３図は本発明実施例の構成を示し第４図は第３図の動
作タイムチャートを示し、第５図はＣＥ信号作成のタイ
ムチャートを示す。 １・・・・・・メモリアレイ、２・・・・・・アドレス
切替回路、４・・・・・・タイミングチェーン回路、５
・・・・・・ＡＮＤゲート、 ６・・・・・・ＯＲゲー
ト。
Claims (1)
- １ 外部の処理装置から読出／書込／リフレッシュ命令
信号と記憶装置起動信号、ノーマルアドレス及び書込デ
ータを受信して動作する記憶装置において記憶装置起動
信号よりチツプトネーブル信号を作成する回路で各命令
信号によるタイミングチェーン回路の起動は同時にする
が読出時と書込／リフレッシュ時とにおいて作成タイミ
ングを異ならせ、読出時のタイミングを早くしたことを
特徴とする記憶装置のタイミング制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52115145A JPS5856196B2 (ja) | 1977-09-27 | 1977-09-27 | 記憶装置のタイミング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52115145A JPS5856196B2 (ja) | 1977-09-27 | 1977-09-27 | 記憶装置のタイミング制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5449037A JPS5449037A (en) | 1979-04-18 |
| JPS5856196B2 true JPS5856196B2 (ja) | 1983-12-13 |
Family
ID=14655410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52115145A Expired JPS5856196B2 (ja) | 1977-09-27 | 1977-09-27 | 記憶装置のタイミング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856196B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157895A (ja) * | 1983-02-28 | 1984-09-07 | Nec Corp | リ−ドオンリ−メモリを内蔵する集積回路装置 |
-
1977
- 1977-09-27 JP JP52115145A patent/JPS5856196B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5449037A (en) | 1979-04-18 |
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