KR940006148A - 테스트 기능을 가진 메모리장치 - Google Patents

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KR940006148A
KR940006148A KR1019930010136A KR930010136A KR940006148A KR 940006148 A KR940006148 A KR 940006148A KR 1019930010136 A KR1019930010136 A KR 1019930010136A KR 930010136 A KR930010136 A KR 930010136A KR 940006148 A KR940006148 A KR 940006148A
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유또 이께다
이노우에 요시노리
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry

Abstract

본 발명은 테스트모드에 메모리셀의 축소된 액세스 타임을 가지는 메모리장치에 관한 것이다.
메모리장치는 테스트모드에 데이터출력회로(6)을 통하여 외부에 형성된 데이터를 제공하기 위해 데이터 처리 회로(5)에 의해 메모리셀 어레이(11)에서 판독되는 복수의 데이터에 배타적 논리합처리에 의해 판독데이터 DR를 형성한다.
외부에 데이터의 출력의 타이밍이 테스트모드의 지연회로(12)에 의해 데이터처리회로(5)의 배타적 논리합처리에 요하는 시간에 대응하는 시간에 의해 통상동작시보다 지연된다.
따라서, 외부에 무효데이터의 출력이 방지될 수가 있어, 유효데이터의 액세스타임이 단축될 수가 있다.

Description

테스트 기능을 가진 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 의한 메모리장치를 표시하는 블록도,
제2도는 제1도에 표시한 지연회로의 상세를 표시하는 회로도,
제3도는 제2도에 표시된 지연회로의 동작을 설명하는 파형도,
제4도는 제1도에 표시된 실시예의 동작을 설명하는 파형도.

Claims (8)

  1. 테스트기능을 가지는 메모리장치이고, 복수의 메모리셀(11)과, 상기 복수의 메모리셀에서 선택된 메모리셀의 각각에서 데이터를 판독하는 데이터판독수단(1-4)과 테스트모드시에 상기 선택된 메모리셀에서 판독된 상기 데이터에 소정의 논리연산처리를 시행하여, 상기 판독된 데이터의 개수보다도 작은 개수의 데이터로 변환하는 데이터처리수단(5)과, 테스트모드시에 상기 데이터처리수단에서의 상기 데이터의 출력의 타이밍을 통상동작모드시와, 비교하여 지연하는 제어수단(8)을 구비한 메모리장치.
  2. 제1항에 있어서, 상기 데이터처리수단은 통상동작모드에 선택된 데이터를 제공하기 위해 상기 선택된 메모리셀에서 판독된 상기 데이터 중 적어도 하나의 데이터를 선택하는 메모리 장치.
  3. 제2항에 있어서, 상기 데이터처리수단은 상기 선택된 메모리셀에서 판독된 상기 데이터에 상기 소정의 논리연산처리를 시행하는 논리연산수단(83)과, 상기 선택된 메모리셀에서 판독된 상기 데이터에서 적어도 하나의 데이터를 선택하는 수단(81)과, 통상동작모드가 지정될때 상기 선택수단의 출력을 선택하고 제공하며, 그리고 테스트모드가 지정될때 상기 논리 동작수단의 출력을 선택하고 제공하기 위해 외부에서 제공된 신호를 지정하는 모드에 응답하는 스위칭 수단(82)을 포함하는 메모리 장치.
  4. 제3항에 있어서. 상기 소정의 논리연산처리하는 배타적 논러합처리인 메모리장치.
  5. 제1항게 있어서, 상기 데이터처리수단에 출력된 데이터의 타이밍을 규정하기 위해 출력된 상기 제어수단의 출력에 응답하는 데이터출력수단(16)을 더욱 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 제어수단은 상기 데이터출력수단을 구동하기 위해 외부에서 인가된 타이밍 신호에 응답하는 출력제어수단(7)과, 상기 데이터출력수단에 지연된 타이밍신호를 인가하기 위해 통상동작모드의치 것과 비교하여 테스트모드에서의 상기 타이밍신호를 지연하는 지연수단(12)을 포함하는 메모리 장치.
  7. 제6항에 있어서. 상기 지연수단은 테스트모드가 외부에서 적용되는 테스트모드 신호에 응답하고 지정될때만 가능하게 하는 지연회로수단(121∼123)과, 상기 외부에서 적용된 타이밍신호와 상기 지연회로의 출력에 AND동작을 적용하는 AND 수단(124, 125)을 포함하는 메모리장치.
  8. 테스트기능을 가지고있는 메모리장치이고, 록수의 메모리셀을 포함하는 메토러셀 어레이 (11)와. 상기 메모리셀 어레이에서 선택된 메모리셀의 각각에서 데이터를 판독하는 데이터판독수단(1-4)과. 통상동작모드 또는 테스트모드를 지정하는 모드지정 신호르 인가하는 수단과, 상기 모드지정신호가 통상동작모드를 표시할때 선택 된 데이터를 제공하기 위해 상기 선택된 메모리셀에서 판독된 상기 데이티에서 적어도 하나의 데이터를 선택하고, 그리고 상기 모드지정신호가 테스트모드를 표시할때 변환된 데이터를 제공하기 위해 상기 판독된 데이터의 것보다 작은 수의 데이터로 상기 판독된 데이터를 변환하도록 어느 지연시간으로 상기 선택된 메모리셀에서 판독된 상기 데이터에 소정의 논리연산 처리를 적용하는 데이터처리수단과(5)과, 상기 모드지정신호가 상기 통상동작모드를 표시 할때 소정의 타이밍에 상기 데이터처리수단에서 출력데이터를 그리고 상기 모드지정신호가 테스트모드를 표시할때 상기 소정의 타이밍에서 상기 어느 지연시간에 의해 지연된 타이밍에 상기 데이터처리수단에서 출력데이터를 제공하는 제어수단(6,7)을 포함하는 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930010136A 1992-06-05 1993-06-04 테스트 기능을 가진 메모리장치 KR960010963B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0802955A4 (en) * 1994-09-23 1998-06-10 Miriam Coller MARKING COMPOSITION
KR20020031874A (ko) * 2000-10-24 2002-05-03 이철수 비밀잉크 조성물 및 그 발색 조성물
KR20020065961A (ko) * 2001-02-08 2002-08-14 이철수 위조 및 변조 불가 보안용지 및 그 발색도포구

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130654A (ja) * 1984-07-21 1986-02-12 Kanto Tokushu Seikou Kk アルミニウム連続鋳造用ロ−ルシエル鋼
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JPH06275100A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 半導体記憶装置
JPH06334513A (ja) * 1993-05-13 1994-12-02 Intel Corp データ処理装置
JP2806210B2 (ja) * 1993-06-15 1998-09-30 富士通株式会社 マイクロプロセッサ
JP2820016B2 (ja) * 1993-12-28 1998-11-05 日本電気株式会社 電子回路
US5579326A (en) * 1994-01-31 1996-11-26 Sgs-Thomson Microelectronics, Inc. Method and apparatus for programming signal timing
US5572535A (en) * 1994-07-05 1996-11-05 Motorola Inc. Method and data processing system for verifying the correct operation of a tri-state multiplexer in a circuit design
JPH0973775A (ja) * 1995-09-01 1997-03-18 Mitsubishi Electric Corp 半導体記憶装置
JP3607439B2 (ja) * 1996-11-11 2005-01-05 株式会社日立製作所 半導体集積回路装置
KR100222970B1 (ko) * 1997-01-29 1999-10-01 윤종용 전자장치의 테스트모드 수행방법
US6418547B1 (en) * 1998-02-26 2002-07-09 Micron Technology, Inc. Internal guardband for semiconductor testing
US6675273B2 (en) 2001-05-31 2004-01-06 International Business Machines Corporation Memory circuitry with auxiliary word line to obtain predictable array output when an invalid address is requested
DE10143455B4 (de) * 2001-09-05 2005-12-15 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von zu testenden Schaltungseinheiten mit erhöhter Datenkompression für Burn-in
FR2854967B1 (fr) * 2003-05-13 2005-08-05 St Microelectronics Sa Procede et dispositif d'identification d'un mode de fonctionnement d'un dispositif controle, par exemple un mode test d'une memoire eeprom
KR100583152B1 (ko) * 2004-02-19 2006-05-23 주식회사 하이닉스반도체 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자
CN104932961B (zh) * 2015-05-28 2019-01-11 广东小天才科技有限公司 检测终端设备中数据线邦定断路的方法和装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608669A (en) * 1984-05-18 1986-08-26 International Business Machines Corporation Self contained array timing
JPS61289449A (ja) * 1985-06-18 1986-12-19 Nec Corp 高速メモリ診断処理装置
US4630239A (en) * 1985-07-01 1986-12-16 Motorola, Inc. Chip select speed-up circuit for a memory
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
JPH03250348A (ja) * 1990-02-28 1991-11-08 Nec Corp メモリの診断方式

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0802955A4 (en) * 1994-09-23 1998-06-10 Miriam Coller MARKING COMPOSITION
KR20020031874A (ko) * 2000-10-24 2002-05-03 이철수 비밀잉크 조성물 및 그 발색 조성물
KR20020065961A (ko) * 2001-02-08 2002-08-14 이철수 위조 및 변조 불가 보안용지 및 그 발색도포구

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Publication number Publication date
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KR960010963B1 (ko) 1996-08-14
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IT1271544B (it) 1997-05-30
JPH05342114A (ja) 1993-12-24
ITMI931153A0 (it) 1993-06-01
DE4317926C2 (de) 1996-04-04
DE4317926A1 (de) 1993-12-09

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