DE4317926C2

DE4317926C2 - Speichervorrichtung mit Testfunktion

Info

Publication number: DE4317926C2
Application number: DE4317926A
Authority: DE
Inventors: Yuto Ikeda; Yoshinori Inoue
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-05
Filing date: 1993-05-28
Publication date: 1996-04-04
Anticipated expiration: 2013-05-29
Also published as: US5361230A; KR960010963B1; ITMI931153A1; KR940006148A; JP3007475B2; IT1271544B; JPH05342114A; ITMI931153A0; DE4317926A1

Description

Die vorliegende Erfindung betrifft eine Speichervorrichtung mit Testfunktion. Insbesondere betrifft die vorliegende Erfindung eine Speichervorrichtung mit verminderter Testzeit für Speicherzellen in einem Testmodus.

Im allgemeinen ist eine Speichervorrichtung, wie ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) mit einer Schaltung zum Testen der Funktion von jeder Speicherzelle, die ein Speicher zellenfeld bilden, versehen.

Fig. 6 ist ein Blockschaltbild mit einem Beispiel einer Speichervorrichtung. In Fig. 6 umfaßt ein Speicherzellen feld 11 eine Mehrzahl von Speicherzellen (nicht gezeigt), die zweidimensional in Zeilen- und Spaltenrichtung angeordnet sind. Datenleseschaltungen 1 bis 4, die Datenlesevorrichtungen dar stellen, reagieren auf ein Lesesteuersignal Φ_R, nachfolgend be schrieben, das von einer Wellenform-Gestaltungsschaltung 9 be reitgestellt wird, zum simultanen Lesen von Daten aus jeweiligen ausgewählten Speicherzellen aus den das Speicherzellenfeld 11 bildenden Speicherzellen, zum Verstärken der gelesenen Daten, und zum nachfolgenden Anlegen der verstärkten Daten als Daten D₁ bis D₄ an eine Datenverarbeitungsschaltung 5.

Wenn ein Modusbezeichnungssignal (Modusbestimmungssignal) Φ_T, das von einer nicht gezeigten Signalquelle erzeugt wird, einen norma len Betriebsmodus bestimmt, dient die Datenverarbeitungsschaltung 5 als Datenauswahlschaltung, zum Auswählen eines beliebigen der Daten D₁ bis D₄ als Reaktion auf ein Adreßsignal Φ_A mit vier Bit, das von einer nicht gezeigten Adreßsignalquelle angelegt wird, zum Bereitstellen der ausgewählten Daten als Lesedaten D_R. Wenn das Modusbezeichnungssignal Φ_T einen Testmodus bestimmt, dient die Datenverarbeitungsschaltung 5 als Exklusive-ODER-(EXOR)-Schaltung und erzeugt das Signal D_R, das anzeigt, ob alle der vier Daten D₁ bis D₄ gleich sind, oder ob mindestens eines von diesen sich von den übrigen unterscheidet. Die Datenverarbeitungsschaltung 5 wird an späterer Stelle im Detail beschrieben.

Die von der Datenverarbeitungsschaltung 5 bereitgestellten Daten D_R werden an eine Datenausgabeschaltung 6 angelegt. Die Datenaus gabeschaltung 6 stellt die oben erwähnten Daten D_R als Ausgabe daten D_O bereit, zu einem Zeitpunkt, der durch ein Ausgabesteuer signal Φ_C bestimmt wird, das von einer Ausgabesteuerschaltung 7 bereitgestellt wird, zum Bereitstellen der Daten D_O nach außen über einen externen Ausgabeanschluß 8. Die Datenausgabeschaltung 6 und die Ausgabesteuerschaltung 7 werden unten im Detail beschrieben.

Ein Zeilenadreßpulssignal (), das von einer nicht gezeigten Signalquelle erzeugt wird, wird an eine Zeitgebergeneratorschal tung 10 (Timing-Generatorschaltung) angelegt, die ein vorbe stimmtes Timingsignal Φ_R, erzeugt, das mit dem -Signal synchronisiert ist, zum Anlegen von diesem an die Wellenform gestaltungsschaltung 9.

Die Wellenformgestaltungsschaltung 9 umfaßt zwei Stufen von Konvertern (nicht gezeigt) und formt die Wellenform des oben erwähnten Timingsignals Φ_R, zum Erzeugen des Lesesteuersignals Φ_R und zum Anlegen von diesem an die Ausgabesteuerschaltung 7 sowie an die Datenleseschaltungen 1 bis 4, wie oben beschrieben. Die Ausgabesteuerschaltung 7 erzeugt das oben beschriebene Ausgabesteuersignal Φ_C auf der Basis des Lesesteuersignals Φ_R.

Die Fig. 7, 8 und 9 sind schematische Darstellungen mit Bei spielen des Aufbaues der Datenverarbeitungsschaltung 5, der Da tenausgabeschaltung 6 bzw. der Ausgabesteuerschaltung 7, und die Fig. 10 und 11 sind Signalpulsdiagramme mit dem Betrieb der in Fig. 6 gezeigten herkömmlichen Speichervorrichtung. Unter Bezug auf die Fig. 6 bis 11 wird der Betrieb der herkömmlichen Speichervorrichtung nachfolgend im Detail beschrieben.

Im normalen Betriebsmodus wird angenommen, daß sich das Modus bestimmungssignal Φ_T auf niedrigem (L)-Pegel befindet. Daher ist in Fig. 7 ein Schalttransistor 57 eines Schaltkreises 82 in der Datenverarbeitungsschaltung 5 ausgeschaltet, als Reaktion auf das Signal Φ_T, während ein Schalttransistor 58 des Schaltkreises 82 als Reaktion auf ein durch einen Inverter 59 invertiertes Signal des Signals Φ_T eingeschaltet ist.

Auch werden im normalen Betriebsmodus vier Bit (Φ_A1, Φ_A2, Φ_A3, Φ_A4) des Adreßsignales Φ_A an die Steuereingänge der Schalt transistoren 51 bis 54 einer Auswahlschaltung 81 angelegt, so daß nur einer von diesen eingeschaltet ist. Folglich wird nur ein Datum aus den vier Eingabedaten D₁ bis D₄, entsprechend dem ein geschalteten Schalttransistor als Lesedatum D_R über den entspre chenden Transistor und den Transistor 58 des Schaltkreises 82 ausgegeben.

Andererseits wird angenommen, daß sich im Testmodus das Modus bestimmungssignal Φ_T auf hohem (H)-Pegel befindet. Daher wird in Fig. 7 der Schalttransistor 57 des Schaltkreises 82 in der Daten verarbeitungsschaltung 5 als Reaktion auf das Signal Φ_T einge schaltet, während der Schalttransistor 58 des Schaltkreises 82 als Reaktion auf ein durch einen Inverter 59 invertiertes Signal des Signals Φ_T ausgeschaltet wird.

Im Testmodus ist das Adreßsignal Φ_A zum Auswählen von Lesedaten ungültig, und die oben beschriebene Datenauswahl (Datenselektion) wird nicht durchgeführt. Statt dessen werden die vier Daten D₁ bis D₄ über eine Exklusiv-ODER-Verknüpfung durch ein EX-OR-Gatter 55 in einer logischen Verarbeitungsschaltung 83 verknüpft, und das Er gebnis wird als Lesedatum D_R über einen Inverter 56 und einen Transistor 57 ausgegeben. Als Ergebnis, wenn alle vier Daten D₁ bis D₄, wie aus dem Speicherzellenfeld ausgelesen, miteinander übereinstimmen, wird ein Lesedatum D_R mit H-Pegel bereitgestellt, und in den anderen Fällen wird das Lesedatum D_R auf L-Pegel be reitgestellt.

Das Ausgabesteuersignal Φ_C, das von der Ausgabesteuerschaltung 7, die zwei Stufen von Invertern 71 und 72 umfaßt, wie in Fig. 9 gezeigt, bereitgestellt wird, ist ein Steuersignal, das auf L-Pegel inaktiv ist, und es wird angenommen, daß es im inaktiven Zustand während eines Zeitraumes ist, der dem Lesen von Daten einer sogenannten ungültigen Adresse (ungültigen Daten) im Spei cherzellenfeld 11 entspricht, auf der Basis des Lesesteuersignals Φ_R in Synchronisation mit dem -Signal.

Wie in Fig. 10 gezeigt, wo der Betrieb im normalen Operationsmodus gezeigt ist, ist das Lesedatum D_R (Fig. 10(b)) ein ungültiges Datum entsprechend einer ungültigen Adresse während der Periode, während der das Ausgabesteuersignal Φ_C (Fig. 10(a)) sich auf L-Pegel befindet, so daß das Ausgabesignal D_O (Fig. 10(c)) der Datenausgabeschaltung 6, die, wie in Fig. 8 gezeigt, ein NAND-Gatter 61 sowie einen Inverter 62 aufweist, in einem Hochimpe danzzustand (Hi-Z) gehalten wird.

Wenn sich die Adresse des Lesedatums von ungültig auf gültig ändert, ändert sich das Lesedatum D_R von einem ungültigen Datum in ein gültiges Datum (Fig. 10(b)). Das Steuersignal Φ_C (Fig. 10(a)) steigt auf H-Pegel an, zu einem Zeitpunkt, der vorab definiert worden ist, in einen aktiven Zustand. Als Ergebnis erzeugt die Datenausgabeschaltung 6 aus Fig. 8 das Datum D_R, das von der Datenverarbeitungsschaltung 5 angelegt worden ist, und das nach außen als Ausgabedatum D_O (Fig. 10(c)) ausgegeben wird.

Wie in Fig. 11 gezeigt, wo der Betrieb im Testmodus gezeigt ist, entspricht der grundsätzliche Betrieb dem aus Fig. 10, mit der Ausnahme, daß das Lesedatum D_R (Fig. 11(b)) nicht das aus den vier Daten D₁ bis D₄ ausgewählte ist, sondern das, das durch eine EX- OR-Verknüpfung der Daten D₁ bis D₄ erhalten wird. Allerdings ist festzustellen, daß die für die EX-OR-Operation benötigte Zeit eine Verzögerung um einen gewissen Zeitraum mit sich bringt, zu dem Zeitpunkt, daß sich das Lesedatum D_R von ungültig auf gültig im Testmodus ändert, bezüglich der Zeitgebung einer derartigen Ände rung des Lesedatums D_R im normalen Betriebsmodus.

Auch besitzt im Testmodus das Ausgabesteuersignal Φ_C dieselbe Wellenform wie im normalen Betriebsmodus, wie durch die durch gezogene Linie gezeigt (Fig. 11(a)), was zu einer teilweisen Aus gabe des ungültigen Datums D_R als Ausgabedatum D_O aus der Daten ausgabeschaltung 6 führt, wie durch die durchgezogene Linie in Fig. 11(c) gezeigt.

Das folgende Problem entsteht in der herkömmlichen Speichervor richtung mit dem oben beschriebenen Aufbau. Wenn im Testmodus das Lesedatum D_R von ungültig auf gültig zu dem in Fig. 11(b)) gezeigten Zeitpunkt wechselt (der Zeitpunkt ist später als im normalen Betriebsmodus aus Fig. 10(b)), wird ein Teil des ungül tigen Datums einmal als Ausgabedatum D_O ausgegeben, wie durch die durchgezogene Linie in Fig. 11(c) gezeigt, da die Wellenform des Ausgabesteuersignals Φ_C festgelegt ist. Die Zeit, die zum Ändern des einmal bereitgestellten ungültigen Datums in ein gültiges Da tum benötigt wird, führt zu einer deutlichen Verzögerung beim Ausgeben des ursprünglichen gültigen Datums. Daher entsteht bei der oben beschriebenen herkömmlichen Speichervorrichtung das Problem, daß die Zugriffszeit auf gültige Daten im Testmodus lang wird, was zu einer langen benötigten Zeit für einen Funktionstest der Speichervorrichtung führt.

Wenn daher die Zeitgebung, zu der das Ausgabesteuersignal Φ_C an steigt, wie durch die unterbrochene Linie in Fig. 11(a) verzögert wird, ändert sich das Ausgabedatum D_O im Hochimpedanzzustand in ein gültiges Datum zu dem Zeitpunkt, der durch die unterbrochene Linie aus Fig. 11(c) angezeigt ist, so daß die Ausgabe von ungül tigen Daten, wie oben beschrieben, verhindert werden kann, und folglich eine Verzögerung im Lesezeitpunkt während des Testmodus verringert werden kann.

Die Verzögerung im Anstieg des Ausgabesteuersignals Φ_C führt allerdings zu einer Verzögerung im Anstieg des Signals Φ_C auch im normalen Betriebsmodus, so daß das Problem entsteht, daß ein Hochgeschwindigkeitsbetrieb der Speichervorrichtung im normalen Betriebsmodus schwierig durchzuführen ist.

Aus der DE 36 39 169 A1 ist eine Speichervorrichtung bekannt, bei der ebenfalls die Ausgabe von Lesedaten und Testdaten durch einen festgelegten Zeitablauf eines Steuersignals gesteuert wird. Eine Ausgabe ungültiger Testdaten ist daher auch bei dieser Speichervorrichtung möglich.

Aufgabe der Erfindung ist es, eine Speichervorrichtung zu anzugeben, die die für einen Funktionstest für Speicherzellen im Testmodus benötigte Zeit verringert, ohne daß ein Hochgeschwin digkeitsbetrieb im normalen Betriebsmodus beeinträchtigt wird.

Die Aufgabe wird durch die Speichervorrichtung nach den Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen gekennzeichnet.

Bei der Speichervorrichtung ist der Zeitpunkt der Datenausgabe aus der Datenverarbeitungsschaltung im Testmodus gegenüber dem normalen Betrieb verzögert, wodurch eine Ausgabe von ungültigen Daten nach außen verhindert wird, und folglich der Zeitpunkt, zu dem gültige Daten nach außen ausgegeben werden, vorverschoben wird.

Zusätzlich wird bei der Speichervorrichtung der Zeitpunkt von aus der Datenverarbeitungsschaltung ausgegebenen Daten im Testmodus um eine gewisse Zeit verzögert, die benötigt wird, damit die Daten verarbeitungsschaltung eine logische Operation durchführen kann, wodurch eine Verringerung der Zugriffszeit im Testmodus gestattet wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild mit einer Speichervorrichtung gemäß einer Ausführungsform;

Fig. 2 ein Schaltbild mit einem Detail der in Fig. 1 gezeigten Verzögerungsschaltung;

Fig. 3 ein Signalpulsdiagramm mit dem Betrieb der in Fig. 2 gezeigten Verzögerungsschaltung;

Fig. 4 ein Signalpulsdiagramm mit dem Betrieb der in Fig. 1 gezeigten Ausführungsform;

Fig. 5 ein Blockschaltbild mit einer Speichervorrichtung ge mäß einer weiteren Ausführungsform;

Fig. 6 ein Blockschaltbild mit einem Beispiel einer herkömm lichen Speichervorrichtung;

Fig. 7 ein Schaltbild mit einem Detail der in Fig. 6 gezeigten Datenverarbeitungsschaltung;

Fig. 8 ein Schaltbild mit einer Detaildarstellung der in Fig. 6 gezeigten Datenausgabeschaltung;

Fig. 9 ein Schaltbild mit einem Detail der in Fig. 6 gezeigten Ausgabesteuerschaltung;

Fig. 10 ein Signalpulsdiagramm mit dem Betrieb im normalen Be triebsmodus beim in Fig. 6 gezeigten herkömmlichen Bei spiel; und

Fig. 11 ein Signalpulsdiagramm mit dem Testmodusbetrieb des in Fig. 6 gezeigten herkömmlichen Beispiels.

Nachfolgend wird eine Ausführungsform unter Bezug auf die Zeichnung beschrieben.

Fig. 1 ist ein Blockschaltbild mit einer Speichervorrichtung gemäß einer Ausführungsform. Die in Fig. 1 gezeigte Ausführungsform entspricht der in Fig. 6 gezeigten herkömmlichen Speichervor richtung mit Ausnahme der folgenden Punkte, und eine Beschreibung der gemeinsamen Bestandteile wird nicht wiederholt.

Bei der in Fig. 1 gezeigten Ausführungsform ist eine Verzöge rungsschaltung 12 anstelle der Wellenformgestaltungsschaltung 9 aus Fig. 6 zwischen der Timing-Generatorschaltung 10 und der Ausgabesteuerschaltung 7 vorgesehen. Die Verzögerungsschaltung 12 und die Ausgabesteuerschaltung 7 bilden eine Steuerschaltung, die den Zeitpunkt verzögert, wenn die Datenausgabeschaltung 6 Daten von der Datenverarbeitungsschaltung 5 an den Ausgabeanschluß 8 im Testmodus anlegt, gegenüber dem Zeitpunkt der Datenausgabe an den Ausgabeanschluß 8 im normalen Betrieb. Die Verzögerungsschaltung 12 besitzt die Funktion zum Verzögern des Anstiegs eines Timing-Signals ΦR′ im Testmodus als Reaktion auf ein Modusbestimmungs signal Φ_T aus einer nicht gezeigten Signalquelle, und weist ins besondere den in Fig. 2 beispielhaft gezeigten Aufbau auf. Fig. 3 ist ein Signalpulsdiagramm zum schematischen Verdeutlichen des Betriebs der Verzögerungsschaltung 12 aus Fig. 2.

Im Normalbetrieb, wenn sich das Modusbestimmungssignal Φ_T (Fig. 3(a)) auf L-Pegel befindet, wird das Signal Φ_T auf H-Pegel durch einen Inverter 121 invertiert und kontinuierlich an einem Eingang eines NOR-Gatters 122 angelegt. An den anderen Eingang des NOR-Gatters 122 wird das Signal Φ_R, (Fig. 3(b)) aus der Timing-Generatorschaltung 10 angelegt, und das NOR-Gatter 122 erzeugt ein Signal, welches im normalen Betriebsmodus stets auf L-Pegel steht.

Das Signal auf L-Pegel wird über eine Inverterschaltung 123 invertiert, die drei Stufen von Invertern aufweist, und wird kon tinuierlich als Signal auf H-Pegel an einen Eingang eines NAND-Gatters 124 angelegt. An den anderen Eingang des NAND-Gatters 124 wird das Timing-Signal Φ_R′ direkt angelegt. Als Ergebnis wird ein invertiertes Signal des Signals Φ_R′ aus dem NAND-Gatter 124 er halten, welches weiter durch einen Inverter 125 invertiert wird und als Lesesteuersignal Φ_R (Fig. 3(c)) ausgegeben wird. Genauer gesagt, wie in der linken Hälfte des Signalpulsdiagramms in Fig. 3 gezeigt, wird eine Verzögerungsoperation durch die Verzögerungs schaltung 12 nicht im normalen Betriebsmodus durchgeführt, bei dem sich das Modusbestimmungssignal Φ_T auf L-Pegel befindet, was dazu führt, daß das Timing-Signal Φ_R′ so wie es ist ausgegeben wird, als Lesesteuersignal Φ_R′.

Im Testmodus, wo das Modusbestimmungssignal Φ_T (Fig. 3(a)) sich auf H-Pegel befindet, wird das Signal Φ_T auf L-Pegel invertiert, durch den Inverter 121, und durchgehend an einen Eingang des NOR-Gatters 122 angelegt.

Als Ergebnis dient das NOR-Gatter 122 als Inverter zum Invertieren des Timing-Signals Φ_R′′ das an dessen anderen Eingang angelegt ist. Die Inverter 121 und 122 entsprechen der Wellenformgestal tungsschaltung 9 im herkömmlichen Beispiel aus Fig. 6.

Genauer gesagt, wenn das Timing-Signal Φ_R′ sich auf L-Pegel be findet, wenn das Signal Φ_T auf H-Pegel steht (Fig. 3(b)), be finden sich beide Eingänge des NOR-Gatters 122 auf L-Pegel, so daß der Ausgang des NOR-Gatters 122 auf H-Pegel gebracht wird. Der Ausgang auf H-Pegel wird durch die Inverterschaltung 123 auf L-Pegel invertiert und an einen Eingang des NAND-Gatters 124 an gelegt. Da das Signal Φ_R′ am anderen Eingang des NAND-Gatters 124 ebenfalls auf L-Pegel steht, wird der Ausgang des NAND-Gatters 124 auf H-Pegel gebracht, wiederum durch den Inverter 125 invertiert und so als Lesesteuersignal Φ_R auf L-Pegel ausgegeben (Fig. 3(c)).

Wenn das Timing-Signal Φ_R′ auf H-Pegel wechselt, wenn sich das Signal Φ_T auf H-Pegel befindet (Fig. 3(b)), wechselt der Ausgang des NOR-Gatters 122 gleichzeitig von H-Pegel zu L-Pegel. Die Änderung im Ausgang des NOR-Gatters 122 wird zu einem Eingang des NAND-Gatters 124 übertragen, mit einer Verzögerung um eine gewisse Zeitperiode, über die Inverterschaltung 123.

Wenn das Signal Φ_R′ auf H-Pegel wechselt, ändert sich der andere Eingang des NAND-Gatters 124 ebenfalls auf H-Pegel, während eine Übertragung des Wechsels zu einem Eingang des NAND-Gatters 124 wie oben beschrieben verzögert wird, wodurch der Ausgang des NAND-Gatters 124 auf H-Pegel während einer gewissen Zeitperiode (eines gewissen Zeitraums) verbleibt (Verzögerungszeitperiode). Wenn diese Verzögerungszeitperiode nach dem Wechsel von Φ_R′ abgelaufen ist, entsteht der Zustand, daß zwei Eingänge des NAND-Gatters 124 beide auf H-Pegel stehen, wodurch der Ausgang des NAND-Gatters 124 auf L-Pegel geändert wird. Diese Änderung wird auf H-Pegel durch den Inverter 125 invertiert und als Lesesteuersignal Φ_R ausgegeben.

Das bedeutet, wie in der rechten Hälfte des Signalpulsdiagramms in Fig. 3 gezeigt, daß, wenn sich im Testmodus das Modusbestimmungs signal Φ_T auf H-Pegel befindet, der Anstieg des Timing-Signals Φ_R′ auf H-Pegel um eine gewisse Zeitperiode durch die Verzöge rungsschaltung 12 verzögert wird, wie durch die durchgezogene Linie in Fig. 3(c) gezeigt, und als Lesesteuersignal Φ_R ausge geben wird.

Wenn das Signal Φ_R′ weiter auf L-Pegel wechselt, wird der andere Eingang des NAND-Gatters 124 sofort auf H-Pegel gebracht, so daß der Ausgang des NAND-Gatters 124 simultan auf H-Pegel gebracht wird. Diese Änderung wird zu einem Wechsel auf L-Pegel durch den Inverter 125 invertiert. Insbesondere fällt im Testmodus das Le sesteuersignal Φ_R simultan mit dem Abfall des Timing-Signals Φ_R′ (Fig. 3(b) und (c).

Fig. 4 ist ein Signalpulsdiagramm mit dem gesamten Betrieb der in Fig. 1 gezeigten Ausführungsform. Der Betrieb im normalen Be triebsmodus der Ausführungsform aus Fig. 1 entspricht dem beim herkömmlichen Beispiel, da das Timing-Signal Φ_R′ das an die Ausgabesteuerschaltung 7 angelegt wird, ein Signal mit denselben Zeitpunkten (Timing) wie beim Timing-Signal Φ_R im herkömmlichen Beispiel ist, wie in Zusammenhang mit den Fig. 6 und 10 be schrieben. Daher wird eine Beschreibung nicht wiederholt, und nur der Betrieb im Testmodus wird nachfolgend beschrieben.

Im Testmodus werden vier Daten D₁ und D₄ aus dem Speicherzellen feld 11 wie im Normalbetrieb gelesen, um durch eine EX-OR-Ver knüpfung durch die EX-OR-Schaltung 55 (Fig. 7) verknüpft zu werden. Da die EX-OR-Operation eine gewisse Zeitdauer benötigt, wird der Zeitpunkt, wenn das Lesedatum D_R (Fig. 4(c)) sich von ungültig auf gültig im Testmodus ändert, um die gewisse Zeit periode verzögert, verglichen mit dem Zeitpunkt im normalen Betriebsmodus.

Gemäß dieser Ausführungsform wird daher der Zeitpunkt der Akti vierung des Lesesteuersignals Φ_R um die gewisse Zeitperiode im Testmodus verzögert (die durchgezogene Linie in Fig. 4(a)) gegenüber dem normalen Zeitpunkt (die durchbrochene Linie in Fig. 4(a)), wodurch das von der Ausgabesteuerschaltung 7 erzeugte Ausgabesteuersignal Φ_C ebenfalls um die gewisse Zeitperiode (die durchgezogene Linie in Fig. 4(b)) gegenüber dem Normalbetrieb (die durchbrochene Linie in Fig. 4(b)) verzögert wird. Folglich wird eine teilweise (partielle) Ausgabe von ungültigen Daten (die unterbrochene Linie in Fig. 4(d)) nicht durch die Datenausgabe schaltung 6 bewirkt, ungleich dem herkömmlichen Beispiel, so daß alleingültige Daten als Ausgabedaten D_O (durchgezogene Linie in Fig. 4(d)) ausgegeben werden.

Insbesondere, wie bei diesem Beispiel in Fig. 4 zu sehen, wird das Lesesteuersignal Φ_R um eine gewisse Zeitperiode verzögert, um eine teilweise Ausgabe von ungültigen Daten zu verhindern, ver glichen mit der Verzögerungszeitperiode der Ausgabe von gültigen Daten, bewirkt durch eine teilweise Ausgabe von ungültigen Daten, für den Fall, daß das Lesesteuersignal Φ_R nicht verzögert wird. Mit anderen Worten, da eine längere Zeitperiode als die Verzöge rungszeitperiode durch die Datenverarbeitungsschaltung zum Ändern von ungültigen Daten in gültige Daten benötigt wird, nachdem die ungültigen Daten einmal bereitgestellt worden sind, führt eine Verzögerung des Timings des Ausgabesteuersignals um die oben be schriebene Verzögerungszeitperiode dazu, daß das Timing der Aus gabe von gültigen Daten nach vorn verlegt wird. Folglich kann eine Zugriffszeit im Testmodus, also die für einen Funktionstest in der Speichervorrichtung benötigte Zeit, verringert werden.

Obwohl in der obigen Ausführungsform ein Fall beschrieben wurde, bei dem ein ausgewähltes Datum D_R aus den vier Daten D₁ bis D₄ im normalen Betriebsmodus bereitgestellt wurde, und ein EX-OR-ver knüpftes Datum D_R im Testmodus erzeugt wurde, ist die Anzahl von Daten nicht auf den Fall dieser Ausführungsform beschränkt. Die vorliegende Erfindung ist auf einen Fall anwendbar, bei dem die Anzahl von ausgegebenen Daten geringer als die Anzahl von aus dem Speicherzellenfeld ausgelesenen Daten ist, beispielsweise auf einen Fall, wo ein Ausgabedatum aus acht aus dem Speicherzellen feld ausgelesenen Daten erzeugt wird, oder wobei zwei Ausgabedaten aus acht aus den Speicherzellenfeld ausgelesenen Daten erzeugt werden.

Fig. 5 ist ein Blockschaltbild mit einer Ausführungsform, bei der zwei Ausgabedaten aus acht aus dem Speicherzellenfeld ausgelesenen Daten erzeugt werden. Bei dieser Ausführungsform werden vier Daten D_1a bis D_4a, die aus dem Speicherzellenfeld 11 durch die Datenle seschaltungen 1a bis 4a ausgelesen wurden, in einer Datenverar beitungsschaltung 5a verarbeitet, während vier Daten D_1b bis D_4b, die aus dem Speicherzellenfeld 11 durch Datenleseschaltungen 1b bis 4b ausgelesen wurden, in der anderen Datenverarbeitungsschal tung 5b verarbeitet werden. Es wird angenommen, daß die Datenver arbeitungsschaltungen 5a und 5b denselben Aufbau wie die in Fig. 7 gezeigte Datenverarbeitungsschaltung 5 aufweisen. Die Datenver arbeitungsschaltungen 5a und 5b werden durch ein Adreßsignal Φ_a und ein Modusbestimmungssignal Φ_c betrieben, die gemeinsam daran angelegt werden.

Ein Lesedatum D_Ra, das von der Datenverarbeitungsschaltung 5a erzeugt wird, wird an eine Datenausgabeschaltung 6a angelegt und als Ausgabedatum D_Oa über einen Anschluß 8a ausgegeben, während ein Lesedatum D_Rb, das von der Datenverarbeitungsschaltung 5b bereitgestellt wird, an eine Datenausgabeschaltung 6b angelegt wird und als Ausgabedatum D_ob an einen Anschluß 8b ausgegeben wird. Es wird angenommen, daß die Datenausgabeschaltungen 6a und 6b denselben Aufbau wie die in Fig. 8 gezeigte Datenausgabe schaltung 6 aufweisen. Der weitere Aufbau und Betrieb ist derselbe wie die Ausführungsform aus Fig. 1.

Selbst wenn zwei Ausgabedaten parallel aus acht Lesedaten erzeugt werden, wird daher eine gemeinsame Steuerung des Zeitpunktes der jeweiligen Datenausgabe im Testmodus durch eine einzelne Verzöge rungsschaltung 12 die Ausgabe von ungültigen Daten in jeweiligen Ausgängen verhindern, wodurch die Zugriffszeit für gültige Daten verringert wird.

Wie oben beschrieben, entsprechend der obigen Ausführungsformen, ist eine Ausgabesteuerschaltung geschaffen, die das Timing von aus der Datenverarbeitungsschaltung im Testmodus ausgegebenen Daten verringert, gegenüber dem normalen Betriebsmodus, wodurch eine Ausgabe von ungültigen Daten nach außen im Testmodus verhindert wird, und dadurch erlaubt wird, daß das Timing der Ausgabe von gültigen Daten nach außen beschleunigt wird und entsprechend einer Zugriffszeit im Testmodus verringert wird.

Claims

1. Speichervorrichtung mit Testfunktion, mit
einer Mehrzahl von Speicherzellen (11),
einer Datenlesevorrichtung (1-4), die mit den Speicherzellen verbunden ist, zum Lesen von Daten aus jeweiligen aus der Mehrzahl von Speicherzellen ausgewählten Speicherzellen und zum Ausgeben der gelesenen Daten an einem Ausgang,
einer Datenverarbeitungsvorrichtung (5, 6, 8) mit einem Eingang, der mit dem Ausgang der Datenlesevorrichtung verbunden ist, und mit einer Datenausgabevorrichtung (6) zum Ausüben einer vorbestimmten logischen Operationsverarbeitung auf die aus den ausgewählten Speicherzellen ausgelesenen Daten zum Konvertieren der gelesenen Daten im Testmodus in Daten, deren Anzahl geringer als die der gelesenen Daten ist und zum Ausgeben der gelesenen oder der konvertierten Daten aus der Datenausgabevorrichtung (6), und
einer Steuervorrichtung (80), die ein Ausgabe an die Datenausgabevorrichtung (6) zum Definieren des Zeitpunkts der Datenausgabe ausgibt, so daß der Zeitpunkt der Ausgabe der konvertierten Daten aus der Datenverarbeitungsvorrichtung im Testmodus verglichen mit der Ausgabe der gelesenen Daten im normalen Betriebsmodus verzögert wird.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenverarbeitungsvorrichtung (5, 6, 8) mindestens ein Datum aus den aus den ausgewählten Speicherzellen ausgelesenen Daten auswählt, um das ausgewählte Datum im normalen Betriebsmodus auszugeben.

3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenverarbeitungsvorrichtung (5, 6, 8) aufweist:
eine logische Verarbeitungsvorrichtung (83) zum Ausüben der logischen Operationsverarbeitung auf die aus den ausgewählten Speicherzellen ausgelesenen Daten,
eine Vorrichtung (81) zum Auswählen von mindestens einem Datum aus den aus den ausgewählten Speicherzellen ausgelesenen Daten, und
einer Schaltvorrichtung (82), die auf ein extern angelegtes Modusbestimmungssignal (Φ_T) reagiert, zum Auswählen und Bereitstellen eines Ausgangssignals der Auswahlvorrichtung, wenn der normale Betriebsmodus bestimmt ist, und zum Auswählen und Bereitstellen eines Ausgangssignals der logischen Operationsvorrichtung, wenn der Testmodus bestimmt ist.

4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die vorbestimmte logische Operationsverarbeitung eine Exklusiv-ODER-Verknüpfung ist.

5. Speichervorrichtung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Steuervorrichtung (80) eine Ausgabesteuervorrichtung (7), die auf ein extern angelegtes Timing-Signal (Φ_R′) mit dem Ausgeben des Ausgabesignals an die Datenausgabevorrichtung (6) reagiert, und
eine Verzögerungsvorrichtung (12) zum Verzögern des Timing- Signals (Φ_R′) im Testmodus verglichen mit dem normalen Betriebsmodus zum verzögerten Ausgeben des Ausgabesignals an die Datenausgabevorrichtung (6) aufweist.

6. Speichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Verzögerungsvorrichtung (12) aufweist:
eine Verzögerungsschaltungsvorrichtung (121-123), die nur aktiviert wird, wenn der Testmodus bestimmt ist, als Reaktion auf ein extern angelegtes Testmodussignal (Φ_T), und
eine AND-Vorrichtung (124, 125) zum Ausüben einer AND-Verknüpfung auf das extern angelegte Timing-Signal (Φ_R′) und ein Ausgangssignal der Verzögerungsschaltung.