JP2806210B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2806210B2 JP2806210B2 JP5143888A JP14388893A JP2806210B2 JP 2806210 B2 JP2806210 B2 JP 2806210B2 JP 5143888 A JP5143888 A JP 5143888A JP 14388893 A JP14388893 A JP 14388893A JP 2806210 B2 JP2806210 B2 JP 2806210B2
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- JP
- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、初期不良を顕在化さ
せ、初期不良を起こしたデバイスの除去を目的として実
行されるバーンイン（burn-in）試験を効率的に行うた
めの試験回路を設けて構成されるマイクロプロセッサに
関する。
せ、初期不良を起こしたデバイスの除去を目的として実
行されるバーンイン（burn-in）試験を効率的に行うた
めの試験回路を設けて構成されるマイクロプロセッサに
関する。
【０００２】マイクロプロセッサにおいては、短期開発
と、低価格化とが要求されており、短期開発を図る手段
として、使用設計、機能記述、論理合成、レイアウトの
自動化が進められており、低価格化を図る手段として
は、チップ面積の縮小化を意識したチップのフロアプラ
ンの最適化、試験回路の最適化が進められている。
と、低価格化とが要求されており、短期開発を図る手段
として、使用設計、機能記述、論理合成、レイアウトの
自動化が進められており、低価格化を図る手段として
は、チップ面積の縮小化を意識したチップのフロアプラ
ンの最適化、試験回路の最適化が進められている。
【０００３】また、マイクロプロセッサを出荷する際に
は、信頼性を確保するために、試験回路を利用したファ
ンクション試験や、バーンイン試験などが行われている
が、このような試験を効率的に実行しようとすると、マ
イクロプロセッサ内部に試験回路を追加しなければなら
ず、チップ面積との兼合いが問題となってくる。
は、信頼性を確保するために、試験回路を利用したファ
ンクション試験や、バーンイン試験などが行われている
が、このような試験を効率的に実行しようとすると、マ
イクロプロセッサ内部に試験回路を追加しなければなら
ず、チップ面積との兼合いが問題となってくる。
【０００４】
【従来の技術】従来、マイクロプロセッサとして、バー
ンイン試験モードを設定するための外部端子を設け、ク
ロック入力だけで、内部のほぼ全てのトランジスタをス
イッチングさせることができるように構成されたものが
知られている。
ンイン試験モードを設定するための外部端子を設け、ク
ロック入力だけで、内部のほぼ全てのトランジスタをス
イッチングさせることができるように構成されたものが
知られている。
【０００５】ここに、マイクロＲＯＭを内蔵しているマ
イクロプロセッサにおいては、バーンイン試験時にマイ
クロＲＯＭをフリーランさせることにより、内部のほぼ
全てのトランジスタを動作させる方法が採用されてい
る。
イクロプロセッサにおいては、バーンイン試験時にマイ
クロＲＯＭをフリーランさせることにより、内部のほぼ
全てのトランジスタを動作させる方法が採用されてい
る。
【０００６】これに対して、マイクロＲＯＭを内蔵しな
いマイクロプロセッサでは、スキャンイン端子付きのラ
ッチ回路を設け、スキャンイン端子にスキャン信号を入
力して内部のロジックを動作させる方法や、制御部から
命令をランダムに送出し、その命令に従って内部のロジ
ックを動作させる方法が採用されている。
いマイクロプロセッサでは、スキャンイン端子付きのラ
ッチ回路を設け、スキャンイン端子にスキャン信号を入
力して内部のロジックを動作させる方法や、制御部から
命令をランダムに送出し、その命令に従って内部のロジ
ックを動作させる方法が採用されている。
【０００７】ちなみに、図６はスキャンイン端子付きの
マスタ・スレーブ・ラッチ回路、図７はスキャンイン端
子のないマスタ・スレーブ・ラッチ回路を示しており、
これら図６、図７において、ＩＮは通常動作時における
入力、ＳＩＮはスキャン入力、ＯＵＴは出力である。
マスタ・スレーブ・ラッチ回路、図７はスキャンイン端
子のないマスタ・スレーブ・ラッチ回路を示しており、
これら図６、図７において、ＩＮは通常動作時における
入力、ＳＩＮはスキャン入力、ＯＵＴは出力である。
【０００８】また、１、２はクロックドＣＭＯＳインバ
ータ、Ｃ、ＣＸはクロックドＣＭＯＳインバータ１、２
の活性、非活性を制御する相補関係にある制御信号、３
〜６はＣＭＯＳインバータである。
ータ、Ｃ、ＣＸはクロックドＣＭＯＳインバータ１、２
の活性、非活性を制御する相補関係にある制御信号、３
〜６はＣＭＯＳインバータである。
【０００９】また、７、８は伝送ゲートであり、９、１
０はｐＭＯＳトランジスタ、１１、１２はｎＭＯＳトラ
ンジスタ、ＣＡ、ＣＡＸは伝送ゲート７のオン、オフを
制御する相補関係にある制御信号、ＣＢ、ＣＢＸは伝送
ゲート８のオン、オフを制御する相補関係にある制御信
号である。
０はｐＭＯＳトランジスタ、１１、１２はｎＭＯＳトラ
ンジスタ、ＣＡ、ＣＡＸは伝送ゲート７のオン、オフを
制御する相補関係にある制御信号、ＣＢ、ＣＢＸは伝送
ゲート８のオン、オフを制御する相補関係にある制御信
号である。
【００１０】また、図８は、バーンイン試験時、制御部
から命令をランダムに送出し、その命令に従って内部の
ロジックを動作させる方法を採用するマイクロプロセッ
サにおけるバーンイン試験時の命令及びデータの流れを
示している。
から命令をランダムに送出し、その命令に従って内部の
ロジックを動作させる方法を採用するマイクロプロセッ
サにおけるバーンイン試験時の命令及びデータの流れを
示している。
【００１１】図中、１３はマイクロプロセッサ本体、１
４は外部バスとのインタフェースを図る入力部、１５は
外部バスとのインタフェースを図る出力部、１６〜１８
は演算器であり、演算器１６は、例えば、加算器、演算
器１７は、例えば、減算器、演算器１８は、例えば、乗
算器である。
４は外部バスとのインタフェースを図る入力部、１５は
外部バスとのインタフェースを図る出力部、１６〜１８
は演算器であり、演算器１６は、例えば、加算器、演算
器１７は、例えば、減算器、演算器１８は、例えば、乗
算器である。
【００１２】また、１９は演算器１６〜１８に供給する
演算数及び演算器１６〜１８から出力される演算結果を
一時的に保持するレジスタファイル部、２０はアドレス
の生成を行うアドレス生成部である。
演算数及び演算器１６〜１８から出力される演算結果を
一時的に保持するレジスタファイル部、２０はアドレス
の生成を行うアドレス生成部である。
【００１３】また、２１は演算器１６〜１８やアドレス
生成部２０などの制御を行う制御部、２２はバーンイン
試験時に演算オペランド・データを発生する演算オペラ
ンド・データ発生器である。
生成部２０などの制御を行う制御部、２２はバーンイン
試験時に演算オペランド・データを発生する演算オペラ
ンド・データ発生器である。
【００１４】また、破線２３はバーンイン試験時に命令
を転送するために専用に設けられている内部バスであ
り、矢印は命令の流れの方向を示している。また、実線
２４〜２７はバーンイン試験時にデータを転送するため
に専用に設けられている内部バスであり、矢印はデータ
の流れの方向を示している。
を転送するために専用に設けられている内部バスであ
り、矢印は命令の流れの方向を示している。また、実線
２４〜２７はバーンイン試験時にデータを転送するため
に専用に設けられている内部バスであり、矢印はデータ
の流れの方向を示している。
【００１５】なお、通常動作時に命令を転送するために
設けられている内部バス及び通常動作時にデータを転送
するために設けられている内部バス等は、その図示を省
略している。
設けられている内部バス及び通常動作時にデータを転送
するために設けられている内部バス等は、その図示を省
略している。
【００１６】即ち、このマイクロプロセッサにおいて
は、バーンイン試験時、バーンイン試験専用の演算オペ
ランド・データ発生器２２にて生成された演算データが
出力部１５、演算器１６〜１８、レジスタファイル部１
９、アドレス生成部２０及び制御部２１に供給され、こ
れら出力部１５、演算器１６〜１８、レジスタファイル
部１９、アドレス生成部２０及び制御部２１が動作す
る。
は、バーンイン試験時、バーンイン試験専用の演算オペ
ランド・データ発生器２２にて生成された演算データが
出力部１５、演算器１６〜１８、レジスタファイル部１
９、アドレス生成部２０及び制御部２１に供給され、こ
れら出力部１５、演算器１６〜１８、レジスタファイル
部１９、アドレス生成部２０及び制御部２１が動作す
る。
【００１７】
【発明が解決しようとする課題】ここに、クロック入力
だけで、内部のほぼ全てのトランジスタをスイッチング
させることができるように構成されたマイクロプロセッ
サにおいては、試験のときの複雑な設定が不要となり、
試験を行い易いという利点がある。
だけで、内部のほぼ全てのトランジスタをスイッチング
させることができるように構成されたマイクロプロセッ
サにおいては、試験のときの複雑な設定が不要となり、
試験を行い易いという利点がある。
【００１８】しかし、スキャンイン端子にスキャン信号
を入力して内部のロジックを動作させる方法を採用する
マイクロプロセッサにおいては、ラッチ回路は、全て、
図６に示すようなスキャンイン端子付きのラッチ回路と
しなければならず、このため、トランジスタ数が多くな
り、回路規模が増大し、チップコストが上昇してしまう
という問題点があった。
を入力して内部のロジックを動作させる方法を採用する
マイクロプロセッサにおいては、ラッチ回路は、全て、
図６に示すようなスキャンイン端子付きのラッチ回路と
しなければならず、このため、トランジスタ数が多くな
り、回路規模が増大し、チップコストが上昇してしまう
という問題点があった。
【００１９】また、図８に示すように、バーンイン試験
専用の演算オペランド・データ発生器２２を使用するよ
うに構成されたマイクロプロセッサにおいては、バーン
イン試験専用の内部バス２３〜２７が必要となると共
に、出力部１５、演算器１６〜１８、レジスタファイル
部１９、アドレス生成部２０及び制御部２１等、各機能
ブロックに、バーンイン試験時に使用する経路と、通常
動作時に使用する経路とを選択する選択回路を付加する
ことが必要となり、その分、回路規模が増大し、チップ
コストが上昇してしまうという問題点があった。
専用の演算オペランド・データ発生器２２を使用するよ
うに構成されたマイクロプロセッサにおいては、バーン
イン試験専用の内部バス２３〜２７が必要となると共
に、出力部１５、演算器１６〜１８、レジスタファイル
部１９、アドレス生成部２０及び制御部２１等、各機能
ブロックに、バーンイン試験時に使用する経路と、通常
動作時に使用する経路とを選択する選択回路を付加する
ことが必要となり、その分、回路規模が増大し、チップ
コストが上昇してしまうという問題点があった。
【００２０】本発明は、かかる点に鑑み、バーンイン試
験を効率的に行うための試験回路を設けてなるマイクロ
プロセッサであって、回路規模を縮小し、チップコスト
の低減化を図ることができるようにしたマイクロプロセ
ッサを提供することを目的とする。
験を効率的に行うための試験回路を設けてなるマイクロ
プロセッサであって、回路規模を縮小し、チップコスト
の低減化を図ることができるようにしたマイクロプロセ
ッサを提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明によるマイクロプ
ロセッサは、外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、外部バスから入力部及び第１の内部演算数バスを介
して供給される演算数及び複数の演算部から出力される
演算結果の一時的保持を行うレジスタファイル部と、内
部アドレスバスを介して入力部と接続されるアドレス生
成部と、内部データバスを介して入力部と接続される制
御部とを含んで構成されるマイクロプロセッサを改良す
るものであり、本発明においては、バーンイン試験時に
第１、第２の演算数を発生させる演算数発生器が入力部
内に設けられる。
ロセッサは、外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、外部バスから入力部及び第１の内部演算数バスを介
して供給される演算数及び複数の演算部から出力される
演算結果の一時的保持を行うレジスタファイル部と、内
部アドレスバスを介して入力部と接続されるアドレス生
成部と、内部データバスを介して入力部と接続される制
御部とを含んで構成されるマイクロプロセッサを改良す
るものであり、本発明においては、バーンイン試験時に
第１、第２の演算数を発生させる演算数発生器が入力部
内に設けられる。
【００２２】また、通常動作時は、レジスタファイル部
から出力される演算数を複数の演算器に供給し、バーン
イン試験時は、演算数発生器から出力され、第１、第２
の内部演算数バスを介して供給される第１、第２の演算
数を複数の演算器に供給する第１のセレクタが設けられ
る。
から出力される演算数を複数の演算器に供給し、バーン
イン試験時は、演算数発生器から出力され、第１、第２
の内部演算数バスを介して供給される第１、第２の演算
数を複数の演算器に供給する第１のセレクタが設けられ
る。
【００２３】また、通常動作時は、レジスタファイル部
から出力される演算結果を出力部に供給し、バーンイン
試験時は、複数の演算部のうち、所定の演算器の演算結
果を出力部に供給する第２のセレクタが設けられる。
から出力される演算結果を出力部に供給し、バーンイン
試験時は、複数の演算部のうち、所定の演算器の演算結
果を出力部に供給する第２のセレクタが設けられる。
【００２４】また、通常動作時は、外部バスから入力さ
れる演算数を入力部に供給し、バーンイン試験時は、出
力部から出力される所定の演算器の演算結果を入力部に
供給する第３のセレクタが設けられる。
れる演算数を入力部に供給し、バーンイン試験時は、出
力部から出力される所定の演算器の演算結果を入力部に
供給する第３のセレクタが設けられる。
【００２５】また、入力部は、バーンイン試験時、第３
のセレクタを介して供給される所定の演算器の演算結果
を内部アドレスバス及び内部データバスを介してアドレ
ス生成部及び前記制御部に供給するように構成される。
のセレクタを介して供給される所定の演算器の演算結果
を内部アドレスバス及び内部データバスを介してアドレ
ス生成部及び前記制御部に供給するように構成される。
【００２６】
【作用】本発明においては、バーンイン試験時、入力部
内の演算数発生器から出力される第１、第２の演算数
は、第１、第２の内部演算数バス及び第１のセレクタを
介して複数の演算器に供給される。この結果、複数の演
算器は、これら第１、第２の演算数に基づいた動作を行
う。
内の演算数発生器から出力される第１、第２の演算数
は、第１、第２の内部演算数バス及び第１のセレクタを
介して複数の演算器に供給される。この結果、複数の演
算器は、これら第１、第２の演算数に基づいた動作を行
う。
【００２７】また、入力部内の演算数発生器から出力さ
れる第１の演算数は、第１の内部演算数バスを介してレ
ジスタファイル部にも供給される。この結果、レジスタ
ファイル部は、この第１の演算数に基づいた動作を行
う。
れる第１の演算数は、第１の内部演算数バスを介してレ
ジスタファイル部にも供給される。この結果、レジスタ
ファイル部は、この第１の演算数に基づいた動作を行
う。
【００２８】また、複数の演算器のうち、所定の演算器
による演算結果は、レジスタファイル部に格納されない
で、第２のセレクタを介して出力部に転送される。この
結果、出力部は、所定の演算器による演算結果に基づい
た動作を行い、所定の演算器による演算結果は、外部に
出力される。
による演算結果は、レジスタファイル部に格納されない
で、第２のセレクタを介して出力部に転送される。この
結果、出力部は、所定の演算器による演算結果に基づい
た動作を行い、所定の演算器による演算結果は、外部に
出力される。
【００２９】また、出力部から出力される所定の演算器
による演算結果は、第３のセレクタを介して入力部に入
力され、内部アドレスバスを介してアドレス生成部に供
給されると共に、内部データバスを介して制御部に供給
される。この結果、アドレス生成部及び制御部は、それ
ぞれ、演算器による演算結果をアドレス及び命令として
動作する。
による演算結果は、第３のセレクタを介して入力部に入
力され、内部アドレスバスを介してアドレス生成部に供
給されると共に、内部データバスを介して制御部に供給
される。この結果、アドレス生成部及び制御部は、それ
ぞれ、演算器による演算結果をアドレス及び命令として
動作する。
【００３０】ここに、本発明においては、バーンイン試
験時に演算数を発生させる演算数発生器を入力部内に設
けるとしたことにより、所定のセレクタは必要となるも
のの、出力部、演算器、レジスタファイル部、アドレス
生成部及び制御部など、各機能ブロックに、バーンイン
試験時に使用する経路と、通常動作時に使用する経路と
を選択する選択回路を付加することが不要となる。
験時に演算数を発生させる演算数発生器を入力部内に設
けるとしたことにより、所定のセレクタは必要となるも
のの、出力部、演算器、レジスタファイル部、アドレス
生成部及び制御部など、各機能ブロックに、バーンイン
試験時に使用する経路と、通常動作時に使用する経路と
を選択する選択回路を付加することが不要となる。
【００３１】なお、演算数発生器は、例えば、第１、第
２の演算数の２n分の１（但し、ｎ＝２以上の整数）の
ビット数の乱数を発生する第１の乱数発生回路と、この
第１の乱数発生回路から出力される第１、第２の演算数
の２n分の１のビット数の乱数を加工して第１、第２の
演算数をなす第１、第２の乱数を発生する第２、第３の
乱数発生回路とを設けて構成することができる。
２の演算数の２n分の１（但し、ｎ＝２以上の整数）の
ビット数の乱数を発生する第１の乱数発生回路と、この
第１の乱数発生回路から出力される第１、第２の演算数
の２n分の１のビット数の乱数を加工して第１、第２の
演算数をなす第１、第２の乱数を発生する第２、第３の
乱数発生回路とを設けて構成することができる。
【００３２】
【実施例】以下、図１〜図５を参照して、本発明の一実
施例につき、演算数を６４ビットとする３個の演算器を
設けてなるマイクロプロセッサに本発明を適用した場合
を例にして説明する。
施例につき、演算数を６４ビットとする３個の演算器を
設けてなるマイクロプロセッサに本発明を適用した場合
を例にして説明する。
【００３３】図１は本発明の一実施例の要部を示すブロ
ック図である。図中、２８はマイクロプロセッサ本体、
２９は外部バスとのインタフェースを図る入力部、３０
は入力部２９内に設けられた演算数発生器をなす乱数発
生器、３１、３２は演算数を転送するための内部演算数
バスである。
ック図である。図中、２８はマイクロプロセッサ本体、
２９は外部バスとのインタフェースを図る入力部、３０
は入力部２９内に設けられた演算数発生器をなす乱数発
生器、３１、３２は演算数を転送するための内部演算数
バスである。
【００３４】ここに、乱数発生器３０は、バーンイン試
験時に、６４ビットの乱数をそれぞれ内部演算数バス３
１、３２に出力するものであり、図２に示すように構成
されている。
験時に、６４ビットの乱数をそれぞれ内部演算数バス３
１、３２に出力するものであり、図２に示すように構成
されている。
【００３５】図中、３３は３２ビットの乱数を発生する
３２ビット乱数発生回路、３４、３５は３２ビット乱数
発生回路３３から発生される３２ビットの乱数を加工し
て異なる６４ビットの乱数を発生する６４ビット乱数発
生回路である。
３２ビット乱数発生回路、３４、３５は３２ビット乱数
発生回路３３から発生される３２ビットの乱数を加工し
て異なる６４ビットの乱数を発生する６４ビット乱数発
生回路である。
【００３６】これら６４ビット乱数発生回路３４、３５
においては、図３に示すようにして異なる６４ビットの
乱数が発生される。
においては、図３に示すようにして異なる６４ビットの
乱数が発生される。
【００３７】図中、３６は３２ビット乱数発生回路３３
から発生される３２ビットの乱数、３７は６４ビット乱
数発生回路３４から発生される６４ビットの乱数、３８
は６４ビット乱数発生回路３５から発生される６４ビッ
トの乱数を示している。
から発生される３２ビットの乱数、３７は６４ビット乱
数発生回路３４から発生される６４ビットの乱数、３８
は６４ビット乱数発生回路３５から発生される６４ビッ
トの乱数を示している。
【００３８】即ち、この例では、６４ビット乱数発生回
路３４は、３２ビット乱数発生回路３３から発生される
３２ビットの乱数Ｄ３１（ＭＳＢ：Most Significant B
it）、Ｄ３０・・・Ｄ１、Ｄ０（ＬＳＢ：Least Signif
icant Bit）を加工して６４ビットの乱数Ｄ３１（ＭＳ
Ｂ）、Ｄ３０・・・Ｄ１、Ｄ０、Ｄ３１、Ｄ３０・・・
Ｄ１、Ｄ０（ＬＳＢ）を発生するように構成されてい
る。
路３４は、３２ビット乱数発生回路３３から発生される
３２ビットの乱数Ｄ３１（ＭＳＢ：Most Significant B
it）、Ｄ３０・・・Ｄ１、Ｄ０（ＬＳＢ：Least Signif
icant Bit）を加工して６４ビットの乱数Ｄ３１（ＭＳ
Ｂ）、Ｄ３０・・・Ｄ１、Ｄ０、Ｄ３１、Ｄ３０・・・
Ｄ１、Ｄ０（ＬＳＢ）を発生するように構成されてい
る。
【００３９】また、６４ビット乱数発生回路３５は、３
２ビット乱数発生回路３３から発生される３２ビットの
乱数Ｄ３１（ＭＳＢ）、Ｄ３０・・・Ｄ１、Ｄ０（ＬＳ
Ｂ）を加工して、６４ビットの乱数Ｄ０（ＭＳＢ）、Ｄ
１・・・Ｄ３０、Ｄ３１、Ｄ０、Ｄ１・・・Ｄ３０、Ｄ
３１（ＬＳＢ）を発生するように構成されている。
２ビット乱数発生回路３３から発生される３２ビットの
乱数Ｄ３１（ＭＳＢ）、Ｄ３０・・・Ｄ１、Ｄ０（ＬＳ
Ｂ）を加工して、６４ビットの乱数Ｄ０（ＭＳＢ）、Ｄ
１・・・Ｄ３０、Ｄ３１、Ｄ０、Ｄ１・・・Ｄ３０、Ｄ
３１（ＬＳＢ）を発生するように構成されている。
【００４０】また、図１において、３９、４０、４１は
演算器であり、演算器３９は、例えば、加算器、演算器
４０は、例えば、減算器、演算器４１は、例えば、乗算
器である。
演算器であり、演算器３９は、例えば、加算器、演算器
４０は、例えば、減算器、演算器４１は、例えば、乗算
器である。
【００４１】また、４２は演算器３９〜４１に供給する
演算数及び演算器３９〜４１から出力される演算結果を
一時的に保持するレジスタファイル部、４３〜４８は内
部演算数バスである。
演算数及び演算器３９〜４１から出力される演算結果を
一時的に保持するレジスタファイル部、４３〜４８は内
部演算数バスである。
【００４２】また、４９は内部演算数バス４３と内部演
算数バス３１との選択を行うセレクタ、５０は内部演算
数バス４４と内部演算数バス３２との選択を行うセレク
タ、５１は内部演算数バス４５と内部演算数バス３１と
の選択を行うセレクタである。
算数バス３１との選択を行うセレクタ、５０は内部演算
数バス４４と内部演算数バス３２との選択を行うセレク
タ、５１は内部演算数バス４５と内部演算数バス３１と
の選択を行うセレクタである。
【００４３】また、５２は内部演算数バス４６と内部演
算数バス３２との選択を行うセレクタ、５３は内部演算
数バス４７と内部演算数バス３１との選択を行うセレク
タ、５４は内部演算数バス４８と内部演算数バス３２と
の選択を行うセレクタである。
算数バス３２との選択を行うセレクタ、５３は内部演算
数バス４７と内部演算数バス３１との選択を行うセレク
タ、５４は内部演算数バス４８と内部演算数バス３２と
の選択を行うセレクタである。
【００４４】また、５５は演算器４１から出力される演
算結果とレジスタファイル部４２から供給される演算結
果とを選択するセレクタ、５６は外部バスとのインタフ
ェースを図る出力部、５７は出力部５６から出力される
演算結果と外部からの入力とを選択するセレクタであ
る。
算結果とレジスタファイル部４２から供給される演算結
果とを選択するセレクタ、５６は外部バスとのインタフ
ェースを図る出力部、５７は出力部５６から出力される
演算結果と外部からの入力とを選択するセレクタであ
る。
【００４５】また、５８はアドレスの生成を行うアドレ
ス生成部、５９は内部アドレスバス、６０は演算器３９
〜４１やアドレス生成部５８などの制御を行う制御部、
６１は内部データバスである。
ス生成部、５９は内部アドレスバス、６０は演算器３９
〜４１やアドレス生成部５８などの制御を行う制御部、
６１は内部データバスである。
【００４６】このように構成された本実施例において
は、通常動作時は、図４に矢印付きの実線で示すように
命令などが流れ、バーンイン試験時は、図５に矢印付き
の実線で示すように乱数などが流れる。
は、通常動作時は、図４に矢印付きの実線で示すように
命令などが流れ、バーンイン試験時は、図５に矢印付き
の実線で示すように乱数などが流れる。
【００４７】即ち、通常動作時においては、制御部６０
内の命令レジスタに入力部２９及び内部データバス６１
を介して命令が書き込まれ、それが終了すると、制御部
６０内の起動レジスタにスタート情報が書き込まれる。
内の命令レジスタに入力部２９及び内部データバス６１
を介して命令が書き込まれ、それが終了すると、制御部
６０内の起動レジスタにスタート情報が書き込まれる。
【００４８】ここに、スタート情報が確認されると、命
令レジスタから命令が取り出され、この命令が、例え
ば、ロード命令であったとすると、外部記憶装置から演
算オペランド・データがセレクタ５７、入力部２９及び
内部演算数バス３１を介してレジスタファイル部４２に
取り込まれる。
令レジスタから命令が取り出され、この命令が、例え
ば、ロード命令であったとすると、外部記憶装置から演
算オペランド・データがセレクタ５７、入力部２９及び
内部演算数バス３１を介してレジスタファイル部４２に
取り込まれる。
【００４９】次に、例えば、乗算命令があったとする
と、演算オペランド・データがレジスタファイル部４２
に揃った時点で乗算器、例えば、演算器４１に演算オペ
ランド・データが転送され、演算器４１で乗算処理が行
われ、その乗算結果がレジスタファイル部４２に転送さ
れる。
と、演算オペランド・データがレジスタファイル部４２
に揃った時点で乗算器、例えば、演算器４１に演算オペ
ランド・データが転送され、演算器４１で乗算処理が行
われ、その乗算結果がレジスタファイル部４２に転送さ
れる。
【００５０】次に、例えば、ストア命令があったとする
と、演算器４１による演算結果がレジスタファイル部４
２からセレクタ５５及び出力部５６を介して外部記憶装
置に出力される。
と、演算器４１による演算結果がレジスタファイル部４
２からセレクタ５５及び出力部５６を介して外部記憶装
置に出力される。
【００５１】なお、ロード時及びストア時に、外部記憶
装置をアクセスする際は、アドレスは、アドレス生成部
５８で生成され、外部に出力される。
装置をアクセスする際は、アドレスは、アドレス生成部
５８で生成され、外部に出力される。
【００５２】これに対して、バーンイン試験時において
は、入力部２９に設けられた乱数発生器３０が動作を開
始し、この乱数発生器３０の６４ビット乱数発生回路３
４から出力される乱数は、内部演算数バス３１及びセレ
クタ４９、５１、５３を介して全ての演算器３９〜４１
に供給される。
は、入力部２９に設けられた乱数発生器３０が動作を開
始し、この乱数発生器３０の６４ビット乱数発生回路３
４から出力される乱数は、内部演算数バス３１及びセレ
クタ４９、５１、５３を介して全ての演算器３９〜４１
に供給される。
【００５３】また、この乱数発生器３０の６４ビット乱
数発生回路３５から出力される乱数は内部演算数バス３
２及びセレクタ５０、５２、５４を介して全ての演算器
３９〜４１に供給される。
数発生回路３５から出力される乱数は内部演算数バス３
２及びセレクタ５０、５２、５４を介して全ての演算器
３９〜４１に供給される。
【００５４】この結果、演算器３９〜４１は乱数発生器
３０の６４ビット乱数発生回路３４、３５から出力され
る６４ビットの乱数をそれぞれ一方及び他方の演算数と
して動作する。
３０の６４ビット乱数発生回路３４、３５から出力され
る６４ビットの乱数をそれぞれ一方及び他方の演算数と
して動作する。
【００５５】また、乱数発生器３０の６４ビット乱数発
生回路３４から出力される６４ビットの乱数は、内部演
算数バス３１を介してレジスタファイル部４２にも供給
され、この６４ビットの乱数に基づいてレジスタファイ
ル部４２も動作する。
生回路３４から出力される６４ビットの乱数は、内部演
算数バス３１を介してレジスタファイル部４２にも供給
され、この６４ビットの乱数に基づいてレジスタファイ
ル部４２も動作する。
【００５６】また、演算器３９〜４１のうち、演算器４
１による演算結果（乗算結果）は、レジスタファイル部
４２に格納されないで、セレクタ５５を介して出力部５
６に転送され、この結果、出力部５６が演算器４１によ
る演算結果に基づいて動作し、演算器４１による演算結
果は、外部に出力される。
１による演算結果（乗算結果）は、レジスタファイル部
４２に格納されないで、セレクタ５５を介して出力部５
６に転送され、この結果、出力部５６が演算器４１によ
る演算結果に基づいて動作し、演算器４１による演算結
果は、外部に出力される。
【００５７】また、出力部５６から出力される演算器４
１による演算結果は、セレクタ５７を介して入力部２９
に入力され、内部アドレスバス５９を介してアドレス生
成部５８に供給されると共に、内部データバス６１を介
して制御部６０に供給され、アドレス生成部５８及び制
御部６０は、それぞれ、演算器４１による演算結果をア
ドレス及び命令として動作する。
１による演算結果は、セレクタ５７を介して入力部２９
に入力され、内部アドレスバス５９を介してアドレス生
成部５８に供給されると共に、内部データバス６１を介
して制御部６０に供給され、アドレス生成部５８及び制
御部６０は、それぞれ、演算器４１による演算結果をア
ドレス及び命令として動作する。
【００５８】このように、本実施例においては、バーン
イン試験時に演算数を発生させる乱数発生器３０を入力
部２９内に設けるとしたことにより、セレクタ４９〜５
４、５５、５７は必要となるものの、演算器３９〜４
１、レジスタファイル部４２、出力部５６、アドレス生
成部５８及び制御部６０等、各機能ブロックに、バーン
イン試験時に使用する経路と、通常動作時に使用する経
路とを選択する選択回路を付加することが不要となるの
で、回路規模を縮小し、チップコストの低減化を図るこ
とができる。
イン試験時に演算数を発生させる乱数発生器３０を入力
部２９内に設けるとしたことにより、セレクタ４９〜５
４、５５、５７は必要となるものの、演算器３９〜４
１、レジスタファイル部４２、出力部５６、アドレス生
成部５８及び制御部６０等、各機能ブロックに、バーン
イン試験時に使用する経路と、通常動作時に使用する経
路とを選択する選択回路を付加することが不要となるの
で、回路規模を縮小し、チップコストの低減化を図るこ
とができる。
【００５９】なお、上述の実施例においては、入力部２
９内に３２ビット乱数発生回路３３を設け、この３２ビ
ット乱数発生回路３３から発生される３２ビットの乱数
を加工して、２個の異なる６４ビットの乱数を生成する
ようにしているが、この代わりに、入力部２９内に２k
ビット乱数（但し、ｋ＝１、２、３、４）を発生する２
kビット乱数発生回路を設け、この２kビット乱数発生回
路から発生される２kビットの乱数を加工して、２個の
異なる６４ビットの乱数を生成するように構成すること
もできる。
９内に３２ビット乱数発生回路３３を設け、この３２ビ
ット乱数発生回路３３から発生される３２ビットの乱数
を加工して、２個の異なる６４ビットの乱数を生成する
ようにしているが、この代わりに、入力部２９内に２k
ビット乱数（但し、ｋ＝１、２、３、４）を発生する２
kビット乱数発生回路を設け、この２kビット乱数発生回
路から発生される２kビットの乱数を加工して、２個の
異なる６４ビットの乱数を生成するように構成すること
もできる。
【００６０】
【発明の効果】以上のように、本発明においては、バー
ンイン試験時に演算数を発生させる演算数発生器を入力
部に設けるとしたことにより、所定のセレクタは必要と
なるものの、出力部、演算器、レジスタファイル部、ア
ドレス生成部及び制御部など、各機能ブロックに、バー
ンイン試験時に使用する経路と、通常動作時に使用する
経路とを選択する選択回路を付加することが不要となる
ので、回路規模を縮小し、チップコストの低減化を図る
ことができる。
ンイン試験時に演算数を発生させる演算数発生器を入力
部に設けるとしたことにより、所定のセレクタは必要と
なるものの、出力部、演算器、レジスタファイル部、ア
ドレス生成部及び制御部など、各機能ブロックに、バー
ンイン試験時に使用する経路と、通常動作時に使用する
経路とを選択する選択回路を付加することが不要となる
ので、回路規模を縮小し、チップコストの低減化を図る
ことができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】本発明の一実施例を構成する入力部が設ける乱
数発生器の回路構成を示すブロック図である。
数発生器の回路構成を示すブロック図である。
【図３】本発明の一実施例を構成する入力部が設ける乱
数発生器の動作（３２ビット乱数発生回路から発生され
る３２ビットの乱数を加工して、２個の異なる６４ビッ
トの乱数を発生させる方法）を説明するための図であ
る。
数発生器の動作（３２ビット乱数発生回路から発生され
る３２ビットの乱数を加工して、２個の異なる６４ビッ
トの乱数を発生させる方法）を説明するための図であ
る。
【図４】本発明の一実施例の通常動作時における命令等
の流れを示す図である。
の流れを示す図である。
【図５】本発明の一実施例のバーンイン試験時における
乱数等の流れを示す図である。
乱数等の流れを示す図である。
【図６】スキャンイン端子付きのマスタ・スレーブ・ラ
ッチ回路を示す図である。
ッチ回路を示す図である。
【図７】スキャンイン端子のないマスタ・スレーブ・ラ
ッチ回路を示す図である。
ッチ回路を示す図である。
【図８】従来のマイクロプロセッサの一例におけるバー
ンイン試験時の命令及びデータの流れを示す図である。
ンイン試験時の命令及びデータの流れを示す図である。
４９〜５５、５７ セレクタ ３１、３２ 内部演算数バス ５９ 内部アドレスバス ６１ 内部データバス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78 510
Claims (2)
- 【請求項１】外部バスとのインタフェースを図る入力部
及び出力部と、それぞれ所定の演算を行う複数の演算部
と、前記外部バスから前記入力部及び第１の内部演算数
バスを介して供給される演算数及び前記複数の演算部か
ら出力される演算結果の一時的保持を行うレジスタファ
イル部と、内部アドレスバスを介して前記入力部と接続
されるアドレス生成部と、内部データバスを介して前記
入力部と接続される制御部とを含んで構成されるマイク
ロプロセッサにおいて、バーンイン試験時に第１、第２
の演算数を発生させる演算数発生器を前記入力部内に設
けると共に、通常動作時は、前記レジスタファイル部か
ら出力される演算数を前記複数の演算器に供給し、バー
ンイン試験時は、前記演算数発生器から出力され、前記
第１、第２の内部演算数バスを介して供給される前記第
１、第２の演算数を前記複数の演算器に供給する第１の
セレクタと、通常動作時は、前記レジスタファイル部か
ら出力される演算結果を前記出力部に供給し、バーンイ
ン試験時は、前記複数の演算部のうち、所定の演算器の
演算結果を前記出力部に供給する第２のセレクタと、通
常動作時は、前記外部バスから入力される演算数を前記
入力部に供給し、バーンイン試験時は、前記出力部から
出力される前記所定の演算器の演算結果を前記入力部に
供給する第３のセレクタとを設け、前記入力部は、バー
ンイン試験時、前記第３のセレクタを介して供給される
前記所定の演算器の演算結果を前記内部アドレスバス及
び前記内部データバスを介して前記アドレス生成部及び
前記制御部に供給するように構成されていることを特徴
とするマイクロプロセッサ。 - 【請求項２】前記演算数発生器は、前記第１、第２の演
算数の２n分の１（但し、ｎ＝２以上の整数）のビット
数の乱数を発生する第１の乱数発生回路と、この第１の
乱数発生回路から出力される前記第１、第２の演算数の
２n分の１のビット数の乱数を加工して前記第１、第２
の演算数をなす第１、第２の乱数を発生する第２、第３
の乱数発生回路とから構成されていることを特徴とする
請求項１記載のマイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143888A JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
| GB9407223A GB2279783B (en) | 1993-06-15 | 1994-04-12 | Processor having test circuit |
| US08/226,854 US5654972A (en) | 1993-06-15 | 1994-04-13 | Processor having test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143888A JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076052A JPH076052A (ja) | 1995-01-10 |
| JP2806210B2 true JP2806210B2 (ja) | 1998-09-30 |
Family
ID=15349371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143888A Expired - Fee Related JP2806210B2 (ja) | 1993-06-15 | 1993-06-15 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654972A (ja) |
| JP (1) | JP2806210B2 (ja) |
| GB (1) | GB2279783B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000293394A (ja) * | 1999-04-05 | 2000-10-20 | Hitachi Ltd | Ｂｉｓｔ機能付きプロセッサ |
| JP2004325233A (ja) | 2003-04-24 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US20050172178A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Cache-testable processor identification |
| US20050159925A1 (en) * | 2004-01-15 | 2005-07-21 | Elias Gedamu | Cache testing for a processor design |
| US20050172182A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Optimal operational voltage identification for a processor design |
| US7308616B2 (en) * | 2004-08-26 | 2007-12-11 | International Business Machines Corporation | Method, apparatus, and computer program product for enhanced diagnostic test error reporting utilizing fault isolation registers |
| US7590509B2 (en) | 2005-06-23 | 2009-09-15 | Hewlett-Packard Development Company, L.P. | System and method for testing a processor |
| WO2014063142A1 (en) | 2012-10-19 | 2014-04-24 | Lear Corporation | Electrical terminal |
| US9293852B2 (en) | 2013-06-21 | 2016-03-22 | Lear Corporation | Electrical terminal assembly |
| US9444205B2 (en) | 2014-03-25 | 2016-09-13 | Lear Corporation | Electric connector with contact protection |
| US10128602B2 (en) | 2014-05-13 | 2018-11-13 | Lear Corporation | Electric connector with a terminal interface |
| US9847591B2 (en) | 2014-07-22 | 2017-12-19 | Lear Corporation | Electric terminal assembly |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
| GB8507613D0 (en) * | 1985-03-23 | 1985-05-01 | Int Computers Ltd | Testing digital integrated circuits |
| JP2725258B2 (ja) * | 1987-09-25 | 1998-03-11 | 三菱電機株式会社 | 集積回路装置 |
| JP3007475B2 (ja) * | 1992-06-05 | 2000-02-07 | 三菱電機株式会社 | メモリ装置 |
-
1993
- 1993-06-15 JP JP5143888A patent/JP2806210B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-12 GB GB9407223A patent/GB2279783B/en not_active Expired - Fee Related
- 1994-04-13 US US08/226,854 patent/US5654972A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2279783A (en) | 1995-01-11 |
| JPH076052A (ja) | 1995-01-10 |
| GB2279783B (en) | 1998-02-25 |
| US5654972A (en) | 1997-08-05 |
| GB9407223D0 (en) | 1994-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980623 |
|
| LAPS | Cancellation because of no payment of annual fees |