JPH0324677A - Ｃｐｕコア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、ワンチップマイクロコンピュータ（以下、ワ
ンチップマイコンという）等に使用する高速で、チップ
サイズの小さなＣＰＵコアに関するものである。

（従来の技術） 従来、このような分野の技術としては、電気通信学会研
究会資料ＳＳＤ８６−９２　（１９８６）山田他「８ビ
ットフレキシブルマイクロコントローラＪ　Ｐ．７−１
２　（文献１），及び日経エレクトロニクス（１９８９
−１＞日経マグロウヒル社ｒｃｐｕコアＡＳＩＣ時代が
幕開けＪＰ．３５（文献２）に記載されるものがあった
。

従来、ワンチップマイコンは、用途に合わせた周辺機能
を、短い開発期間で内蔵することが求められている．こ
のような市場のニーズに答えるために、前記文献２に記
載されているように、コアデバイスであるＣＰＵコアを
中心に、それに任意の周辺機能をユーザの要求に応じて
接続し、用途に最適な仕様を持つワンチップマイコン、
いわゆるＡＳＩＣマイコンの開発が進められている．こ
の目的に用いられるＣＰＵコアは、種々の用途に適用で
きる必要があるので、高速性、設計の自由度、周辺機能
の接続の容易さ、小さい占有面積、広い動作範囲（電圧
・温度等）等が要求される． 従来、この種のＣＰＵコアとしては、前記文献１に記載
されるものがあった．このＣＰＵコアは、ｃｐｕ　ｃ中
央処理装置〉、割込み制御部、入出力制御部、ＲＡＭ等
のブロックで構戒され、高速化のために命令処理をｌ６
ビットで行っている。

（発明が解決しようとする課題） しかしながら、上記構成のＣＰＵコアでは、次のような
課題があった。

（ｉ）　　処理速度の高速化と、ＣＰＵコアの占有面積
を小さくすることとは相反する要求である．高速化手法
としては、命令をＲＯＭ　（リード・オンリ・メモリ）
から先取り（フェッチ）する方法、パイプライン処理を
行う方法、及び前記文献に記載された処理系を１６ビッ
ト幅とする方法等がある。しかし、いずれの方法を採用
しても、８ビットマイコンのハードウエアの複雑化を招
き、処理速度の高速化に伴う占有面積の増大を避けるこ
とができなかった． （ｉｉ）　　従来のＣＰＵコアは、ＲＡＭ（，ランダム
・アクセス・メモリ）、クロックジエネレータ、各種の
制御回路等を含んだ構戒となっているので、これらの仕
様がそのまま適用できる応用については問題がない．し
かし、ユーザ等の要求が、これらの仕様に合わない場合
、例えばＲＡＭの増減、各種の制御回路の仕様変更等の
場合は、ＣＰＵコアにおける仕様変更等の箇所の再設計
や、そのＣＰＵコアに接続するペリフェラル回路（周辺
回銘〉との機能分担が必要となり、接続の容易さや、設
計の自由度の面で問題があった． 従って、ＣＰＵコアの構成は設計の自由度やチップサイ
ズに大きな影響を与える．上述したように、ＣＰＵコア
の構成要素が多ければ、ユーザの仕様決定可能な範囲が
狭くなり、チップサイズも大きくなって、どんな用途に
も使えるという目的を満たせなくなる。ＣＰＵの構戒要
素が少なければ、設計の自由度やチップサイズの点では
効果があるが、ユーザでの周辺回路の設計の負担が増加
し、またＣＰＵに関する種々のノウハウがＣＰＵコアと
の接続のために必要となり、結局、開発期間の短縮とい
うＡＳＩＣマイコンの目的を満たせなくなる．そこで、
ＡＳＩＣ用マイコンのＣＰＵコアとしては、種々のべリ
フェラル回路が効率良く、容易に接続できる、即ち設計
の自由度の高い構成を有することが必要であった。

本発明は、前記従来技術が持っていた課題として、処理
速度の高速化に伴う占有面積の増大の点と、設計の自由
度及び接続の容易さにおいて問題がある点について解決
したＣＰＵコアを提供するものである． （課題を解決するための手段〉 前記課題を解決するために、第１の発明は、ワンチップ
マイコン等のＣＰＵコアにおいて、内部リソースと、制
御回路と、端子群とを備え、前記内部リソースは全てそ
の入、出力を内部バスに接続し、前記バス制御回路は、
その入出力を前記内部バス、データバス及びペリフェラ
ルデータバスに接続したものである．ここで、内部リソ
ースは少なくとも、演算結果を記憶するアキュムレータ
、汎用ワーキングレジスタ、データ取出し位置を指示す
るスタックポインタ、次に読出すべき命令の所在を記憶
するプログラムカウンタ、及び算術演算と論理演算を行
う算術論理ユニットで構成されている．さらに、制御回
路は少なくとも、データを一時記憶するテンポラリレジ
スタ、命令を一時記憶する命令レジスタ、その命令レジ
スタ中の命令を解読して制御信号を発生する命令デコー
ダ、タイミング信号を発生するタイミング制御回路、ペ
リフェラルアドレスをラッチするペリフェラルアドレス
ラッチ回路、外部メモリアドレスをラッチする外部メモ
リアドレスラッチ回路、及びバス間のデータの入出力を
行うバス制御回路で構或されている．また、端子群は少
なくとも、外部との接続のためのアドレスバス出力端子
、データバス入出力端子、ペリフェラルアドレスバス出
力端子、ペリフェラルデータバス入出力端子、タイミン
グ信号出力端子、及び制御信号入力端子を有している． 第２の発明では、前記第１の発明のバス制御回路を、前
記各バス間に出力ラッチ回路、ペリフェラル出力ラッチ
回路、出力ドライバ、ペリフェラル出力ドライバ、入力
ドライバ、及びペリフェラル入力ドライバを有し、命令
またはデータ入力時には、外部からデータを入力するタ
イミング信号よりも信号幅の狭いタイミング信号により
該入力ドライバを介して前記内部バスにデータを入力し
、データ出力時には、前記内部バスのデータを該出力ラ
ッチ回路にラッチした後、そのラッチデータを該出力ド
ライバを介して出力し、ペリフェラルデー夕入力時には
、そのペリフェラルデータ入力に先立って該ペリフェラ
ル出力ドライバから論埋Ｉｌ１”を出力して前記ペリフ
ェラルデータバスをプリチャージした後、該ペリフェラ
ル出力ドライバを高インピーダンスにし、該ペリフェラ
ル入力ドライバを介して前記内部バスに前記ペリフェラ
ルデータを入力する構或にしたものである．（作用） 第１の発明によれば、以上のようにＣＰＵコアを構成し
たので、ペリフェラル回路の操作効率の向上、チップサ
イズの縮小、任意のべリフエラル回路設計の自由度を向
上させる働きがある．また、第２の発明によれば、バス
制御回路は、パスネックの解消と共に高速処理とチップ
サイズの減少化を図る働きがある．更にバス制御回路は
、ペリフェラルデータバスのみに対して、データの読み
込みに先立ち、そのペリフェラルデータバスをプリチャ
ージしているので、ペリフェラル回路の縮小化とデータ
の送受を高速化する働きがある． 従って、前記課題を解決することができるのである． （実施例） 第ｌ図は、本発明の実施例を示すＣＰＵコアのの機能ブ
ロック図である。

このＣＰＵコアは、１つの内部バス１１に接続されたレ
ジスタ類等を有するいわゆるシングルバス構造の内部リ
ソース（内部資源）１０と、命令を解読し各種の制御信
号を出力してＣＰＵコア全体の制御を行う制御回路２０
と、外部との信号の授受を行う端子群３０とを備えてい
る。

内部リソース１０は、演算結果を記憶するアキュムレー
タ（ＡＣＣ＞１２、汎用ワーキングレジスタであるＢレ
ジスタ１３、スタックメモリ等のデータ取り出し位置を
指示するスタックポインタ１４、コンディションコード
レジスタ（条件コードレジスタ＞１５、入力端子ＸＩＮ
．ＹＩＮを有し算術演算及び論理演算を行う算術論理ユ
ニット（ＡＬＵ）１６、及び次に読出すべき命令の所在
を記憶する上位のプログラムカウンタ１７Ｈ及び下位の
プログラムカウンタ１７Ｌ等を有し、それらが全て内部
バス１１に接続されている。

制御回路２０は、データを一時記憶するテンポラリレジ
スタ（一時レジスタ）２１Ｘ．２１Ｙ、命令を一時記憶
する命令レジスタ２２、命令レジスタ２２中の命令を解
読して各種の制御信号を発生する命令デコーダ２３、タ
イミング制御回路２４、ペリフェラルアドレス（周辺回
路アドレス）をラッチするペリフェラルアドレスラッチ
回路２５、外部メモリアドレスをラッチする上位の外部
メモリアドレスラッチ回路２６Ｈと下位の外部メモリア
ドレスラッチ回路２６Ｌ、及びバス制御回路２７を備え
ている． タイミング制御回路２４は、外部から供給されるリセッ
ト信号ＲＥＳ及びクロック信号ＣＬＫにより動作し、命
令実行に必要なタイミング信号φ１〜φ４を初めとして
各部に必要な制御タイミング信号を発生すると共に、外
部に対してペリフェラル回路等の接続のためのタイミン
グ信号である同期信号ＳＹＮＣ、クロック出力信号ＣＬ
ＫＯＵＴ、入力タイミング信号π万、出力タイミング信
号Ｗπ、ペリフェラルデー夕の入力タイミング信号Ｆπ
Ｕ、ペリフェラルデー夕の出力タイミング信号ＦＷπ等
を生或して出力する回路である。バス制御回路２７は、
内部バス１１とデータバスＤＢ．ペリフェラルデータバ
スＰＤＢとの間に接続され、それらのバス間のデータの
入出力を制御する回路である． 端子群３０は、制御入力であるリセット信号ＲＥＳ及び
クロック信号ＣＬＫを入力する端子３１−１．３１−２
、タイミング出力であるクロック出力信号ＣＬＫＯＵＴ
，同期信号ＳＹＮＣ，入力タイミング信号π百．出力タ
イミング信号Ｗπ，ペリフェラル入力タイミング信号一
π−．ペリフェラル出力タイミング信号１’Ｗπをそれ
ぞれ出力する端子３２−ｌ〜３２−６を有している．更
に、この端子群３０は、一括して図示したように、外部
との接続のためのアドレスバスＡＢの出力端子、データ
バスＤＢの入出力端子、ペリフェラルアドレスバスＰＡ
Ｈの出力端子、及びペリフェラルデータバスＰＤＢの入
出力端子を有している。

次に、上記構或のＣＰＵコアの動作を、簡単な加算命令
を例にして第２図を参照しつつ説明する。

なお、第２図は、第１図のタイミングチャートであり、
各命令処理サイクルＩＩ，Ｉ２・・・・・・が基本タイ
ミング信号φ１〜φ４に対応した４つのタイミングステ
ートＳ１〜Ｓ４でそれぞれ構或されている。

まず、命令処理サイクルＩｔ前のタイミングステートＳ
４とサイクルＩ１のタイミングステートＳｔ，Ｓ２にお
いて、図示しない外部メモリからの命令がデータバスＤ
Ｂ、バス制御回路２７及び内部バス１ｌを経由して命令
レジスタ２２に読み込まれると、その命令が命令デコー
ダ２３で解読される．図示しない外部メモリのアドレス
は、プログラムカウンタ１７Ｈ．１７Ｌで示され、アド
レスバスＡＢを介してその外部メモリに供給されている
． 命令デコーダ２３では、命令を解読してその解読結果に
従って各部の制御タイミング信号を出力する。すると、
出力された制御タイミング信号に基づき、命令に従った
実行が命令処理サイクルエｌのタイミングステートＳ３
，Ｓ４及び次の命令処理サイクルＩ２のタイミングステ
ートＳ１で行われる。命令デコーダ２３で必要とされる
基本タイミング信号φ１〜φ４等は、タイミング制御回
路２４から供給される． 加算命令の実行においては、命令処理サイクルＩｌ前の
タイミングステートＳ４及びサイクルＳ１のタイミング
ステートＳｔ，Ｓ２で、前記の命令フェッチ・解読動作
を行い、そのサイクルＩ１のタイミングステートＳ３の
期間Ｔａにおいて、外部に接続されている図示しないペ
リフェラル回路からのデータを、ペリフェラルデータバ
スＰＤＢ．バス制御回路２７及び内部バス１１を経由し
て一方のテンポラリレジスタ２１Ｙに読み込む。

ここで、他方のテンポラリレジスタ２１Ｘには、既に加
算の対象となるデータが以前の命令の実行によって入力
されているものとする． 命令処理サイクルエ１のタイミングステートＳ３．Ｓ４
における期間Ｔｃでは、テンポラリレジスタ２１Ｙと２
１Ｘの双方の内容がＡＬＵ１６にて加算される．その加
算結果は、命令処理サイクルＩＩ，Ｉ２のタイミングス
テートＳ４．ＳＬにおける期間Ｔｂにおいて、内部バス
１１，及びバス制御回路２７を経由してペリフェラルデ
ータバスＰＤＢへ出力される．加算命令実行後のＣＰＵ
のコンディション（状ＮＡ）は、コンディションコード
レジスタｌ５に保存される． 図示しない外部のべリフェラル回路のアドレスは、ペリ
フェラルアドレスラッチ回路２５で示され、ペリフェラ
ルアドレスバスＰＡＢを介してそのペリフェラル回路に
出力されている．以上が加算命令の概略の動作であるが
、演算対象がアキュムレータ１２、Ｂレジスタ１３、ス
タックポインタｌ４等の内部リソース１０内にあれば、
ペリフェラルデータバスＰＤＢからの読み込みの代わり
に、内部リソース１０の該当するレジスタから内部バス
ｌ１にデータが読出されるように、命令デコーダ２３か
ら制御信号が出力される．これにより、前記と同様の命
令の処理サイクルが実行される． 従って、本実施例の構成によれば、ペリフェラルデータ
バスＰＤＢに接続される図示しない外部のべリフエラル
回路も、タイミング上、内部リソース１０と同等に扱う
ことができるので、ペリフェラル回路の操作効率が向上
する。更に、発振回路、ストップやホールト（停止状Ｗ
ｓ）のようなパワーダウン制御等のＣＰＵ制御や、ＲＯ
Ｍ，ＲＡＭ、割込み回路等を、ＣＰＵコアの外部に、ペ
リフェラル回路として接続できるので、市場要求等に合
わせた仕様で、ペリフェラル回路を設計できるようにな
り、それによって設計の自由度が向上する． ところで、シングルバス構造を持つＣＰＵは、チップサ
イズの縮小、パターンレイアウトの容易さ等の利点があ
るが、しかし命令実行時に、命令の読み込みと、先に読
み込んだ命令の実行のオーバラップの期間（例えば、第
２図におけるタイミングステートＳ４，Ｓｔの期間Ｔｂ
）が生じる。

これを避けるためには、いずれか一方を遅らせて処理し
なければならないので、命令実行速度が低下するという
、いわゆるパスネックの問題が生じる．そこで、本実施
例では、この問題を解決するために、バス制御回路２７
を第３図のように構或している。

第３図は、第１図中のバス制御回路２７付近の一構成例
を示す回路図である． 第３図のＣＰＵコア内において、内部リソース１０内の
各レジスタ等は、基本タイミング信号φ４により制御さ
れる複数の出力ドライバ１８を介して、８ビットの内部
バス１１にそれぞれ接続されている。内部バス１１に接
続されたべリフエラルアドレスラッチ回路２５の出力側
は、出力ドライバ２８を介して８ビットのべリフエラル
アドレスバスＰＡＢに接続されている．また、プログラ
ムカウンタ１７Ｈ，１７Ｌまたは外部メモリアドレスラ
ッチ回路２６Ｈ，２６Ｌの出力側は、出力バッファｌ９
を介してアドレスバスＡＢに接続される．いずれが選ば
れるかは、実行される命令による． バス制御回路２７は、ペリフェラルデータバス側回路２
７Ａとデータバス側回路２７Ｂとで構成されている。回
路２７Ａは、内部バス１１とペリフェラルデータバスＰ
ＤＢとの間を接続する出力ラッチ回路４０と、出力ドラ
イバ４ｌ及び入力ドライバ４２とで、構戒されている。

また、回路２７Ｂは、内部バス１１とデータバスＤＢと
の間を接続する出力ラッチ回路５０と、出力ドライバ５
１及び入力ドライバ５２とで、構戒されている。

出力ラッチ回路４０は、ステートＴ４の出力タイミング
信号ＰＷＲ−Ｔ４により出力データをラッチする回路、
出力ラッチ回路５０はステートＴ４のクロック信号Ｔ４
・ＣＬＫにより出力データをラッチする回路である．出
力ドライバ４１は入力タイミング信号゛戸πつ“により
、出力ドライバ５１はデータ出力信号ＶＬＷにより、そ
れぞれ動作し、また入力ドライバ４２はステートＴ３の
入力タイミング信号ＰＲＤ−Ｔ３により、入力ドライバ
５２はステートＴ１の入力タイミング信号ＲＤ・Ｔ１に
より、それぞれ動作する回路である。

ＣＰＵコアの外部には、図示しないバスドライバを介し
て複数のべリフエラル回路６０がそれぞれ接続され、更
に複数の外部メモリ６１が図示しないバスドライバを介
してアドレスバスＡＢとデータバスＤＢとの間に接続さ
れている．ペリフェラルアドレスバスＰＡＢ上のアドレ
スは、アドレスデコーダ６２で解読され、その解読結果
が各ペリフェラル回路６０の端子？ｆｆに与えられ、そ
のペリフェラル回路６０の１つが選択される．各ペリフ
ェラル回路６０は、その端子Ｗπがペリフェラルデー夕
の出力タイミング信号Ｍπに、端子百τがペリフェラル
デー夕の入力タイミング信号ＦπＵに、８本の端子Ｔ／
否がバスドライバを介してペリフェラルデータバスＰＤ
Ｈに、それぞれ接続されている． アドレスバスＡＢ上のアドレスは、アドレスデコーダ６
３で解読され、その解読結果が端子Ｗにそれぞれ与えら
れ、外部メモリ６１が選択される。各外部メモリ６ｌの
端子ＡＤＤＲがバスドライバを介してアドレスバスＡＢ
に、端子Ｗπが出力タイミング信号Ｗπに、端子σ丁が
入力タイミング信号π百に、８本の端子Ｔ／’Ｕがバス
ドライバを介してデータバスＤＢに、それぞれ接続され
ている． 次に、第３図のバス制御回路２７の動作を、第４図及び
第５図を参照しつつ説明する。

なお、第４図はバス制御回路２７と外部メモリ６１との
接続タイミングチャート、及び第５図はバス制御回路２
７とへりフエラル回路６０との接続タイミングチャート
である．第４図及び第５図中のＭｌ，Ｍ２はマシンサイ
クル、Ｔ１〜Ｔ４はステート、Ｓｔｐはプリチャージ用
のタイミング信号、ＰＡＢはペリフェラルアドレスであ
る。

まず、第４図に示すように、命令フエツチ時には、入力
タイミング信号π百により、外部メモリ６ｌから命令を
読出し、その読出し命令をデータバスＤＢを経由してバ
ス制御回路２７の入力ドライバ５２へ入力する．この時
、データバスＤＢに接続された出力ドライバ５１は、デ
ータ出力信号ＶＬＷが″゛ドのために高インピーダンス
状態となっているため、データの衝突が防止される．入
力ドライバ５２に入力された命令を内部バス１１上に乗
せるタイミングは、第４図に示すように、入力タイミン
グ信号１”Ｉより信号幅の狭いマシンサイクルＭ２のス
テートＴ１で行う． 一方、内部バスｌｌ上のデータをペリフェラル回路６０
に出力する場合、内部バスｌ１上のデータ、即ち内部リ
ソース１０の内容を出力ドライバ１８を介して出力ラッ
チ回路４２にマシンサイクルＭ１のステートＴ４で保存
しておく。そして、第５図に示すように、マシンサイク
ルＭ１のステートＴ４から次のマシンサイクルＭ２のス
テートＴ１にかかる期間を有効データとして、出力ドラ
イバ４１を介してペリフェラルデータバスＰＤＢへ出力
する。従って、ペリフェラル回路６０へのデータ出力は
、出力タイミング信号？’Ｗπにより、ペリフェラルデ
ータバスＰＤＢ上のデータをペリフェラル回路６０に書
込むことによって行われる。

つまり、ＣＰＵコアの外部から見た命令の処理タイミン
グは、命令の７エッチと実行がオーバラツプしているが
、内部バス１１上では、マシンサイクルＭ１のステート
Ｔ４で出力データ、マシンサイクルＭ２のステートＴ１
で命令が乗っており、パスネックは生じない。

同様に、外部メモリ６１ヘデータを出力する場合、第４
図に示すように、マシンサイクルＭ１のステートＴ４で
、内部バス１１上に出力されている内部リソース１０の
データを、そのマシンサイクルＴ４の後半分のタイミン
グで、信号Ｔ４・ＣＬＫにより出力ラッチ回￥ＩＩ５０
に保存しておく。

この保存したデータを次のマシンサイクルＭ２のステー
トＴ２まで、データ出力信号ＶＬＷにより動作する出力
ドライバ５１により、データバスＤＢへ出力する。従っ
て、データバスＤＢ上に出力されたデータは、出力タイ
ミング信号Ｗπにより、外部メモリ６１に書込まれる。

このようなバス制御回ＮＩ２７の構或とタイミングによ
り、命令実行速度を低下させることなく、パスネックの
問題を解消できる． 次に、本実施例の他の特徴について説明する．ＣＰＵコ
アとべリフエラル回１６０との間のデータの送受は、第
２図に示すようにタイミングステートＳ３．Ｓ４で実行
しなければならない。クロック信号ＣＬＫが例えば１０
ＭＨｚの場合、このタイミングステートＳ３，Ｓ４は１
００ｎｓとなる．また、ＣＰＵコア外部に接続される各
種のべリフエラル回路６０は、量産時においてチップに
内蔵されてワンチップマイコンとなるので、占有面積を
できる限り少なくする必要がある．つまり、ＣＰＵコア
とべリフェラル回路６０とを接続した時、データの送受
を高速で行い、かつ占有面積が小さいことが要求される
． しかし、ペリフェラルデータバスＰＤＢの応答速度は、
そのペリフェラルデータバスＰＤＢに接続されるペリフ
ェラル回路６０の増加に伴い、その負荷容量のために低
下する。ここでいう負荷容量とは、各ペリフェラル回路
６０間を接続するバスの配線容量や、各ペリフェラル四
Ｂ６０のバスドライバ、入力ゲート容量等を総合したも
のである．特に、各ペリフェラル回路６０内にそれぞれ
設けられる各バスドライバは、ペリフェラルデータバス
ＰＤＢを高速に充放電するために、大きな面積のトラン
ジスタが使われる．そのため、負荷容量（＝出力容量）
が大きく、チップサイズに与える影響も無視できないも
のである。

そこで本実施例では、第６図に示すように、高速でかつ
小さな占有面積で接続可能なペリフェラル接続手段をバ
ス制御同路２７内に設け、ペリフェラルデータバスＰＤ
Ｂをプリチャージするようにしたものである。

なお、プリチャージ手法は、ダイナミックＲＡＭ等にお
いて実施されており、公知であるが、本実施では、これ
東ペリフェラルバスに、以下に示す構戒によって効果的
に適用したものである。

第６図は第３図におけるバス制御回路２７内の内部バス
ｌ１とペリフェラルデータバスＰＤＢとの接続部の詳細
回路図、及び第７図（ａ＞．（ｂ）は第３図におけるペ
リフェラル回路６０の概略の回路図である． バス制御回路２７のへりフエラルデータバス側回路２７
Ａは、内部バス１１と、８ビットＰＤＢＯ〜ＰＤＢ７の
ペリフェラルデータバスＰＤＢとをインタフェースする
もので、そのうち内部バスｌ１−０とペリフェラルデー
タバスＰＤＢＯとのインタフェース部分が第６図に示さ
れている．このインタフェース部分では、出力ラッチ回
路４０の出力Ｑとプリチャージ用タイミング信号Ｓｔｐ
が２人力のＮＯＲゲート４３の入力側に接続され、その
ＮＯＲゲート４３の出力側が出力ドライバ４１及び入力
ドライバ４２を介してその出力ラッチ回路４０の入力Ｄ
側に接続されている．このようなインタフェース部分は
、他の内部バス１１−１〜ｌ１−７とべリフエラルデー
タバスＰＤＢＩ〜７どの間にも、他７回路が設けられて
いる。

また、第７図（ａ）．（ｂ）に示すように、ペリフェラ
ルデータバスＰＤＢには、複数のべリフェラル回路６０
がそれぞれ接続されている。

第７図（ａ）のべリフェラル回路６０では、ペリフェラ
ル本体６０Ａとバスドライバ６０Ｂとで構成されている
．バスドライバ６０Ｂは、ペリフェラル本体６０Ａの端
子σｒに接続されたインバータ７０を有し、そのペリフ
ェラル本体６０Ａの端子Ｉ／Ｏとインバータ７０の出力
側とには、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳという）７１．７２とＮチャネル型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）７３．７４とが電源間
に直列に接続されている。

これに対して第７図（ｂ）のべリフエラル回路６０では
、その中に設けられるバスドライバ６０Ｂ−１が、ＮＭ
ＯＳ７３．７４のみで構或されている． 次に、第５図を参照しつつ第６図及び第７図（ａ）．（
ｂ）の動作を説明する． ペリフェラル回路６０からデータを読出す場合、ＣＰＵ
コアからそのペリフェラル回路６０の端子σ丁へ入力タ
イミング信号Ｆπ万が出力される。

この入力タイミング信号Ｆπ万の出力に先立って、マシ
ンサイクルＭ１のステートＴ２においてプリチャージ用
のタイミング信号ＳｔｐをＮＯＲゲート４３に入力する
。すると、ＮＯＲゲート４３の出力が゛Ｏ″となり、そ
れが出力ドライバ４１により反転されて“１”となり、
その“１″によってペリフェラルデータバスＰＤＢＯが
プリチャージ期間Ｔｂ中“１′゜にブリチャージされる
。

ペリフェラルデータバスＰＤＢＯがブリチャージされた
後、入力タイミング信号一π■が“０”となると、ペリ
フェラル回Ｂ６０からデータが読出され、そのデータが
ペリフェラルデータバスＰＤＢＯを介してペリフェラル
データバス側回銘２７Ａに入力される．この時、入力タ
イミング信号『π万が“０”となっているので、出力ド
ライバ４ｌが高インピーダンス状態となっている．その
ため、データの衝突を起こすことなく、ペリフェラル回
路６０からの読出しデータが入カバッファ４２を介して
、マシンサイクルＭ１のステートＴ３て゛、内部バスｌ
１−０に出力される．このようにペリフェラルデータバ
ス側回路２７Ａにおいて、ＮＯＲゲート４３及び出力ド
ライバ４１からなるブリチャージ手段を設けることによ
り、内部バス１１の動作に影響を与えずに、ペリフェラ
ルデータバスＰＤＢのみに“１″レベルを出力すること
ができる． ここで、第７図（ａ）に示すように、従来のべりフエラ
ル回路６０内のバスドライバ６０Ｂには、一般に、“１
″レベルを出力するためのＰＭＯＳ７１．７２及びイン
バータ７０が設けられている．ところが、前記のプリチ
ャージ手段によってペリフェラルデータバスＰＤＢのみ
に“１”レベルを出力することができるため、第７図（
ｂ）のバスドライバ６０Ｂ−１のように、“１″レベル
出力用のＰＭＯＳ７１．７２及びインバータ７０が不要
となり、そのバスドライバ６０Ｂ−１をＮＭＯＳ７３．
７４のみで構戒することができる．従って、“１″レベ
ル出力時はＮＭＯＳ７３．７４がオフ状態のままでよく
、“０”レベル出力時のみ、ＮＭＯ８７３．７４がオン
状態になる。このような手段により、従来のバスドライ
バ６０Ｂの持つ負荷容量及びその占有面積を１７２以下
にすることができる． なお、前記出力タイミング信号一π■、プリチャージ用
タイミング信号Ｓｔｐ等の各タイミング信号は、第２図
に示すクロック信号ＣＬＫや基本タイミング信号φ１〜
φ４等の信号により、容易に生成することができる． なお、本発明は図示の実施例に限定されず、例えば第１
図の内部リソースＩＯ及び制御回路２０内にレジスタ等
の他の回路を付加したり、あるいは端子群３０中の１部
の端子を省略したり、あるいは他の端子を追加する等、
種々の変形が可能である。

（発明の効果〉 以上詳細に説明したように、第１の発明によれば、少な
くとも、・レジスタ類を有する内部リソースと、ＣＰＵ
コア全体を制御する制御回路と、外部との接続のための
複数の端子を有する端子群とで、ＣＰＵコアを構或し、
更に内部リソースは全て、内部バスを経由してデータの
送受を行うように接続したので、ペリフェラル回路の操
作効率が向上し、チップサイズの縮小化が可能となり、
市場要求に合わせた仕様のべリフエラル回路設計が可能
になる効果がある． 第２の発明では、前記第１の発明とほぼ同様の効果を有
すると共に、次のような効果がある。即ち、内部バスと
データバス及びペリフェラルデータバスとの間にバス制
御回路を設け、入力に際しては、外部からデータを入力
するタイミング信号の信号幅よりも、実際に内部バスに
出力するタイミング信号の信号幅を狭くし、更に出力に
際しては、内部バス上のデータをラッチした後、このラ
ッチデータを出力するようにしたので、パスネックが解
消され、高速処理とチップサイズの縮小化が期待できる
．更に、ペリフェラルデータバスのみに対して、データ
の読み込みに先立ち、そのペリフェラルデータバスをブ
リチャージし、その後のデータ入力時には、高インピー
ダンス状態になるようにしたので、ペリフェラル回路の
縮小化と高速データの送受が可能となる． 従って高速で、チップサイズが小さく、ペリフェラル回
路の操作性がよく、更に設計の自由度の高いＣＰＵコア
を実現することができる．

【図面の簡単な説明】

第１図は本発明の実施例を示すＣＰＵコアの機能ブロッ
ク図、第２図は第１図のタイムチャート、第３図は第１
図中のバス制御回路付近の回路図、第４図は第３図にお
けるバス制御回路と外部メモリとの接続タイミングチャ
ート、第５図は第３図におけるバス制御回路とべリフエ
ラル回路との接続タイミングチャート、第６図は第３図
におけるバス制御回路内の内部バスとべリフエラルデー
タバスとの接続部の詳細回路図、第７図は第３図中のべ
リフエラル回路の概略回路図である．１０・・・・・・
内部リソース、１１・・・・・・内部バス、１２・・・
・・・アキュムレータ、１３・・・・・・Ｂレジスタ、
１４・・・・・・スタックポインタ、１５・・・・・・
コンデイシッンコードレジスタ、１６・・・・・・ＡＬ
Ｕ、１７Ｈ．１７Ｌ・・・・・・プログラムカウンタ、
２０・・・・・・制御回路、２１Ｘ．２１Ｙ・・・・・
・テンポラリレジスタ、２２・・・・・・命令レジスタ
、２３・・・・・・命令デコーダ、２４・・・・・・タ
イミング制御回路、２６Ｈ．２６Ｌ・・・・・・外部メ
モリアドレスラッチ回路、３０・・・・・・端子群、３
１−１．３１−２．３２−１〜３２−６・・・・・・端
子、４０．５０・・・・・・出力ラッチ回路、４１．５
１・・・・・・出力ドライバ、４２．５２・・・・・・
入力ドライバ、４３・・・・・・ＮＯＲゲート、６０・
・・・・・ペリフェラル回路、６１・・・・・・外部メ
モリ、ＡＢ・・・・・・アドレスバス、ＤＢ・・・・・
・データバス、ＰＡＢ・・・・・・ペリフェラルアドレ
スバス、ＰＤＢ・・・・・・ペリフェラルデータバス。

Claims (1)

1. 【特許請求の範囲】 １、演算結果を記憶するアキュムレータ、汎用ワーキン
   グレジスタ、データ取出し位置を指示するスタックポイ
   ンタ、次に読出すべき命令の所在を記憶するプログラム
   カウンタ、及び算術演算と論理演算を行う算術論理ユニ
   ットを有する内部リソースと、 データを一時記憶するテンポラリレジスタ、命令を一時
   記憶する命令レジスタ、その命令レジスタ中の命令を解
   読して制御信号を発生する命令デコーダ、タイミング信
   号を発生するタイミング制御回路、ペリフェラルアドレ
   スをラッチするペリフェラルアドレスラッチ回路、外部
   メモリアドレスをラッチする外部メモリアドレスラッチ
   回路、及びバス間のデータの入出力を行うバス制御回路
   を有する制御回路と、 外部との接続のためのアドレスバス出力端子、データバ
   ス入出力端子、ペリフェラルアドレスバス出力端子、ペ
   リフェラルデータバス入出力端子、タイミング信号出力
   端子、及び制御信号入力端子を有する端子群とを備え、 前記内部リソースは全てその入、出力を内部バスに接続
   し、 前記バス制御回路は、その入出力を前記内部バス、デー
   タバス及びペリフェラルデータバスに接続したことを特
   徴とするＣＰＵコア。 ２、請求項１記載のＣＰＵコアにおいて、 前記バス制御回路は、前記各バス間に出力ラッチ回路、
   ペリフェラル出力ラッチ回路、出力ドライバ、ペリフェ
   ラル出力ドライバ、入力ドライバ、及びペリフェラル入
   力ドライバを有し、 命令またはデータ入力時には、外部からデータを入力す
   るタイミング信号よりも信号幅の狭いタイミング信号に
   より該入力ドライバを介して前記内部バスにデータを入
   力し、 データ出力時には、前記内部バスのデータを該出力ラッ
   チ回路にラッチした後、そのラッチデータを該出力ドラ
   イバを介して出力し、 ペリフェラルデータ入力時には、そのペリフェラルデー
   タ入力に先立つて該ペリフェラル出力ドライバから論理
   “１”を出力して前記ペリフェラルデータバスをプリチ
   ャージした後、該ペリフェラル出力ドライバを高インピ
   ーダンスにし、該ペリフェラル入力ドライバを介して前
   記内部バスに前記ペリフェラルデータを入力する構成に
   した、ＣＰＵコア。