JP3593348B2 - 集積回路 - Google Patents
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Description
【産業上の利用分野】
本発明は大規模集積回路に係り、更に詳しくは外部からの入力信号に対するセットアップタイムと、その入力信号に対応して集積回路から出力されるべき出力信号出力までのディレータイムの改善を実現し、高周波動作を可能とする大規模集積回路に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
近年、半導体集積回路の技術が向上し、100万トランジスタを越えるLSIが多々出現するようになってきた。また、それらのLSIは50MHz以上の高速動作のものがほとんどである。
【0003】
100万トランジスタを集積するとチップサイズもそれ相応に大きくなり、チップ内を引き回される配線長も長くなる。配線長が長いということによって、当然のことながら、そこで遅延が生じることになる。
【0004】
また、50MHz以上動作するLSIに供給されるクロックは単相クロックが主流になっている。なぜならば、LSI内部でノーオーバラップの2相クロックを生成する場合、供給されるクロックのデューティ比がかなり問題となり、外部より供給されるクロックに対して適切なデューティ比を要求することは高周波になると困難なためであるからである。単相クロックの場合、クロックの立ち上がりに意味があり、1サイクルで処理されたデータはクロックの立ち上がりエッジでラッチされる。
【0005】
単相クロックでチップサイズが大きい、すなわち配線長が長いLSIでは、データバスとアドレスバスの3ステート制御信号を生成するために、外部端子部を経由して入力された外部信号と内部制御信号との論理をとった結果をLSI内部の制御ブロックでラッチし、それらの信号をデータバスとアドレスバスの外部端子部まで引っ張り、制御を行っている。制御ブロックをLSIのどこに配置するかで、3ステート制御信号を生成するための外部からの入力信号に対するセットアップタイムの条件と、データバス、アドレスバスまでのデータ出力のディレータイムとが問題となるために両方のつりあいのとれた辺りで配置を決めていたわけであるが、入力信号のセットアップタイムの改善と出力信号のディレータイムの改善すなわちAC特性の改善をより一層追求するための方法が望まれている。
【0006】
従来のデータバスの3ステート制御のためのマスタースレーブラッチの配置を図11に示す。図11のLSIを大規模集積回路としてのプロセッサとし、プロセッサ内部に2クロックサイクルでリードされるレジスタがあるとする。このレジスタ(Aレジスタ)1の内容がリードされる場合、まず第1サイクルでアドレス制御部2において、チップセレクト信号(CS#)を検出しR/W#信号でリードの選択信号を検出し、例えば32ビットのアドレス(A<0:31>)のデコードを行い、Aレジスタアドレスであることを確認したら、Aレジスタアクセス信号をデータバス制御部3に送信する。データバス制御部3では、Aレジスタアクセス信号と内部の制御信号と論理をとり、その結果をマスタースレーブラッチ4でクロックの立ち上がりエッジでラッチする。第2サイクルでは、ラッチされたAレジスタアクセス信号をバッファ5を介してデータバス外部端子部に送信する。データバス外部端子部では、例えばデータバス(D<0:63>)64ビットをドライブするために複数のドライバを設け、そのドライバの出力をデータバスの3ステート制御セルの制御端子に接続し、LSIよりAレジスタ1の内容を外部に出力する。なお、データバス外部端子部は図11の下側の斜線部分である。
【0007】
このように従来の構成であると、第1サイクルでは、外部信号であるアドレスのデコードおよびCS#やR/W#信号と論理をとって、データバス制御部3に送信し内部の制御信号と論理をとってマスタースレーブラッチ4にラッチするまでの時間、すなわち、外部信号としてのA<0:31>やCS#およびR/W#信号のセットアップタイムに直接係わるものが問題となる。
【0008】
また、第2サイクルでは、データバス制御部3でラッチしたAレジスタ制御信号を外部データバス制御部に送信し、なおかつ64ビットをドライブするための複数のドライバをあけ、データを出力する。すなわち、チップ内の配線遅延が大きく影響し、LSIのディレータイムに直接係わるものが問題となる。
【0009】
このように、セットアップタイムとディレータイムは密接な関係にあり、Aレジスタアクセス信号のラッチをどこに配置するかで、セットアップタイム条件を緩くするか、ディレータイムを速くするかが決まる。しかし、セットアップタイム条件を緩くしようとして、アドレスやCS#,R/W#信号の端子が存在する近辺にAレジスタアクセス信号のラッチを配置すれば、そのラッチからデータバス外部端子部までの距離が長くなり、配線による遅延が大きく影響し、プロセッサから出力されるデータのディレータイムが大きくなる。ディレータイムを速くしようとしてAレジスタアクセス信号のラッチをデータバス外部端子部の近辺に配置すると、アドレスやCS#,R/W#信号のセットアップタイム条件が厳しくなってしまうという問題点があった。
【0010】
本発明はチップ面積の大きなLSIの交流特性、特にセットアップタイムとディレータイムの両方の特性を改善し、高周波動作を可能とする大規模集積回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
図1は本発明の原理ブロック図である。同図は単相クロックで制御される集積回路において、外部からの入力信号に対するセットアップタイム、およびその入力信号に対応して出力されるべき信号出力までのディレータイムの改善を図ることを目的とする本発明の原理ブロック図である。
【0012】
図1において、集積回路10の外部からの入力信号と集積回路の内部の制御信号とに対応して出力信号を制御するための出力制御信号をラッチするマスタースレーブラッチが、マスターラッチ12とスレーブラッチ14とに分割される。そしてマスターラッチ12は外部からの入力信号の入力端子11の近くに配置され、マスターラッチ12の出力が入力されるスレーブラッチ14は出力信号の出力端子13の近くに配置される。なお、図1には出力信号、例えば64ビットを32ビットずつに分割して出力するためにデータ出力を制御するスレーブラッチ14が2個示されている。
【0013】
【作用】
本発明は、例えば1チップ上に集積されたベクトル演算プロセッサのような大規模集積回路から、その集積回路内のあるレジスタの内容を外部からのアドレス指定入力に応じて外部に出力するような場合を対象とする。すなわち、チップ内での配線長が長く、配線による信号の遅延の影響が大きく、かつその内部が単相のクロックで制御されるているLSIにおいて、例えばアドレス、チップセレクト、およびリード/ライト選択信号などのLSIの外部からの入力信号と内部での制御信号とに対応した出力制御信号がマスターラッチ12にラッチされ、その出力が出力端子13、例えばデータバス外部端子部の近くに配置されたスレーブラッチ14によってラッチされ、出力データの制御に用いられる。
【0014】
前述のように、例えばベクトル演算プロセッサの内部に2クロックサイクルでリードされるレジスタがあるとする。マスターラッチ12はクロックが‘L’レベルの時にオン状態となり、‘H’レベルの時に以前の状態を保持し、スレーブラッチ14は‘H’レベルでオン状態となり、‘L’レベルで以前の状態を保持するものとすれば、第1のクロックの‘L’レベル状態において出力制御信号がマスターラッチ12にラッチされ、マスターラッチ12の出力は第2クロックの‘H’レベルの区間でスレーブラッチ14にラッチされ、直ちに出力制御に用いられる。これによって、従来のように第2クロックの立ち上がりエッジで出力制御信号が入力端子11の近くに配置されたマスタースレーブラッチにラッチされ、その出力が出力端子13、例えばデータバス外部端子部まで長い配線を介して長い遅延の後に送られ、データ出力の制御に用いられる場合に比べて、高周波特性を向上させることが可能となる。
【0015】
【実施例】
図2は本発明が適用される集積回路としてのベクトルプロセッサユニット(VPU)の構成ブロック図である。同図において、ベクトルプロセッサユニットはベクトルユニット21、命令バッファユニット22、制御ユニット23、アドレスユニット24、およびバス制御ユニット25から構成されている。
【0016】
ベクトルユニット21はベクトル演算を行うものであり、ベクトルレジスタ26、マスクレジスタ27、スカラレジスタ28、ロード/ストアパイプ29、加算器31、乗算器32、除算器33、画像処理部34、およびマスク処理部35を備えている。
【0017】
図3はベクトルプロセッサユニット20を備え、その全体動作がホストCPU41によって制御されるコンピュータシステムの実施例である。同図において、ベクトルプロセッサユニット20とホストCPU41とは相互にアドレスバス42およびデータバス43を介して接続されると共に、それぞれメモリ44に接続されている。このシステムにおいて、ホストCPU41がベクトルプロセッサユニット21を起動して、ベクトル演算を行わせる手順を簡単に説明する。
【0018】
まずフェーズP1において、ホストCPU41はメモリ44に格納されている制御プログラムを実行し、ベクトルプロセッサユニット20の内部の各種内部レジスタ46を初期化する。この場合の制御プログラムはメモリ44内のホストCPUプログラム格納領域に格納されている。内部レジスタ46の初期化後、ホストCPU41はベクトルプロセッサユニット20を起動する。
【0019】
フェーズP2において、メモリ44内のVPUプログラム領域に格納されている命令コードはVPU20に取り込まれ、図2の命令バッファユニット22に格納される。
【0020】
その後フェーズP3において、命令バッファユニット22によって、格納された命令が解読され、その結果に応じて実行されるべき命令の内容が各種内部レジスタなどに出力され、フェーズP4においてベクトルプロセッサユニット20は必要な演算を実行する。
【0021】
このような処理が終了すると、ホストCPU41はベクトルプロセッサユニット20の内部の各種レジスタにアクセスし、演算が正常に終了したことを確認する。本発明はこのようなアクセスに対してベクトルプロセッサユニット20の内部のレジスタの内容をホストCPU41に出力するような場合を対象としている。
【0022】
図4は本発明の対象としてのベクトルプロセッサユニットの実施例である。同図において図2と同じ部分には( )内に同じ符号を付してある。図2に追加された部分として、アドレスバスに対する入出力部(I/O)50、チップセレクト信号入力端子51、リード/ライト選択信号入力端子52、データに対する入出力部(I/O)53、データバスへのデータの入出力を制御するデータバス制御部(DCNT)54が示されている。なお、データバス制御部(DCNT)54と入出力部(I/O)53は図11で説明したデータバス外部端子部の近傍(または内部)に設けられる。
【0023】
図5は本発明におけるマスターラッチとスレーブラッチの配置の実施例である。同図において、図11の従来例と実質的に同様の部分には同じ符号を付してある。本発明においては、外部から入力されるアドレス、チップセレクト信号、およびリード/ライト選択信号と内部制御信号とに対応して、アドレス制御部2によってAレジスタアクセス信号がアドレス制御部2内のマスターラッチ60にラッチされ、マスターラッチ60の出力はバッファ61を介してデータバス制御部3内のスレーブラッチ62に出力される。
【0024】
本実施例においては、データバスが64ビットとそのビット数が多く、1つのスレーブラッチで64個のデータに対する入出力部53をドライブするのは負荷が重いために、データバス制御部3を2個設け、それぞれにスレーブラッチ62を備え、32ビット分ずつ入出力部53を駆動する構成となっている。
【0025】
図6は図5のアドレス制御部2の構成ブロック図である。アドレス制御部2は、例えば図3においてベクトルプロセッサユニット20がアドレスバス42、およびデータバス43のバス権を獲得し独自にメモリ44にアクセスするような場合に、そのアクセスのアドレスを生成するアドレス生成部64、および本発明の対象として説明したようにホストCPU41がベクトルプロセッサユニット20の内部レジスタにアクセスする場合に、そのアドレスが内部のレジスタのいずれに対応するかなどを判定するアドレス判定部65から構成されている。
【0026】
図7は図6のアドレス判定部65の実施例の構成ブロック図である。同図においてアドレス判定部65は、図5においてアドレスバスから入力される、例えば32ビットのアドレスをデコードするデコーダ70、例えばベクトルプロセッサユニットの内部に存在しないレジスタなどのアドレスが入力されたことを示すスレーブエラー信号(負論理)が入力されるマスタースレーブラッチ71、マスタースレーブラッチ71の出力とリード/ライト選択信号が入力される第1のアンド回路72、第2のアンド回路73、オア回路74、第3のアンド回路75、マスターラッチ76、およびマスターラッチ76の出力をラッチしてオア回路74の一方の入力端子に入力させるスレーブラッチ77から構成されている。
【0027】
外部から入力されたアドレスはデコーダ70によってデコードされ、そのアドレスが図5のAレジスタ1を指すものである時には、そのことを示す信号 外1
【0028】
【外1】
【0029】
が第2のアンド回路73の一方の入力端子に入力される。この時マスタースレーブラッチ71に入力されるスレーブエラー信号は‘H’であり、リード/ライト選択信号がリードを示す‘H’であれば第1のアンド回路72の出力 外2
【0030】
【外2】
【0031】
は‘H’となり、その信号は第2のアンド回路73のもう一方の入力端子に入力される。そして第2のアンド回路73の出力はオア回路74を介して第3のアンド回路75に入力される。
【0032】
第3のアンド回路75のもう一方の入力端子には負論理のデータストローブ信号(DS#)が入力されている。この信号はAレジスタの内容を受け取ったことを示す、例えばホストCPUから入力される信号であり、この信号が‘L’にアサートされないとき第3のアンド回路75の出力は‘H’であり、その値はマスターラッチ60に入力される。
【0033】
マスターラッチ60内部のスリーステートバッファ60aはクロックが‘L’レベルの時にオンとなるスリーステートバッファであり、第3のアンド回路75の出力はラッチ作用を持つインバータ60bと60c(60cによるフィードバックによってラッチ作用が行われる)によってラッチされる。そしてその結果は、図5に示したバッファ61を介して、2つのスレーブラッチ62に与えられることになる。
【0034】
図7において第2のアンド回路73、オア回路74、および第3のアンド回路75は全体として1つのリセットセットフリップフロップ(R−S FF)を構成している。すなわち、このFFは外部からデータを受け取ったことを示すデータストローブ信号がリセット信号としてアサートされるまでセット状態を維持するものであり、これは外部からデータを受け取ったことを示す信号が入力されない限りデータ出力状態を維持する必要があるためである。その状態を維持するために、オア回路74に対してスレーブラッチ77の出力が入力される。
【0035】
このスレーブラッチの出力内容は図5におけるスレーブラッチ62の出力内容と同じであるが、本発明においてはスレーブラッチ62がアドレス制御部2内のマスターラッチ60と離れた位置に設けられるために、オア回路74への配線が長くなり、信号遅延の問題などが生じるためにスレーブラッチ77が独立して設けられている。またスレーブラッチの内容をフィードバックさせる理由は、マスターラッチの出力をフィードバックさせるのではデータがすぐに切り換わってしまってセット状態が保てないためである。
【0036】
図8は図7のアドレス判定部の出力がバッファ61を介して入力されるデータバス制御部(DCNT)の構成ブロック図である。同図において、データバス制御部はスレーブラッチ62とその出力を入出力部(I/O)53に出力するためのバッファ81から構成されている。スレーブラッチ62の構成は図7におけるマスターラッチ60の構成と類似しているが、マスターラッチ60内部のスリーステートバッファ60aがクロック信号の‘L’レベルでオンとなったのに対して、スレーブラッチ62内のスリーステートバッファ62aはクロック信号の‘H’レベルでオンとなる点だけが異なっている。
【0037】
図9はデータバスに対する入出力部(I/O)の構成ブロック図である。同図において入出力部は、図8に示したデータバス制御部のバッファ81から出力されるデータバススリーステート制御信号が入力されるインバータ83、データバスへの出力データ、すなわち図5においてAレジスタアクセス信号がアサートされた時のAレジスタの内容が内部データバスを介して入力される出力用フリップフロップ84、アンドゲート85、ノアゲート86、MOS FET87,88および外部からデータバスを介して入力されるデータを格納する入力用フリップフロップ89から構成される。
【0038】
なお図9において、Dn90はデータバス1ビット分を示し、図4において入出力部(I/O)53が64ビット分存在することに対応している。そしてこの64ビット分の入出力部のうち、32ビット分ずつのデータ出力が図4の2つのデータバス制御部54によってそれぞれ制御されることになる。すなわちデータ出力時には図7の第2のアンド回路73、オア回路74、および第3のアンド回路75によって論理値‘1’がマスターラッチ60に入力され、図8のスレーブラッチ62も‘1’をラッチし、図9のI/Oに対してはデータバススリーステート制御信号として‘1’が入力される。
【0039】
図10は本発明におけるデータ出力タイミングと従来例との比較説明図である。前述のようにAレジスタのリードが2クロックサイクルで行われるものとし、従来例すなわち図11においてはマスタースレーブラッチ4への出力制御信号のラッチが第2クロックの立ち上がりエッジで行われるものとして本発明の効果を説明する。
【0040】
本発明においては、図7,図8で説明したようにマスターラッチへのラッチはクロックが‘L’レベル、スレーブラッチへのラッチは‘H’レベルの時に行われる。このため第1クロックで入力されたチップセレクト信号、リード/ライト選択信号などに対応して、Aレジスタアドレスが第1クロックの後半において出力されると、図7において直ちに第3のアンド回路75の出力のマスターラッチ60へのラッチが行われ、その出力は例えば図に示す配線ディレーの後に第2クロックが‘H’の区間でスレーブラッチ62に伝えられ、直ちにデータ出力、すなわちAレジスタの内容の出力が行われる。
【0041】
そして外部からのDS#信号がアサートされると、第3のクロックの立ち上がりによってそれが検出され、その時点で図9におけるデータバススリーステート制御信号は‘L’となり、データ出力は停止される。このため従来例、すなわち第2クロックの立ち上がりでマスタースレーブラッチの出力が行われ、配線ディレーの後にデータ出力が行われる場合に比べて、データ出力までの時間が短くなる。
【0042】
【発明の効果】
以上詳細に説明したように、本発明によればマスターラッチを含むアドレス制御部をアドレス入力端子の近くに、またスレーブラッチを含むデータバス制御部をデータバス外部端子部の近くに配置することにより、入力信号に対するセットアップタイムと出力信号出力までのディレータイムの両方を同時に改善することが可能となり、集積回路における高周波特性の改善に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明の原理構成ブロック図である。
【図2】本発明の対象としてのベクトルプロセッサユニットの一般的構成を示すブロック図である。
【図3】ベクトルプロセッサユニットを含むコンピュータシステムの構成を示すブロック図である。
【図4】ベクトルプロセッサユニットの実施例の構成を示すブロック図である。
【図5】本発明におけるマスターラッチとスレーブラッチの配置の実施例を示すブロック図である。
【図6】アドレス制御部の構成を示すブロック図である。
【図7】アドレス判定部の構成を示すブロック図である。
【図8】データバス制御部(DCNT)の構成を示すブロック図である。
【図9】入出力部(I/O)の構成を示すブロック図である。
【図10】本発明の効果を説明するためのタイムチャートである。
【図11】集積回路におけるマスタースレーブラッチの配置の従来例を示す図である。
【符号の説明】
1 Aレジスタ
2 アドレス制御部
3 データバス制御部(DCNT)
10 集積回路
11 入力端子
12,60 マスターラッチ
13 出力端子
14,62 スレーブラッチ
21 ベクトルプロセッサユニット
41 ホストCPU
44 メモリ
53 入出力部(I/O)
Claims (2)
- 単相クロックで制御される集積回路であって、
アドレス信号、チップセレクト信号及び読み出し/書き込み制御信号を含む外部入力信号及び前記外部入力信号によって生成される内部制御信号によってアクセスが制御され、所定のデータを記憶するレジスタと、
前記レジスタをアクセスするための前記外部入力信号を入力する入力端子部と、
前記レジスタからの出力信号を外部に出力する出力端子部と、
前記チップセレクト信号が選択状態を示すとき、前記アドレス信号をデコードし、前記レジスタがアクセス対象であることを示すレジスタアクセス信号を生成するデコーダと、
前記読み出し/書き込み制御信号が読み出し状態を示すとき、前記内部制御信号の制御に基づいて前記レジスタアクセス信号を前記単相クロックの立ち上がり又は立ち下がりでラッチするマスターラツチと、
前記マスターラッチの出力を前記出力端子部からの信号出力を制御する出力制御信号として前記単相クロックの立ち下がり又は立ち上がりでラッチするスレープラッチとを備え、
前記マスターラッチは前記出力端子部よりも前記入力端子部の近くに配置され、
前記スレーブラッチは前記入力端子部よりも前記出力端子部の近くに配置され、
前記外部入力信号に対するセットアップタイムおよび前記出力信号出力までのディレータイムが略等しくなるように、前記マスターラッチ及び前記スレーブラッチ配置されたことを特徴とする集積回路。 - 前記マスターラッチの出力が入力されるスレーブラッチを、前記マスターラッチの1つに対して複数個備えたことを特徴とする請求項1記載の集積回路。
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