JPH0895801A - 割り込み要求回路および割り込み要求の処理方法 - Google Patents
割り込み要求回路および割り込み要求の処理方法Info
- Publication number
- JPH0895801A JPH0895801A JP23129794A JP23129794A JPH0895801A JP H0895801 A JPH0895801 A JP H0895801A JP 23129794 A JP23129794 A JP 23129794A JP 23129794 A JP23129794 A JP 23129794A JP H0895801 A JPH0895801 A JP H0895801A
- Authority
- JP
- Japan
- Prior art keywords
- data
- interrupt request
- circuit
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
る割り込み要求の処理を確実に行う。 【構成】 割り込み要求回路は、割り込み要求入力端子
137に与えられた周辺回路からの割り込み要求信号に
応答して、当する周辺回路に割り込みの要求があること
を示すデータを保持するフリップフロップ101と、割
り込み要求をクリアもしくは保持するデータが与えられ
るデータバス(データ入力端子147)と、このデータ
バスとフリップフロップ101との間に接続され、デー
タバスに与えられたデータとフリップフロップ101が
保持しているデータとに応答して、フリップフロップ1
01の状態を制御する論理回路111とを設ける。
Description
る割り込み要求回路およびこの割り込み要求回路が示す
割り込み要求の処理方法に関するものである。
路は、所定の機能を有する周辺回路(たとえばカウン
タ、A/D変換回路等)からの割り込み要求信号を受信
し、受信したこの割り込み要求信号に対応する割り込み
要求出力信号を中央演算処理装置(以下CPUとす
る。)に出力するものである。この割り込み要求回路
は、対応する周辺回路から出力された割り込み要求信号
に応答してセットされる複数のフリップフロップを有す
る。CPUは、フリップフロップの状態がリセット状態
からセット状態に変化した時、セット状態に変化したこ
のフリップフロップの出力を割り込み要求出力信号とし
て受信する。そしてCPUは、セット状態に変化したこ
のフリップフロップに対応する周辺回路に関する割り込
み処理を行う。その後CPUは、セット状態にあるフリ
ップフロップをリセット状態に戻すクリア動作を行う。
このクリア動作により、割り込み要求回路は、割り込み
処理が終了したことを示す。従ってCPUは、この割り
込み要求回路の状態を検出することにより、周辺回路に
割り込み要求が存在するかどうかを判断できる。そして
もし割り込み要求が存在する場合は、CPUは対応する
割り込み処理を実行した後、上述のクリア動作を行う。
み要求はCPUの動作とは非同期にしかも複数発生する
可能性がある。従って、CPUが最初の割り込み要求に
対する処理を実行している間に、次の割り込み要求が発
生した場合、最初の割り込み要求に対するクリア動作に
より次の割り込み要求も同時にクリアされてしまう可能
性がある。すなわち、上述の割り込み要求回路では、C
PUに対する割り込み要求が無視されてしまう可能性が
ある。
路は、上述の問題点を解決するために、割り込み要求信
号に応答して割り込み要求が発生していることを示す第
1のデータを保持するデータ保持回路と、第2及び第3
のデータが与えられるバスラインと、このバスラインと
データ保持回路との間に接続され、第1のデータと第2
のデータとに応答してデータ保持回路が保持する第1の
データを維持するデータを出力し、第1のデータと第3
のデータとに応答してデータ保持回路が保持する第1の
データをクリアするデータを出力する論理回路とを設け
たものである。
所定のデータ保持回路に割り込み要求信号を与えこのデ
ータ保持回路に第1のデータを記憶させるステップと、
この第1のデータを記憶したデータ保持回路に第2のデ
ータを与えると同時にこのデータ保持回路を除く全ての
データ保持回路に第1のデータを与えるステップとを施
したものである。
すデータを記憶しているデータ保持回路のうち、割り込
み要求が受け付けられたデータ保持回路にのみ第1のデ
ータを与え、その他のデータ保持回路に第2のデータを
与えることにより、結果として割り込み要求が受け付け
られていないデータ保持回路のデータはクリアされずに
維持される。
例を示す図である。
例の構成を説明する。
求入力端子137,139,141,143及び145
の各々に対応したフリップフロップ101,103,1
05,107及び109と、アンドゲート111,11
3,115,117及び119とを有している。
割り込みの要因を有する回路からの割り込み要求信号を
受信する端子である。例えば、割り込み要求入力端子1
37は、アナログディジタル変換回路(以下、A/D変
換回路とする。)に接続されており、A/D変換回路か
らの割り込み要求信号を受信する。割り込み要求入力端
子139は、入出力回路(以下、I/O回路とする。)
に接続されており、I/O回路からの割り込み要求信号
を受信する。このように、各割り込み要求入力端子は、
各割り込み要求入力端子に対応した専用の回路からの割
り込み要求信号を受信する。
び153は、フリップフロップ101,103,10
5,107及び109の各々に対応している。また、こ
れらデータ入力端子147〜153は、データ出力端子
157,159,161,163及び165の各々に対
応している。そして、これらデータ入力端子147〜1
53は、対応したデータ出力端子157〜165ととも
に双方向データ線に接続されている。例えば、データ入
力端子147は、データ出力端子157とともに図示し
ない1本目の双方向データ線に接続されている。データ
入力端子149は、データ出力端子159とともに図示
しない2本目の双方向データ線に接続されている。本実
施例では、データバスが8本のデータ線で構成されてい
るものとして説明する。従って、本実施例では、フリッ
プフロップが8個、データ入力端子及びデータ出力端子
が各々8個として説明する。また、フリップフロップに
対応する各構成、例えばアンドゲート111〜119も
8個として説明する。(説明を容易にするため、図面に
おいては、フリップフロップ及びこのフリップフロップ
に対応する各構成は、5個のみを図示する。) フリップフロップ101は、割り込み要求入力端子13
7に接続されたセット端子と、アンドゲート111の出
力端子に接続されたデータ入力端子Dと、アンドゲート
111の一方の入力端子に接続されたデータ出力端子Q
と、リセット端子167に接続されたリセット端子R
と、アンドゲート121の出力端子に接続されたゲート
端子Gとを有する。フリップフロップ101のデータ出
力端子Qは、さらにゲート回路125及び割り込み要求
信号出力回路135に接続されている。その他のフリッ
プフロップ103〜109の各々も、フリップフロップ
101と同様に、対応した割り込み要求入力端子139
〜145、アンドゲート113〜119、リセット端子
167、アンドゲート121、ゲート回路127〜13
3及び割り込み要求信号出力回路135に接続されてい
る。これらのフリップフロップは、データ入力端子Dに
与えられたデータを保持する機能を有する。従って、こ
れらフリップフロップは8ビットのレジスタもしくはラ
ッチ回路として機能する。(以下、これら8個のフリッ
プフロップを1単位で考えるときは、8個のフリップフ
ロップを割り込み要求レジスタと称す。) ゲート回路125〜133は、対応した各フリップフロ
ップのデータ出力端子Qに接続された入力端子と、対応
した各割り込み要求出力端子157〜165に接続され
た出力端子と、アンドゲート123の出力端子に接続さ
れた制御端子とを有する。
から出力された書き込みアドレス信号と中央演算装置
(以下、CPUとする。)から出力された書き込み許可
信号WRを入力し、各フリップフロップに書き込み信号
を出力する。
から出力された読み出しアドレス信号とCPUから出力
された読み出し許可信号RDを入力し、各ゲート回路1
25〜133に読み出し信号を出力する。
リップフロップのデータ出力端子Qに現れるデータの変
化を検出して、割り込み要求出力信号をCPUに出力す
る。
すシステムの一部である。
示すシステムにおける位置付け及びシステムの構成につ
いて説明する。
は、図2において符号201または203を付与した部
分である。なお、図1と同一の構成には、図1で付与し
た符号と同一の符号を付与している。
方向データバス221を介して8ビットのデータバス2
17に接続されている。この双方向データバス221を
構成している8本のデータ線は、図1におけるデータ入
力端子147〜155に各々接続されている。さらにこ
の8本のデータ線は、データ出力端子157〜165に
も各々接続されている。
要因が発生したとき割り込み要求信号を割り込み要求回
路201に出力する。A/D変換回路209から出力さ
れたこの割り込み要求信号は、図1における割り込み要
求入力端子137に与えられる。
が発生したとき割り込み要求信号を割り込み要求回路2
01に出力する。I/O回路211から出力されたこの
割り込み要求信号は、図1における割り込み要求入力端
子139に与えられる。
が発生したとき割り込み要求信号を割り込み要求回路2
01に出力する。I/O回路213から出力されたこの
割り込み要求信号は、図1における割り込み要求入力端
子141に与えられる。
下、RAMとする。)は、内部に割り込み要因が発生し
たとき割り込み要求信号を割り込み要求回路203に出
力する。この割り込み要求回路203は、割り込み要求
回路201と同様の構成である。従って、RAM215
から出力された割り込み要求信号は、図示しない割り込
み要求回路203中の割り込み要求入力端子のうちの1
つに与えられる。
び読み出し許可信号RDを出力する。またCPU205
は、割り込み要求回路201および203のいずれかを
選択するためのアドレス信号をアドレスバス219に出
力する。さらにCPU205は、割り込み要求回路20
1及び203から出力された割り込み要求出力信号を、
割り込み要求出力線224を介して受信する。さらにC
PU205は、割り込み要求回路201及び203が示
す割り込み要求をクリアするためのデータを生成し、こ
のデータをデータバス217を介して割り込み要求回路
201及び203へ与える。
が出力したアドレス信号をデコードして、割り込み要求
回路201を選択する選択信号をアンドゲート123と
121へ、もしくは割り込み要求回路203を選択する
選択信号をアンドゲート223と225へ出力する。
出力された読み出し許可信号RDと、アドレスデコーダ
207から出力された割り込み要求回路201を選択す
るための選択信号とを入力し、割り込み要求回路201
へ読み出し信号を出力する。
WRと、アドレスデコーダ207から出力された割り込
み要求回路201を選択するための選択信号とを入力
し、割り込み要求回路201へ書き込み信号を出力す
る。
読み出し信号の出力は、アンドゲート223及び225
を介して行われる。割り込み要求回路203への書き込
み及び読み出し信号の出力の動作は、割り込み要求回路
201に関する動作と同様である。
み要求回路の動作を図3のタイムチャートを用いて説明
する。図3のタイムチャートは、紙面の左から右に向か
って時間が経過しているものである。図3の上部には割
り込み要求レジスタ(前述した8個のフリップフロッ
プ)が保持しているデータの内容を示す図が配置され、
下部にはCPU内のレジスタが保持している内容を示す
図が配置されている。
ロップで構成された割り込み要求レジスタが、リセット
端子167に与えられたリセット信号によって初期設定
されているとする。すなわち、各フリップフロップは、
各データ出力端子Qからデータ0を出力する。(データ
0は例えば0Vであり、データ1は例えば5Vであ
る。)次にA/D変換回路209が例えば外部から与え
られたアナログデータをディジタルデータに変換すると
いう割り込み要因Aを発生する。この割り込み要因A
は、割り込み要求信号として割り込み要求回路201内
の割り込み要求入力端子137に与えられる。割り込み
要求入力端子137に与えられた割り込み要求信号は、
フリップフロップ101のセット端子Sに与えられるの
で、フリップフロップ101のデータ出力端子Qから出
力されるデータは0から1に変化する。今その他の周辺
回路には、割り込み要因が存在していないので、フリッ
プフロップ103〜109はセットされない。従って、
フリップフロップ103〜109のデータ出力端子Qか
ら出力されるデータは0である。図3の上部に示すよう
に、割り込み要求レジスタの内容は、結果として(10
000000)となる。
ロップ101のデータ出力端子Qが0から1に変化する
と、割り込み要求信号出力回路135はこの変化を検出
し、CPU205へ割り込み要求出力信号を出力する。
CPU205は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にCPU205は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。
し)まずCPU205は、割り込み要求回路201内の
割り込み要求レジスタの内容を読み出すために、読み出
し許可信号RDを出力するとともに、割り込み要求回路
201を選択するアドレス信号をアドレスバス219へ
出力する。アドレスデコーダ207は、CPUから出力
されたアドレス信号をデコードし割り込み要求回路20
1を選択する選択信号を出力する。アンドゲート123
は、この選択信号と読み出し許可信号RDに応答して読
み出し信号を出力する。一方アンドゲート121は書き
込み許可信号WRが出力されていないので、書き込み信
号を出力しない。また、CPU205は割り込み要求回
路203を選択していないので、アンドゲート223及
び225はディスエーブル状態である。
ト123から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ101〜109のデータ
出力端子Qと、各フリップフロップ101〜109の各
々に対応するデータ出力端子157〜165との間を電
気的に導通させる。フリップフロップ101のデータ出
力端子Qはデータ1を出力しているのでデータ出力端子
157にデータ1が与えられ、その他のフリップフロッ
プ103〜109のデータ出力端子Qはデータ0を出力
しているのでデータ出力端子159〜165にはデータ
0が与えられる。データ出力端子157〜165に与え
られた各データは、双方向データバス221を介してデ
ータバス217に与えられる。そしてCPU205は、
データバス217に与えられたこの8ビットのデータを
CPU205内のレジスタに読み込む。今データバス2
17は、(10000000)になっているので、CP
U205は割り込み要求回路201内の割り込み要求レ
ジスタの内容が(10000000)であることを認識
する。すなわちCPU205は、割り込み要因Aが、A
/D変換回路209で発生したことを認識する。
CPU205が現在実行しているメインの処理に優先す
るかどうか判断する。もしこの割り込み要因Aが、現在
実行している処理よりも優先度が高いものであれば、C
PU205は直ちにあるいは、現在の処理を終了させた
後直ちにアナログデータをディジタルデータに変換する
処理フローに入る。すなわちCPU205は、メインの
処理フロー中にA/D変換処理を割り込ませる。ここ
で、割り込み処理を実行するタイミングは、プログラム
によって異なるため、割り込みの要求があった後の他の
処理を行った後でも良い。ここでは、CPU205は、
現在の処理を終了させた後直ちにA/D変換処理を行う
フローに入る。A/D変換回路209は、CPU205
が制御するA/D変換フローにしたがって、図示しない
周辺回路から与えられたアナログデータをディジタルデ
ータに変換する。変換されたディジタルデータは、CP
U205の命令によって、データバス217を介して例
えばRAM215へ転送される。
み要因Bが発生していない場合))CPU205は、割
り込み処理を終了させた後、割り込み要因Aに対応する
フリップフロップ101の出力をクリアする動作を開始
する。まず、CPU205は(01111111)とい
うデータを生成し、CPU内の8ビットのレジスタにデ
ータ(01111111)を書き込む。すなわちCPU
205は、割り込み要因Aに対応するビットのみがデー
タ0、その他のビットがデータ1であるようなクリアデ
ータを作成し、そのクリアデータをCPU205内のレ
ジスタに記憶させる。続いてCPU205は、このクリ
アデータをデータバス217へ出力する。データバス2
17に与えられたクリアデータは、双方向データバス2
21を介して割り込み要求回路201のデータ入力端子
147〜155に与えられる。今、フリップフロップ1
01はデータ1を、フリップフロップ103〜109は
データ0を出力しているので、アンドゲート111のみ
が開いている。従って、データ入力端子147に与えら
れたデータ0は、アンドゲート111を通過してフリッ
プフロップ101のデータ入力端子Dに与えられる。ア
ンドゲート113〜119は、全て閉じているので、各
フリップフロップ103〜109のデータ入力端子D
は、データ入力端子149〜155に与えられたデータ
に関わらずデータ0が与えられる。なお、割り込み要求
回路203についても、同様にクリアデータが与えられ
る。しかし後述するように、CPU205は割り込み要
求回路203を選択しないので、このクリアデータは割
り込み要求回路203の動作には何ら影響しない。
スタの割り込み要因Aに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、フリップフロップ101のデー
タ入力端子Dにはデータ0が与えられているので、フリ
ップフロップ101は、ゲート端子Gに与えられた書き
込み信号に応答してデータ0を出力する。他のフリップ
フロップ103〜109も同様に、各ゲート端子Gに与
えられた書き込み信号に応答してデータ0を出力する。
以上のように割り込み要求回路201内の割り込み要求
レジスタの出力は、(10000000)から(000
00000)へ変化する。すなわち、割り込み要求レジ
スタの割り込み要因Aに対応するデータがクリアされた
ことになる。以上は、割り込みレジスタをクリアする前
に他の割り込み要因が発生しなかった場合の動作につい
て説明したが、以下他の割り込み要因が発生した場合の
動作について説明する。
発生した後、この割り込み要因Aに対応する割り込み要
求レジスタのデータをクリアする前に、I/O回路21
3が内部に異常があることを示す割り込み要因Bを発生
したとする。この割り込み要因Bは、割り込み要求信号
として割り込み要求回路201内の割り込み要求入力端
子141に与えられる。割り込み要求入力端子141に
与えられた割り込み要求信号は、フリップフロップ10
5のセット端子Sに与えられるので、フリップフロップ
105のデータ出力端子Qから出力されるデータは0か
ら1に変化する。今A/D変換回路209で発生した割
り込み要因Aによって、フリップフロップ101のみデ
ータ1を出力しているので、割り込み要求レジスタの内
容は結果として(10100000)となる。
ロップ105のデータ出力端子Qが0から1に変化する
と、割り込み要求信号出力回路135はこの変化を検出
し、CPU205へ割り込み要求出力信号を出力する。
CPU205は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にCPU205は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。今CPU205は、割り込み要因Aに対応
する割り込み要求レジスタのデータをクリアする動作を
行おうとしているので、この判断は割り込み要求レジス
タのデータをクリアした後に行われる。
205は、割り込み要因Aに関する割り込み処理を終了
させた後、割り込み要因Aに対応するフリップフロップ
101の出力をクリアする動作を開始する。まず、CP
U205は(01111111)というデータを生成
し、CPU内の8ビットのレジスタにデータ(0111
1111)を書き込む。すなわちCPU205は、割り
込み要因Aに対応するビットのみがデータ0、その他の
ビットがデータ1であるようなクリアデータを作成し、
そのクリアデータをCPU205内のレジスタに記憶さ
せる。続いてCPU205は、このクリアデータをデー
タバス217へ出力する。データバス217に与えられ
たクリアデータは、双方向データバス221を介して割
り込み要求回路201のデータ入力端子147〜155
に与えられる。今、フリップフロップ101及び105
はデータ1を、フリップフロップ103及び107〜1
09はデータ0を出力しているので、アンドゲート11
1及び115のみが開いている。従って、データ入力端
子147に与えられたデータ0は、アンドゲート111
を通過してフリップフロップ101のデータ入力端子D
に与えられる。また、データ入力端子151に与えられ
たデータ1は、アンドゲート115を通過してフリップ
フロップ105のデータ入力端子Dに与えられる。アン
ドゲート113及び117〜119は閉じているので、
フリップフロップ103及び107〜109のデータ入
力端子Dは、データ入力端子149及び153〜155
に与えられたデータに関わらずデータ0が与えられる。
なお、割り込み要求回路203についても、同様にクリ
アデータが与えられる。しかし後述するように、CPU
205は割り込み要求回路203を選択しないので、こ
のクリアデータは割り込み要求回路203の動作には何
ら影響しない。
スタの割り込み要因Aに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、フリップフロップ101のデー
タ入力端子Dにはデータ0が与えられているので、フリ
ップフロップ101は、ゲート端子Gに与えられた書き
込み信号に応答してデータ0を出力する。またフリップ
フロップ105のデータ入力端子Dにはデータ1が与え
られているので、フリップフロップ105は、ゲート端
子Gに与えられた書き込み信号に応答してデータ1を出
力する。フリップフロップ103及び107〜109
は、各ゲート端子Gに与えられた書き込み信号に応答し
てデータ0を出力する。以上のように割り込み要求回路
201内の割り込み要求レジスタの出力は、(1010
0000)から(00100000)へ変化する。すな
わち、割り込み要求レジスタの割り込み要因Bに対応す
るデータがクリアされずに、割り込み要因Aに対応する
データのみクリアされる。
し)次にCPU205は、先に割り込み要求回路201
から出力された割り込み要求出力信号に基づき、割り込
み要因が発生している回路を特定するために、割り込み
要求回路201へアクセスする。そしてCPU205
は、その割り込み要因を受け付けるべきか、受け付ける
としたらいつ受け付けるのか等を判断する。
01内の割り込み要求レジスタの内容を読み出すため
に、読み出し許可信号RDを出力するとともに、割り込
み要求回路201を選択するアドレス信号をアドレスバ
ス219へ出力する。アドレスデコーダ207は、CP
Uから出力されたアドレス信号をデコードし割り込み要
求回路201を選択する選択信号を出力する。アンドゲ
ート123は、この選択信号と読み出し許可信号RDに
応答して読み出し信号を出力する。一方アンドゲート1
21は書き込み許可信号WRが出力されていないので、
書き込み信号を出力しない。また、CPU205は割り
込み要求回路203を選択していないので、アンドゲー
ト223及び225はディスエーブル状態である。
ト123から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ101〜109のデータ
出力端子Qと、各フリップフロップ101〜109の各
々に対応するデータ出力端子157〜165との間を電
気的に導通させる。フリップフロップ105のデータ出
力端子Qはデータ1を出力しているので、データ出力端
子161にデータ1が与えられ、フリップフロップ10
1,103及び107〜109のデータ出力端子Qはデ
ータ0を出力しているのでデータ出力端子157,15
9及び163〜165にはデータ0が与えられる。
た各データは、双方向データバス221を介してデータ
バス217に与えられる。そしてCPU205は、デー
タバス217に与えられたこの8ビットのデータをCP
U205内のレジスタに読み込む。今データバス217
は、(00100000)になっているので、CPU2
05は割り込み要求回路201内の割り込み要求レジス
タの内容が(00100000)であることを認識す
る。すなわちCPU205は、新たに割り込み要因B
が、I/O回路213で発生したことを認識する。CP
U205は、この割り込み要因Bが、CPU205が現
在実行している処理に優先するかどうか判断する。もし
この割り込み要因Bが、現在実行している処理よりも優
先度が高いものであれば、CPU205は直ちに割り込
み要因Bに関する処理フローに入る。すなわちCPU2
05は、メインの処理フロー中に割り込み要因Bに関す
る処理を割り込ませる。ここでは、割り込み要因Bに関
する処理は直ちに実行することとする。
/O回路213が異常によって使用できなくなったもの
と判断する。そしてCPU205は、以後I/O回路2
11を使用する命令が与えられたときは、I/O回路2
11が使用されるように処理フローの変更の処理を行
う。
て、CPU205は割り込み要因Bに対応するフリップ
フロップ105の出力をクリアする動作を開始する。ま
ず、CPU205は(11011111)というデータ
を生成し、CPU内の8ビットのレジスタにデータ(1
1011111)を書き込む。すなわちCPU205
は、割り込み要因Bに対応するビットのみがデータ0、
その他のビットがデータ1であるようなクリアデータを
作成し、そのクリアデータをCPU205内のレジスタ
に記憶させる。続いてCPU205は、このクリアデー
タをデータバス217へ出力する。データバス217に
与えられたクリアデータは、双方向データバス221を
介して割り込み要求回路201のデータ入力端子147
〜155に与えられる。今、フリップフロップ105は
データ1を、フリップフロップ101,103及び10
7〜109はデータ0を出力しているので、アンドゲー
ト115のみが開いている。しかしデータ入力端子15
1に与えられたデータは0であるので、フリップフロッ
プ105のデータ入力端子Dにはデータ0が与えられ
る。またアンドゲート111,113及び117〜11
9は閉じているので、フリップフロップ101,103
及び107〜109のデータ入力端子Dは、データ入力
端子147,149及び153〜155に与えられたデ
ータに関わらずデータ0が与えられる。なお、割り込み
要求回路203についても、同様にクリアデータが与え
られる。しかし、CPU205は割り込み要求回路20
3を選択しないので、このクリアデータは割り込み要求
回路203の動作には何ら影響しない。
スタの割り込み要因Bに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、全てのフリップフロップ101
〜109のデータ入力端子Dにはデータ0が与えられて
いるので、各フリップフロップ101〜109は各ゲー
ト端子Gに与えられた書き込み信号に応答してデータ0
を出力する。
割り込み要求レジスタの出力は、(00100000)
から(00000000)へ変化する。すなわち、割り
込み要求レジスタの割り込み要因Bに対応するデータが
クリアされる。
全て0になるので、CPU205は、周辺回路からの割
り込み要求が存在しないと判断する。従ってCPU20
5は、中断していたメインの処理フローへ復帰する。
以下のような利点がある。
とは非同期にしかも複数発生する。しかし本発明によれ
ば、上述のようにCPUが割り込み要因Aに関する割り
込み処理を行っている間に、新たに他の周辺回路からの
割り込み要因Bが発生した場合であっても、割り込み要
因Bに対応するフリップフロップの出力はクリアされな
い。従って、CPUは割り込み要因Aに関するクリア動
作の終了後も、割り込み要因Bが発生していることを認
識できる。したがって、割り込み要因Bに関する割り込
み処理は無視されずに実行される。
は、クリアしたい割り込み要因に対応するフリップフロ
ップに与えられた第1のデータと、他のフリップフロッ
プすなわち他の割り込み要因に対応するフリップフロッ
プおよび割り込み要因が発生していないフリップフロッ
プに一律に与えられた第2のデータとによって構成され
ている。従ってCPUが生成するクリアデータは、第2
のデータで構成された複数のビットのうちの1ビットの
みを第1のデータに変更するだけで生成できる。よっ
て、クリアデータの生成に必要な時間はわずかであり、
クリアデータの生成によってCPUの動作速度を低下さ
せることはない。
が示す割り込み要求(割り込み要求レジスタの出力)の
クリア動作は、データバスに転送されるデータによって
実行される。つまり、本発明によれば、発生した割り込
み要因に対応するフリップフロップのみを選択的にクリ
アするための割り込みクリアセレクタ等といった専用の
回路を必要としない。従って、システム全体としての回
路規模を増大することなく、確実に割り込みの処理を実
行できる。
施例の構成を説明する。
実施例の構成を示す図である。なお図4において、図1
と同一の構成には同一符号を付与している。
割り込み要求回路との違いは、各割り込み要求入力端子
137〜145が各フリップフロップ101〜109の
リセット端子Rに各々接続されている点、リセット端子
167がフリップフロップ101〜109のセット端子
Sに接続されている点、オアゲート401〜409が各
フリップフロップ101〜109のデータ端子Dに各々
接続されている点である。その他の構成は図1と同様で
ある。また、図2のシステムにおける図4の割り込み要
求回路の位置づけについても、図1と図2との関係と同
様であるので特に説明しない。
路の動作を図5のタイムチャートを用いて説明する。図
4に示す割り込み要求回路の動作と図1に示す割り込み
要求回路の動作との違いは、周辺回路に割り込み要因が
発生したときフリップフロップのデータ出力端子Qがデ
ータ0を出力するという点である。
ロップで構成された割り込み要求レジスタが、リセット
端子167に与えられたリセット信号によって初期設定
されているとする。すなわち、各フリップフロップは、
各データ出力端子Qからデータ1を出力する。(データ
0は例えば0Vであり、データ1は例えば5Vであ
る。)次にA/D変換回路209が例えば外部から与え
られたアナログデータをディジタルデータに変換すると
いう割り込み要因Aを発生する。この割り込み要因A
は、割り込み要求信号として割り込み要求回路201内
の割り込み要求入力端子137に与えられる。割り込み
要求入力端子137に与えられた割り込み要求信号は、
フリップフロップ101のリセット端子Rに与えられる
ので、フリップフロップ101のデータ出力端子Qから
出力されるデータは1から0に変化する。今その他の周
辺回路には、割り込み要因が存在していないので、フリ
ップフロップ103〜109はリセットされない。従っ
て、フリップフロップ103〜109のデータ出力端子
Qから出力されるデータは1のままである。図5の上部
に示すように、割り込み要求レジスタの内容は、結果と
して(01111111)となる。
ロップ101のデータ出力端子Qが1から0に変化する
と、割り込み要求信号出力回路135はこの変化を検出
し、CPU205へ割り込み要求出力信号を出力する。
CPU205は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にCPU205は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。
し)まずCPU205は、割り込み要求回路201内の
割り込み要求レジスタの内容を読み出すために、読み出
し許可信号RDを出力するとともに、割り込み要求回路
201を選択するアドレス信号をアドレスバス219へ
出力する。アドレスデコーダ207は、CPUから出力
されたアドレス信号をデコードし割り込み要求回路20
1を選択する選択信号を出力する。アンドゲート123
は、この選択信号と読み出し許可信号RDに応答して読
み出し信号を出力する。一方アンドゲート121は書き
込み許可信号WRが出力されていないので、書き込み信
号を出力しない。また、CPU205は割り込み要求回
路203を選択していないので、アンドゲート223及
び225はディスエーブル状態である。
ト123から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ101〜109のデータ
出力端子Qと、各フリップフロップ101〜109の各
々に対応するデータ出力端子157〜165との間を電
気的に導通させる。フリップフロップ101のデータ出
力端子Qはデータ0を出力しているのでデータ出力端子
157にデータ0が与えられ、その他のフリップフロッ
プ103〜109のデータ出力端子Qはデータ1を出力
しているのでデータ出力端子159〜165にはデータ
1が与えられる。データ出力端子157〜165に与え
られた各データは、双方向データバス221を介してデ
ータバス217に与えられる。そしてCPU205は、
データバス217に与えられたこの8ビットのデータを
CPU205内のレジスタに読み込む。今データバス2
17は、(01111111)になっているので、CP
U205は割り込み要求回路201内の割り込み要求レ
ジスタの内容が(01111111)であることを認識
する。すなわちCPU205は、割り込み要因Aが、A
/D変換回路209で発生したことを認識する。
CPU205が現在実行しているメインの処理に優先す
るかどうか判断する。もしこの割り込み要因Aが、現在
実行している処理よりも優先度が高いものであれば、C
PU205は直ちにあるいは、現在の処理を終了させた
後直ちにアナログデータをディジタルデータに変換する
処理フローに入る。すなわちCPU205は、メインの
処理フロー中にA/D変換処理を割り込ませる。ここ
で、割り込み処理を実行するタイミングは、プログラム
によって異なるため、割り込みの要求があった後の他の
処理を行った後でも良い。ここでは、CPU205は、
現在の処理を終了させた後直ちにA/D変換処理を行う
フローに入る。A/D変換回路209は、CPU205
が制御するA/D変換フローにしたがって、図示しない
周辺回路から与えられたアナログデータをディジタルデ
ータに変換する。変換されたディジタルデータは、CP
U205の命令によって、データバス217を介して例
えばRAM215へ転送される。
み要因Bが発生していない場合))CPU205は、割
り込み処理を終了させた後、割り込み要因Aに対応する
フリップフロップ101の出力をクリアする動作を開始
する。まず、CPU205は(10000000)とい
うデータを生成し、CPU内の8ビットのレジスタにデ
ータ(10000000)を書き込む。すなわちCPU
205は、割り込み要因Aに対応するビットのみがデー
タ1、その他のビットがデータ0であるようなクリアデ
ータを作成し、そのクリアデータをCPU205内のレ
ジスタに記憶させる。続いてCPU205は、このクリ
アデータをデータバス217へ出力する。データバス2
17に与えられたクリアデータは、双方向データバス2
21を介して割り込み要求回路201のデータ入力端子
147〜155に与えられる。今、フリップフロップ1
01はデータ0を出力しているので、データ入力端子1
47に与えられたデータ1は、オアゲート401を通過
してフリップフロップ101のデータ入力端子Dに与え
られる。フリップフロップ103〜109はデータ1を
出力しているので、データ入力端子149〜155に与
えられたデータ0は、オアゲート403〜409を通過
して各フリップフロップ103〜109のデータ入力端
子Dに与えられる。なお、割り込み要求回路203につ
いても、同様にクリアデータが与えられる。しかし後述
するように、CPU205は割り込み要求回路203を
選択しないので、このクリアデータは割り込み要求回路
203の動作には何ら影響しない。
スタの割り込み要因Aに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、フリップフロップ101のデー
タ入力端子Dにはデータ1が与えられているので、フリ
ップフロップ101は、ゲート端子Gに与えられた書き
込み信号に応答してデータ1を出力する。他のフリップ
フロップ103〜109も同様に、各ゲート端子Gに与
えられた書き込み信号に応答してデータ1を出力する。
以上のように割り込み要求回路201内の割り込み要求
レジスタの出力は、(01111111)から(111
11111)へ変化する。すなわち、割り込み要求レジ
スタの割り込み要因Aに対応するデータがクリアされた
ことになる。以上は、割り込みレジスタをクリアする前
に他の割り込み要因が発生しなかった場合の動作につい
て説明したが、以下他の割り込み要因が発生した場合の
動作について説明する。
発生した後、この割り込み要因Aに対応する割り込み要
求レジスタのデータをクリアする前に、I/O回路21
3が内部に異常があることを示す割り込み要因Bを発生
したとする。この割り込み要因Bは、割り込み要求信号
として割り込み要求回路201内の割り込み要求入力端
子141に与えられる。割り込み要求入力端子141に
与えられた割り込み要求信号は、フリップフロップ10
5のリセット端子Rに与えられるので、フリップフロッ
プ105のデータ出力端子Qから出力されるデータは1
から0に変化する。今A/D変換回路209で発生した
割り込み要因Aによって、フリップフロップ101のみ
データ0を出力しているので、割り込み要求レジスタの
内容は結果として(01011111)となる。
ロップ105のデータ出力端子Qが1から0に変化する
と、割り込み要求信号出力回路135はこの変化を検出
し、CPU205へ割り込み要求出力信号を出力する。
CPU205は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にCPU205は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。今CPU205は、割り込み要因Aに対応
する割り込み要求レジスタのデータをクリアする動作を
行おうとしているので、この判断は割り込み要求レジス
タのデータをクリアした後に行われる。
205は、割り込み要因Aに関する割り込み処理を終了
させた後、割り込み要因Aに対応するフリップフロップ
101の出力をクリアする動作を開始する。まず、CP
U205は(10000000)というデータを生成
し、CPU内の8ビットのレジスタにデータ(1000
0000)を書き込む。すなわちCPU205は、割り
込み要因Aに対応するビットのみがデータ1、その他の
ビットがデータ0であるようなクリアデータを作成し、
そのクリアデータをCPU205内のレジスタに記憶さ
せる。続いてCPU205は、このクリアデータをデー
タバス217へ出力する。データバス217に与えられ
たクリアデータは、双方向データバス221を介して割
り込み要求回路201のデータ入力端子147〜155
に与えられる。今、フリップフロップ101はデータ0
を出力しているので、フリップフロップ101のデータ
入力端子Dにはデータ1が与えられる。フリップフロッ
プ105も同様にデータ0を出力しているが、データ入
力端子151にはデータ0が与えられているので、フリ
ップフロップ105のデータ入力端子Dにはデータ0が
与えられる。フリップフロップ103及び107〜10
9はデータ1を出力しているので、フリップフロップ1
03及び107〜109のデータ入力端子Dにはデータ
入力端子149及び153〜155に与えられたデータ
に関わらずデータ1が与えられる。なお、割り込み要求
回路203についても、同様にクリアデータが与えられ
る。しかし後述するように、CPU205は割り込み要
求回路203を選択しないので、このクリアデータは割
り込み要求回路203の動作には何ら影響しない。
スタの割り込み要因Aに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、フリップフロップ101のデー
タ入力端子Dにはデータ1が与えられているので、フリ
ップフロップ101は、ゲート端子Gに与えられた書き
込み信号に応答してデータ1を出力する。またフリップ
フロップ105のデータ入力端子Dにはデータ0が与え
られているので、フリップフロップ105は、ゲート端
子Gに与えられた書き込み信号に応答してデータ0を出
力する。フリップフロップ103及び107〜109
は、各ゲート端子Gに与えられた書き込み信号に応答し
てデータ1を出力する。以上のように割り込み要求回路
201内の割り込み要求レジスタの出力は、(0101
1111)から(11011111)へ変化する。すな
わち、割り込み要求レジスタの割り込み要因Bに対応す
るデータがクリアされずに、割り込み要因Aに対応する
データのみクリアされる。
し)次にCPU205は、先に割り込み要求回路201
から出力された割り込み要求出力信号に基づき、割り込
み要因が発生している回路を特定するために、割り込み
要求回路201へアクセスする。そしてCPU205
は、その割り込み要因を受け付けるべきか、受け付ける
としたらいつ受け付けるのか等を判断する。
01内の割り込み要求レジスタの内容を読み出すため
に、読み出し許可信号RDを出力するとともに、割り込
み要求回路201を選択するアドレス信号をアドレスバ
ス219へ出力する。アドレスデコーダ207は、CP
Uから出力されたアドレス信号をデコードし割り込み要
求回路201を選択する選択信号を出力する。アンドゲ
ート123は、この選択信号と読み出し許可信号RDに
応答して読み出し信号を出力する。一方アンドゲート1
21は書き込み許可信号WRが出力されていないので、
書き込み信号を出力しない。また、CPU205は割り
込み要求回路203を選択していないので、アンドゲー
ト223及び225はディスエーブル状態である。
ト123から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ101〜109のデータ
出力端子Qと、各フリップフロップ101〜109の各
々に対応するデータ出力端子157〜165との間を電
気的に導通させる。フリップフロップ105のデータ出
力端子Qはデータ0を出力しているので、データ出力端
子161にデータ0が与えられ、フリップフロップ10
1,103及び107〜109のデータ出力端子Qはデ
ータ1を出力しているのでデータ出力端子157,15
9及び163〜165にはデータ1が与えられる。
た各データは、双方向データバス221を介してデータ
バス217に与えられる。そしてCPU205は、デー
タバス217に与えられたこの8ビットのデータをCP
U205内のレジスタに読み込む。今データバス217
は、(11011111)になっているので、CPU2
05は割り込み要求回路201内の割り込み要求レジス
タの内容が(11011111)であることを認識す
る。すなわちCPU205は、新たに割り込み要因B
が、I/O回路213で発生したことを認識する。CP
U205は、この割り込み要因Bが、CPU205が現
在実行している処理に優先するかどうか判断する。もし
この割り込み要因Bが、現在実行している処理よりも優
先度が高いものであれば、CPU205は直ちに割り込
み要因Bに関する処理フローに入る。すなわちCPU2
05は、メインの処理フロー中に割り込み要因Bに関す
る処理を割り込ませる。ここでは、割り込み要因Bに関
する処理は直ちに実行することとする。
/O回路213が異常によって使用できなくなったもの
と判断する。そしてCPU205は、以後I/O回路2
11を使用する命令が与えられたときは、I/O回路2
11が使用されるように処理フローの変更の処理を行
う。
て、CPU205は割り込み要因Bに対応するフリップ
フロップ105の出力をクリアする動作を開始する。ま
ず、CPU205は(00100000)というデータ
を生成し、CPU内の8ビットのレジスタにデータ(0
0100000)を書き込む。すなわちCPU205
は、割り込み要因Bに対応するビットのみがデータ1、
その他のビットがデータ0であるようなクリアデータを
作成し、そのクリアデータをCPU205内のレジスタ
に記憶させる。続いてCPU205は、このクリアデー
タをデータバス217へ出力する。データバス217に
与えられたクリアデータは、双方向データバス221を
介して割り込み要求回路201のデータ入力端子147
〜155に与えられる。今、フリップフロップ105は
データ0を出力しているので、フリップフロップ101
のデータ入力端子Dにはオアゲート405を介してデー
タ1が与えられる。フリップフロップ101,103及
び107〜109はデータ1を出力しているので、フリ
ップフロップ101,103及び107〜109のデー
タ入力端子Dにはデータ入力端子147,149及び1
53〜155に与えられたデータに関わらずデータ1が
与えられる。なお、割り込み要求回路203について
も、同様にクリアデータが与えられる。しかし後述する
ように、CPU205は割り込み要求回路203を選択
しないので、このクリアデータは割り込み要求回路20
3の動作には何ら影響しない。
スタの割り込み要因Bに対応するデータをクリアするた
めに、書き込み許可信号WRを出力するとともに、割り
込み要求回路201を選択するアドレス信号をアドレス
バス219へ出力する。アドレスデコーダ207は、C
PUから出力されたアドレス信号をデコードし割り込み
要求回路201を選択する選択信号を出力する。アンド
ゲート121は、この選択信号と書き込み許可信号WR
に応答して書き込み信号を出力する。一方アンドゲート
123は読み出し許可信号RDが出力されていないの
で、読み出し信号を出力しない。また、CPU205は
割り込み要求回路203を選択していないので、アンド
ゲート223及び225はディスエーブル状態である。
〜109のゲート端子Gに与えられると、各フリップフ
ロップ101〜109はデータ入力端子Dに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Qに出力する。ここで、全てのフリップフロップ101
〜109のデータ入力端子Dにはデータ1が与えられて
いるので、各フリップフロップ101〜109は各ゲー
ト端子Gに与えられた書き込み信号に応答してデータ1
を出力する。
割り込み要求レジスタの出力は、(11011111)
から(11111111)へ変化する。すなわち、割り
込み要求レジスタの割り込み要因Bに対応するデータが
クリアされる。
全て1になるので、CPU205は、周辺回路からの割
り込み要求が存在しないと判断する。従ってCPU20
5は、中断していたメインの処理フローへ復帰する。
いた割り込み要求回路は、各フリップフロップのデータ
出力端子Qから出力されたデータが0の場合に割り込み
要求が発生したことを示す回路である。一方図1に示し
たアンドゲートを用いた割り込み要求回路は、各フリッ
プフロップのデータ出力端子Qから出力されたデータが
1の場合に割り込み要求が発生したことを示す回路であ
る。これら2つの割り込み要求回路の動作は基本的には
同じであるため、設計者はマイコン等のシステム(プロ
グラム)開発の際に、両者のいずれか有利な方を選択す
ることができる。すなわち、2種の割り込み要求回路を
提供することによりマイコン等のシステム全体の特性を
考慮した設計が可能になる。
形例を図6を用いて説明する。
取り込んだフリップフロップである。すなわち図6に示
すフリップフロップは、図1に示した各フリップフロッ
プの前段に接続されたアンドゲートを省略した回路であ
る。
6においては相補信号を使用し(例えばインバータで、
書き込み信号Gを反転させて書き込み信号反転Gを生成
している。)、データ出力端子Qに出力される信号も相
補信号を使用している。
リップフロップのリセット端子Rに相当するリセット端
子反転Rを使用している。
スタM1,M2で構成され書き込み信号G(書き込み信
号反転G)に応答してデータ入力端子Dに与えられたデ
ータを転送するトランスファーゲート601と、トラン
ジスタM3,M4で構成され書き込み信号G(書き込み
信号反転G)に応答してデータ出力端子Qに与えられた
データを転送するトランスファーゲート603と、リセ
ット端子反転Rに与えられるリセット信号が与えられる
トランジスタM10,M12と、セット端子Sに与えら
れるセット信号が与えられるトランジスタM5,M11
とを有している。さらにフリップフロップ回路は、トラ
ンジスタM13,M14で構成され、入力端子がデータ
出力端子反転Qに接続され、出力端子がデータ出力端子
Qに接続されたインバータ605と、データ出力端子Q
に与えられたデータが与えられるトランジスタM7,M
8とトランスファーゲート601及びトランスファーゲ
ート603の出力が与えられるトランジスタM6,M9
とを有している。
作を説明する。
“L”レベルのリセット信号が与えられると、トランジ
スタM10がオンするので電源電位(“H”レベル)が
データ出力端子反転Qに与えられる。データ出力端子反
転Qが“H”レベルになるとインバータ605の出力は
“L”レベルになる。一方、トランジスタM12はオフ
するので接地電位(“L”レベル)とデータ出力端子反
転Qとの間の経路が電気的に遮断される。このようにデ
ータ出力端子Qが“L”レベルになりフリップフロップ
回路がリセットされる。
み要求を受ける動作、すなわちセット動作について説明
する。
求信号が与えられると、トランジスタM11がオンする
のでトランジスタM12のドレイン電位がデータ出力端
子反転Qに与えられる。このときリセット端子反転Rが
“H”レベルである、すなわちリセット動作中ではない
とするとトランジスタM12はオンしているので、トラ
ンジスタM12のドレイン電位は“L”レベルになって
いる。従って、データ出力端子反転Qは“L”レベルに
なる。インバータ605は、データ出力端子反転Qに与
えられた“L”レベルを反転し、データ出力端子Qを
“H”レベルにする。
源電位とデータ出力端子反転Qとの間の経路が電気的に
遮断される。なおリセット動作中でないならばトランジ
スタM10はオフしているので、電源電位とデータ出力
端子反転Qとの間のいかなる経路も電気的に遮断される
ことになる。
ルになりフリップフロップ回路がセットされる。よって
このフリップフロップ回路は、このフリップフロップ回
路に接続された周辺回路に割り込み要求が発生している
ことを示す。
り込み要求をクリアする動作(データ書き込み動作)、
つまりデータ端子Dに与えられたデータをデータ出力端
子Q、反転Qに伝達する動作もしくはデータ出力端子
Q、反転Qに与えられたデータを保持する動作について
説明する。
反転Qの状態がそれぞれ“L”レベル、“H”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生していない場合のデ
ータ書き込み動作について説明する。
トランジスタM7はオンし、トランジスタM8はオフす
る。このときセット端子Sは“L”レベルであり(セッ
ト動作中ではない)、リセット端子反転Rは“H”レベ
ルである(リセット動作中ではない)とすると、トラン
ジスタM5がオンするのでデータ出力端子反転Qは
“H”レベルになる。なおトランジスタM10,M11
はオフしており、トランジスタM12はオンしている。
従って、トランジスタM10を通して“H”レベルは伝
達されない。また、トランジスタM8,M11がオフし
ているので、接地電位とデータ出力端子反転Qとの間の
経路は遮断されており、データ出力端子反転Qには
“L”レベルは伝達されない。
(書き込み信号反転Gは“H”レベルである。)である
と、トランスファーゲート601がオフし、トランスフ
ァーゲート603がオンするので、データ出力端子Qの
“L”レベルがトランジスタM6,M9のゲートに転送
される。すると先にオンしているトランジスタM7に加
えてトランジスタM6もオンし、電源電位がトランジス
タM6を通してデータ出力端子反転Qに与えられる。
込み信号反転Gは“L”レベルである。)に変化する
と、トランスファーゲート601がオンし、トランスフ
ァーゲート603がオフするので、今度はデータ入力端
子Dに与えられたデータがトランジスタM6,M9のゲ
ートに転送される。ここでデータ入力端子Dに与えられ
たデータが“L”レベルであるとするとトランジスタM
6,M9の状態は以前の状態、すなわち書き込み信号G
が“L”レベル(書き込み信号反転Gは“H”レベルで
ある。)であった時の状態と変わらない。従って、デー
タ出力端子Q、反転Qの状態は変化しない。(もともと
リセット状態にあったフリップフロップは、データ0が
書き込まれても状態は変化しない。)一方、データ入力
端子Dに与えられたデータが“H”レベルであるとする
とトランジスタM6がオフし、トランジスタM9がオン
する。しかしながら、トランジスタM8がオフしている
ため、トランジスタM9のドレインに接地電位が伝達さ
れてもデータ出力端子反転Qには“L”レベルが伝達さ
れない。従って、データ出力端子Q、反転Qの状態は変
化しない。
は、データ出力端子Qに与えられたデータが0、データ
出力端子反転Qに与えられたデータが1である場合に
は、データ出力端子Q及びデータ出力端子反転Qに与え
られたデータがデータ入力端子Dに与えられたデータに
よって変化しない回路である。すなわちこのフリップフ
ロップ回路は、外部から与えられたデータ1が書き込ま
れない回路である。
反転Qの状態がそれぞれ“H”レベル、“L”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生している場合のデー
タ書き込み動作について説明する。
トランジスタM7はオフし、トランジスタM8はオンす
る。ここで、書き込み信号Gが“L”レベル(書き込み
信号反転Gは“H”レベルである。)であると、トラン
スファーゲート601がオフし、トランスファーゲート
603がオンするので、データ出力端子Qの“H”レベ
ルがトランジスタM6,M9のゲートに転送される。す
るとトランジスタM6がオフし、トランジスタM9がオ
ンする。このときセット端子Sは“L”レベルであり
(セット動作中ではない)、リセット端子反転Rは
“H”レベルである(リセット動作中ではない)とする
と、トランジスタM5及びM12がオンし、トランジス
タM10,M11はオフする。従って、データ出力端子
反転QにはトランジスタM8,M9,M12を通して
“L”レベルが伝達される。データ出力端子反転Qに与
えられたこの“L”レベルは、インバータ605で反転
されてデータ出力端子Qに与えられる。つまりフリップ
フロップ回路は、データ1を保持する。
込み信号反転Gは“L”レベルである。)に変化する
と、トランスファーゲート601がオンし、トランスフ
ァーゲート603がオフするので、今度はデータ入力端
子Dに与えられたデータがトランジスタM6,M9のゲ
ートに転送される。ここでデータ入力端子Dに与えられ
たデータが“L”レベルであるとするとトランジスタM
6がオフからオンに変化し、トランジスタM9がオンか
らオフに変化する。従って、電源電位がトランジスタM
5,M6を通してデータ出力端子反転Qに伝達される。
そしてインバータ605はデータ出力端子反転Qのレベ
ルを反転し、データ出力端子Qを“L”レベルにする。
なおトランジスタM9がオフするので、接地電位とデー
タ出力端子反転Qとの間の経路は電気的に遮断される。
タが“H”レベルであるとすると、トランジスタM6が
オフし、トランジスタM9がオンする。すなわちトラン
ジスタM6,M9の状態は、書き込み信号Gが“L”レ
ベル(書き込み信号反転Gは“H”レベルである。)で
あった時の状態と変わらない。従って、データ出力端子
Q、反転Qの状態は変化しない。(もともとセット状態
にあったフリップフロップは、データ1が書き込まれて
も状態は変化しない。)このようにこのフリップフロッ
プ回路は、データ出力端子Qに与えられたデータが1、
データ出力端子反転Qに与えられたデータが0である場
合には、データ入力端子Dに0を与えることによっての
みそのデータ出力端子Qの状態を変化させることができ
る回路である。
であるフリップフロップ回路にのみデータ0を書き込
み、クリア対象ではないフリップフロップ回路にはデー
タ1を書き込むことによって、クリア対象であるフリッ
プフロップ回路のみに対する割り込み要求のクリア動作
が実行できる。
ランジスタM7,M8を追加することによって、図1に
示したフリップフロップとアンドゲートとからなる回路
と同様の動作を実現できる。具体的には図6に示したフ
リップフロップ回路は、図1の回路と同様の動作を実現
するために、図1の回路よりもMOSトランジスタを4
つ削減できる。従って、IC化する際、回路面積が小さ
い割り込み要求回路を提供することができる。
形例を図7を用いて説明する。
り込んだフリップフロップである。すなわち図7に示す
フリップフロップは、図4に示した各フリップフロップ
の前段に接続されたオアゲートを省略した回路である。
7においては相補信号を使用し(例えばインバータで、
書き込み信号Gを反転させて書き込み信号反転Gを生成
している。)、データ出力端子Qに出力される信号も相
補信号を使用している。
リップフロップのリセット端子Rに相当するリセット端
子反転Rを使用している。
示すフリップフロップ回路との構成の差異は、トランジ
スタM7,M8の接続関係のみである。図6に示すフリ
ップフロップ回路では、トランジスタM6とトランジス
タM7が並列に接続されているのに対し、図7に示すフ
リップフロップ回路では、直列に接続されている。また
図6に示すフリップフロップ回路では、トランジスタM
8とトランジスタM9が直列に接続されているのに対
し、図7に示すフリップフロップ回路では、並列に接続
されている。
作を説明する。
及びセット動作は、図6に示すフリップフロップ回路と
同じであるので省略する。
り込み要求をクリアする動作(データ書き込み動作)、
つまりデータ端子Dに与えられたデータをデータ出力端
子Q、反転Qに伝達する動作もしくはデータ出力端子
Q、反転Qに与えられたデータを保持する動作について
説明する。
反転Qの状態がそれぞれ“L”レベル、“H”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生している場合のデー
タ書き込み動作について説明する。
トランジスタM7はオンし、トランジスタM8はオフす
る。ここで、書き込み信号Gが“L”レベル(書き込み
信号反転Gは“H”レベルである。)であると、トラン
スファーゲート601がオフし、トランスファーゲート
603がオンするので、データ出力端子Qの“L”レベ
ルがトランジスタM6,M9のゲートに転送され、トラ
ンジスタM6がオンし、トランジスタM9がオフする。
このときセット端子Sは“L”レベルであり(セット動
作中ではない)、リセット端子反転Rは“H”レベルで
ある(リセット動作中ではない)とすると、トランジス
タM5がオンする。従って、データ出力端子反転Qは、
トランジスタM5,M6,M7を通して“H”レベルに
なる。データ出力端子反転Qに与えられたこの“H”レ
ベルは、インバータ605で反転されてデータ出力端子
Qに与えられる。なおトランジスタM10,M11はオ
フしており、トランジスタM12はオンしている。従っ
て、データ出力端子反転QにはトランジスタM10を通
して“H”レベルは伝達されない。また、トランジスタ
M8,M11がオフしているので、接地電位とデータ出
力端子反転Qとの間の経路は遮断されており、データ出
力端子反転Qには“L”レベルは伝達されない。
込み信号反転Gは“L”レベルである。)に変化する
と、トランスファーゲート601がオンし、トランスフ
ァーゲート603がオフするので、今度はデータ入力端
子Dに与えられたデータがトランジスタM6,M9のゲ
ートに転送される。ここでデータ入力端子Dに与えられ
たデータが“L”レベルであるとするとトランジスタM
6,M9の状態は以前の状態、すなわち書き込み信号G
が“L”レベル(書き込み信号反転Gは“H”レベルで
ある。)であった時の状態と変わらない。従って、デー
タ出力端子Q、反転Qの状態は変化しない。
タが“H”レベルであるとすると、トランジスタM6が
オフし、トランジスタM9がオンする。従って、“L”
レベルがトランジスタM9,M12を通してデータ出力
端子反転Qに伝達される。インバータ605は、データ
出力端子反転Qに与えられたこの“L”レベルを反転
し、データ出力端子Qを“H”レベルにする。
反転Qの状態がそれぞれ“H”レベル、“L”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生していない場合のデ
ータ書き込み動作について説明する。
トランジスタM7はオフし、トランジスタM8はオンす
る。ここで、書き込み信号Gが“L”レベル(書き込み
信号反転Gは“H”レベルである。)であると、トラン
スファーゲート601がオフし、トランスファーゲート
603がオンするので、データ出力端子Qの“H”レベ
ルがトランジスタM6,M9のゲートに転送され、トラ
ンジスタM6がオフし、トランジスタM9がオンする。
このときセット端子Sは“L”レベルであり(セット動
作中ではない)、リセット端子反転Rは“H”レベルで
ある(リセット動作中ではない)とすると、トランジス
タM12がオンする。従って、データ出力端子反転Q
は、トランジスタM8,M9及びM12を通して“L”
レベルになる。インバータ605は、データ出力端子反
転Qに与えられたこの“L”レベルを反転し、データ出
力端子Qを“H”レベルにする。なおトランジスタM1
0,M11はオフしている。従って、データ出力端子反
転QにはトランジスタM10を通して“H”レベルは伝
達されない。
込み信号反転Gは“L”レベルである。)に変化する
と、トランスファーゲート601がオンし、トランスフ
ァーゲート603がオフするので、今度はデータ入力端
子Dに与えられたデータがトランジスタM6,M9のゲ
ートに転送される。ここでデータ入力端子Dに与えられ
たデータが“L”レベルであるとすると、トランジスタ
M6がオフからオンに変化し、トランジスタM9がオン
からオフへ変化する。しかしながら、トランジスタM7
がオフしているので、データ出力端子反転Qには“H”
レベルが伝達されない。
タが“H”レベルであるとすると、トランジスタM6,
M9の状態は以前の状態、すなわち書き込み信号Gが
“L”レベル(書き込み信号反転Gは“H”レベルであ
る。)であった時の状態と変わらない。従って、データ
出力端子Q、反転Qの状態は変化しない。
データ出力端子Qに与えられたデータが0、データ出力
端子反転Qに与えられたデータが1である場合には、デ
ータ入力端子Dに1を与えることによってのみそのデー
タ出力端子Qの状態を変化させることができる回路であ
る。
であるフリップフロップ回路にのみデータ1を書き込
み、クリア対象ではないフリップフロップ回路にはデー
タ0を書き込むことによって、クリア対象であるフリッ
プフロップ回路のみに対する割り込み要求のクリア動作
が実行できる。
ランジスタM7,M8を追加することによって、図4に
示したフリップフロップとオアゲートとからなる回路と
同様の動作を実現できる。具体的には図7に示したフリ
ップフロップ回路は、図4の回路と同様の動作を実現す
るために、図4の回路よりもMOSトランジスタを4つ
削減できる。従って、IC化する際、回路面積が小さい
割り込み要求回路を提供することができる。
る割り込み要求処理方法は、第1の入力端子に第1のデ
ータを与えてこの第1の入力端子に対応した出力端子に
与えられた割り込み要求出力を維持させ、第1の入力端
子に第2のデータを与えて第1の入力端子に対応した出
力端子に与えられた割り込み要求出力をクリアするよう
にしたので、CPUへの割り込み要求がCPUの動作と
は非同期にしかも複数発生しても、後から発生した割り
込み要求に関する処理を確実に実行できる。
データを転送するための複数本のバスラインの各々に対
応しこのバスラインに転送されるデータを受信する複数
の第1の入力端子と、この複数本のバスラインの各々に
対応し割り込み要求信号が与えられる複数の第2の入力
端子と、この第2の入力端子の各々に対応した複数の出
力端子とを有するので、割り込み要求回路が示す割り込
み要求のクリア動作は、データバスに転送されるデータ
によって実行できる。すなわち本発明によれば、割り込
みクリアセレクタ等といった専用の回路を必要としない
ので、システム全体としての回路規模を増大することな
く、確実に割り込みの処理を実行できる。
である。
ムの一実施例を示す図である。
の動作を説明するタイムチャートである。
図である。
の動作を説明するタイムチャートである。
の変形例を示す図である。
の変形例を示す図である。
フロップ 111,113,115,117,119 アンドゲ
ート 137,139,141,143,145 割り込み
要求入力端子 147,149,151,153,155 データ入
力端子 157,159,161,163,165 データ出
力端子
Claims (5)
- 【請求項1】 割り込み要求信号に応答して、割り込み
要求が発生していることを示す第1のデータを保持する
データ保持回路と、 第2及び第3のデータが与えられるバスラインと、 前記バスラインと前記データ保持回路との間に接続さ
れ、前記第1のデータと前記第2のデータとに応答して
前記データ保持回路が保持する前記第1のデータを維持
するデータを出力し、前記第1のデータと前記第3のデ
ータとに応答して前記データ保持回路が保持する前記第
1のデータをクリアするデータを出力する論理回路とを
有することを特徴とする割り込み要求回路。 - 【請求項2】 前記第1及び第2のデータの論理レベル
は1であり、前記第3のデータの論理レベルは0である
ことを特徴とする請求項1記載の割り込み要求回路。 - 【請求項3】 前記論理回路は、アンドゲートであるこ
とを特徴とする請求項1記載の割り込み要求回路。 - 【請求項4】 CPUへの割り込みの要求があることを
示す第1のデータおよび割り込みの要求がないことを示
す第2のデータを記憶することが可能な複数のデータ保
持回路が示す割り込み要求の処理方法であって、 所定の前記データ保持回路に割り込み要求信号を与え当
該データ保持回路に前記第1のデータを記憶させるステ
ップと、 前記第1のデータを記憶したデータ保持回路に前記第2
のデータを与えると同時に当該データ保持回路を除く全
ての前記データ保持回路に前記第1のデータを与えるス
テップとを有することを特徴とする割り込み要求の処理
方法。 - 【請求項5】 CPUへの割り込みの要求があることを
示す第1のデータおよび割り込みの要求がないことを示
す第2のデータを記憶することが可能な第1及び第2の
データ保持回路が示す割り込み要求の処理方法であっ
て、 前記第1のデータ保持回路に割り込み要求信号を与え当
該第1のデータ保持回路に前記第1のデータを記憶させ
るステップと、 前記第2のデータ保持回路に割り込み要求信号を与え当
該第2のデータ保持回路に前記第1のデータを記憶させ
るステップと、 前記第1のデータ保持回路に前記第2のデータを与える
と同時に、前記第2のデータ保持回路に前記第1のデー
タを与えるステップとを有することを特徴とする割り込
み要求の処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23129794A JP3737144B2 (ja) | 1994-09-27 | 1994-09-27 | 割り込み要求回路および割り込み要求の処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23129794A JP3737144B2 (ja) | 1994-09-27 | 1994-09-27 | 割り込み要求回路および割り込み要求の処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0895801A true JPH0895801A (ja) | 1996-04-12 |
JP3737144B2 JP3737144B2 (ja) | 2006-01-18 |
Family
ID=16921412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23129794A Expired - Fee Related JP3737144B2 (ja) | 1994-09-27 | 1994-09-27 | 割り込み要求回路および割り込み要求の処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3737144B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6510480B1 (en) | 1998-08-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Data transfer circuit and data processing method using data transfer circuit for handling interruption processing |
-
1994
- 1994-09-27 JP JP23129794A patent/JP3737144B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6510480B1 (en) | 1998-08-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Data transfer circuit and data processing method using data transfer circuit for handling interruption processing |
Also Published As
Publication number | Publication date |
---|---|
JP3737144B2 (ja) | 2006-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6804743B2 (en) | Two step memory device command buffer apparatus and method and memory devices and computer systems using same | |
US6327508B1 (en) | Programmable state machine | |
US5361371A (en) | Microprocessor with reset execution from an arbitrary address | |
US6542569B2 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
US5535379A (en) | Timer apparatus capable of writing identical data to a plurality of timers built in a microcomputer | |
JP2559382B2 (ja) | 情報処理装置 | |
US4524417A (en) | Timing signal controlled information processing system | |
US5588124A (en) | Microcomputer | |
JP3593348B2 (ja) | 集積回路 | |
JPH0895801A (ja) | 割り込み要求回路および割り込み要求の処理方法 | |
US5163135A (en) | Computer system and method for setting recovery time upon execution of an I/O command | |
JPS60181851A (ja) | 部分書込み制御方式 | |
US4757504A (en) | Polyphase parity generator circuit | |
US5179678A (en) | Address/control signal input circuit for a cache controller which clamps the address/control signals to predetermined logic level clamp signal is received | |
JP2517154B2 (ja) | デ―タ処理装置 | |
JPS642177Y2 (ja) | ||
JPH0514359B2 (ja) | ||
JP2702290B2 (ja) | 割込みコントローラ | |
JPH0528104A (ja) | マルチプロセツサシステム | |
JPH04241622A (ja) | マイクロプロセッサ | |
EP0306953A2 (en) | Address/control signal input circuit for cache controller | |
JPH0764856A (ja) | メモリアクセス制御回路 | |
JPS6249679B2 (ja) | ||
JPH05334234A (ja) | 高速dma転送装置 | |
JPS6236318B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Effective date: 20040106 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Effective date: 20040304 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A521 | Written amendment |
Effective date: 20040308 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
A521 | Written amendment |
Effective date: 20040727 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20050527 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20051018 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051026 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20081104 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |