JPH0895801A - 割り込み要求回路および割り込み要求の処理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵの動作とは非同期にしかも複数発生す
る割り込み要求の処理を確実に行う。 【構成】 割り込み要求回路は、割り込み要求入力端子
１３７に与えられた周辺回路からの割り込み要求信号に
応答して、当する周辺回路に割り込みの要求があること
を示すデータを保持するフリップフロップ１０１と、割
り込み要求をクリアもしくは保持するデータが与えられ
るデータバス（データ入力端子１４７）と、このデータ
バスとフリップフロップ１０１との間に接続され、デー
タバスに与えられたデータとフリップフロップ１０１が
保持しているデータとに応答して、フリップフロップ１
０１の状態を制御する論理回路１１１とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイコン等に使用され
る割り込み要求回路およびこの割り込み要求回路が示す
割り込み要求の処理方法に関するものである。

【０００２】

【従来の技術】マイコン等に使用される割り込み要求回
路は、所定の機能を有する周辺回路（たとえばカウン
タ、Ａ／Ｄ変換回路等）からの割り込み要求信号を受信
し、受信したこの割り込み要求信号に対応する割り込み
要求出力信号を中央演算処理装置（以下ＣＰＵとす
る。）に出力するものである。この割り込み要求回路
は、対応する周辺回路から出力された割り込み要求信号
に応答してセットされる複数のフリップフロップを有す
る。ＣＰＵは、フリップフロップの状態がリセット状態
からセット状態に変化した時、セット状態に変化したこ
のフリップフロップの出力を割り込み要求出力信号とし
て受信する。そしてＣＰＵは、セット状態に変化したこ
のフリップフロップに対応する周辺回路に関する割り込
み処理を行う。その後ＣＰＵは、セット状態にあるフリ
ップフロップをリセット状態に戻すクリア動作を行う。
このクリア動作により、割り込み要求回路は、割り込み
処理が終了したことを示す。従ってＣＰＵは、この割り
込み要求回路の状態を検出することにより、周辺回路に
割り込み要求が存在するかどうかを判断できる。そして
もし割り込み要求が存在する場合は、ＣＰＵは対応する
割り込み処理を実行した後、上述のクリア動作を行う。

【０００３】

【発明が解決しようとする課題】しかしながら、割り込
み要求はＣＰＵの動作とは非同期にしかも複数発生する
可能性がある。従って、ＣＰＵが最初の割り込み要求に
対する処理を実行している間に、次の割り込み要求が発
生した場合、最初の割り込み要求に対するクリア動作に
より次の割り込み要求も同時にクリアされてしまう可能
性がある。すなわち、上述の割り込み要求回路では、Ｃ
ＰＵに対する割り込み要求が無視されてしまう可能性が
ある。

【０００４】

【課題を解決するための手段】本発明の割り込み要求回
路は、上述の問題点を解決するために、割り込み要求信
号に応答して割り込み要求が発生していることを示す第
１のデータを保持するデータ保持回路と、第２及び第３
のデータが与えられるバスラインと、このバスラインと
データ保持回路との間に接続され、第１のデータと第２
のデータとに応答してデータ保持回路が保持する第１の
データを維持するデータを出力し、第１のデータと第３
のデータとに応答してデータ保持回路が保持する第１の
データをクリアするデータを出力する論理回路とを設け
たものである。

【０００５】また本発明の割り込み要求の処理方法は、
所定のデータ保持回路に割り込み要求信号を与えこのデ
ータ保持回路に第１のデータを記憶させるステップと、
この第１のデータを記憶したデータ保持回路に第２のデ
ータを与えると同時にこのデータ保持回路を除く全ての
データ保持回路に第１のデータを与えるステップとを施
したものである。

【０００６】

【作用】本発明によれば、割り込み要求があることを示
すデータを記憶しているデータ保持回路のうち、割り込
み要求が受け付けられたデータ保持回路にのみ第１のデ
ータを与え、その他のデータ保持回路に第２のデータを
与えることにより、結果として割り込み要求が受け付け
られていないデータ保持回路のデータはクリアされずに
維持される。

【０００７】

【実施例】図１は、本発明の割り込み要求回路の一実施
例を示す図である。

【０００８】以下、本発明の割り込み要求回路の一実施
例の構成を説明する。

【０００９】本発明の割り込み要求回路は、割り込み要
求入力端子１３７，１３９，１４１，１４３及び１４５
の各々に対応したフリップフロップ１０１，１０３，１
０５，１０７及び１０９と、アンドゲート１１１，１１
３，１１５，１１７及び１１９とを有している。

【００１０】割り込み要求入力端子１３７〜１４５は、
割り込みの要因を有する回路からの割り込み要求信号を
受信する端子である。例えば、割り込み要求入力端子１
３７は、アナログディジタル変換回路（以下、Ａ／Ｄ変
換回路とする。）に接続されており、Ａ／Ｄ変換回路か
らの割り込み要求信号を受信する。割り込み要求入力端
子１３９は、入出力回路（以下、Ｉ／Ｏ回路とする。）
に接続されており、Ｉ／Ｏ回路からの割り込み要求信号
を受信する。このように、各割り込み要求入力端子は、
各割り込み要求入力端子に対応した専用の回路からの割
り込み要求信号を受信する。

【００１１】データ入力端子１４７，１４９，１５１及
び１５３は、フリップフロップ１０１，１０３，１０
５，１０７及び１０９の各々に対応している。また、こ
れらデータ入力端子１４７〜１５３は、データ出力端子
１５７，１５９，１６１，１６３及び１６５の各々に対
応している。そして、これらデータ入力端子１４７〜１
５３は、対応したデータ出力端子１５７〜１６５ととも
に双方向データ線に接続されている。例えば、データ入
力端子１４７は、データ出力端子１５７とともに図示し
ない１本目の双方向データ線に接続されている。データ
入力端子１４９は、データ出力端子１５９とともに図示
しない２本目の双方向データ線に接続されている。本実
施例では、データバスが８本のデータ線で構成されてい
るものとして説明する。従って、本実施例では、フリッ
プフロップが８個、データ入力端子及びデータ出力端子
が各々８個として説明する。また、フリップフロップに
対応する各構成、例えばアンドゲート１１１〜１１９も
８個として説明する。（説明を容易にするため、図面に
おいては、フリップフロップ及びこのフリップフロップ
に対応する各構成は、５個のみを図示する。） フリップフロップ１０１は、割り込み要求入力端子１３
７に接続されたセット端子と、アンドゲート１１１の出
力端子に接続されたデータ入力端子Ｄと、アンドゲート
１１１の一方の入力端子に接続されたデータ出力端子Ｑ
と、リセット端子１６７に接続されたリセット端子Ｒ
と、アンドゲート１２１の出力端子に接続されたゲート
端子Ｇとを有する。フリップフロップ１０１のデータ出
力端子Ｑは、さらにゲート回路１２５及び割り込み要求
信号出力回路１３５に接続されている。その他のフリッ
プフロップ１０３〜１０９の各々も、フリップフロップ
１０１と同様に、対応した割り込み要求入力端子１３９
〜１４５、アンドゲート１１３〜１１９、リセット端子
１６７、アンドゲート１２１、ゲート回路１２７〜１３
３及び割り込み要求信号出力回路１３５に接続されてい
る。これらのフリップフロップは、データ入力端子Ｄに
与えられたデータを保持する機能を有する。従って、こ
れらフリップフロップは８ビットのレジスタもしくはラ
ッチ回路として機能する。（以下、これら８個のフリッ
プフロップを１単位で考えるときは、８個のフリップフ
ロップを割り込み要求レジスタと称す。） ゲート回路１２５〜１３３は、対応した各フリップフロ
ップのデータ出力端子Ｑに接続された入力端子と、対応
した各割り込み要求出力端子１５７〜１６５に接続され
た出力端子と、アンドゲート１２３の出力端子に接続さ
れた制御端子とを有する。

【００１２】アンドゲート１２１は、アドレスデコーダ
から出力された書き込みアドレス信号と中央演算装置
（以下、ＣＰＵとする。）から出力された書き込み許可
信号ＷＲを入力し、各フリップフロップに書き込み信号
を出力する。

【００１３】アンドゲート１２３は、アドレスデコーダ
から出力された読み出しアドレス信号とＣＰＵから出力
された読み出し許可信号ＲＤを入力し、各ゲート回路１
２５〜１３３に読み出し信号を出力する。

【００１４】割り込み要求信号出力回路１３５は、各フ
リップフロップのデータ出力端子Ｑに現れるデータの変
化を検出して、割り込み要求出力信号をＣＰＵに出力す
る。

【００１５】以上説明した図１に示す回路は、図２に示
すシステムの一部である。

【００１６】以下、本発明の割り込み要求回路の図２に
示すシステムにおける位置付け及びシステムの構成につ
いて説明する。

【００１７】図１に示した本発明の割り込み要求回路
は、図２において符号２０１または２０３を付与した部
分である。なお、図１と同一の構成には、図１で付与し
た符号と同一の符号を付与している。

【００１８】割り込み要求回路２０１は、８ビットの双
方向データバス２２１を介して８ビットのデータバス２
１７に接続されている。この双方向データバス２２１を
構成している８本のデータ線は、図１におけるデータ入
力端子１４７〜１５５に各々接続されている。さらにこ
の８本のデータ線は、データ出力端子１５７〜１６５に
も各々接続されている。

【００１９】Ａ／Ｄ変換回路２０９は、内部に割り込み
要因が発生したとき割り込み要求信号を割り込み要求回
路２０１に出力する。Ａ／Ｄ変換回路２０９から出力さ
れたこの割り込み要求信号は、図１における割り込み要
求入力端子１３７に与えられる。

【００２０】Ｉ／Ｏ回路２１１は、内部に割り込み要因
が発生したとき割り込み要求信号を割り込み要求回路２
０１に出力する。Ｉ／Ｏ回路２１１から出力されたこの
割り込み要求信号は、図１における割り込み要求入力端
子１３９に与えられる。

【００２１】Ｉ／Ｏ回路２１３は、内部に割り込み要因
が発生したとき割り込み要求信号を割り込み要求回路２
０１に出力する。Ｉ／Ｏ回路２１３から出力されたこの
割り込み要求信号は、図１における割り込み要求入力端
子１４１に与えられる。

【００２２】ランダムアクセスメモリ回路２１５（以
下、ＲＡＭとする。）は、内部に割り込み要因が発生し
たとき割り込み要求信号を割り込み要求回路２０３に出
力する。この割り込み要求回路２０３は、割り込み要求
回路２０１と同様の構成である。従って、ＲＡＭ２１５
から出力された割り込み要求信号は、図示しない割り込
み要求回路２０３中の割り込み要求入力端子のうちの１
つに与えられる。

【００２３】ＣＰＵ２０５は、書き込み許可信号ＷＲ及
び読み出し許可信号ＲＤを出力する。またＣＰＵ２０５
は、割り込み要求回路２０１および２０３のいずれかを
選択するためのアドレス信号をアドレスバス２１９に出
力する。さらにＣＰＵ２０５は、割り込み要求回路２０
１及び２０３から出力された割り込み要求出力信号を、
割り込み要求出力線２２４を介して受信する。さらにＣ
ＰＵ２０５は、割り込み要求回路２０１及び２０３が示
す割り込み要求をクリアするためのデータを生成し、こ
のデータをデータバス２１７を介して割り込み要求回路
２０１及び２０３へ与える。

【００２４】アドレスデコーダ２０７は、ＣＰＵ２０５
が出力したアドレス信号をデコードして、割り込み要求
回路２０１を選択する選択信号をアンドゲート１２３と
１２１へ、もしくは割り込み要求回路２０３を選択する
選択信号をアンドゲート２２３と２２５へ出力する。

【００２５】アンドゲート１２３は、ＣＰＵ２０５から
出力された読み出し許可信号ＲＤと、アドレスデコーダ
２０７から出力された割り込み要求回路２０１を選択す
るための選択信号とを入力し、割り込み要求回路２０１
へ読み出し信号を出力する。

【００２６】アンドゲート１２１は、書き込み許可信号
ＷＲと、アドレスデコーダ２０７から出力された割り込
み要求回路２０１を選択するための選択信号とを入力
し、割り込み要求回路２０１へ書き込み信号を出力す
る。

【００２７】割り込み要求回路２０３への書き込み及び
読み出し信号の出力は、アンドゲート２２３及び２２５
を介して行われる。割り込み要求回路２０３への書き込
み及び読み出し信号の出力の動作は、割り込み要求回路
２０１に関する動作と同様である。

【００２８】次に、図１及び図２に示す本発明の割り込
み要求回路の動作を図３のタイムチャートを用いて説明
する。図３のタイムチャートは、紙面の左から右に向か
って時間が経過しているものである。図３の上部には割
り込み要求レジスタ（前述した８個のフリップフロッ
プ）が保持しているデータの内容を示す図が配置され、
下部にはＣＰＵ内のレジスタが保持している内容を示す
図が配置されている。

【００２９】（割り込み要因Ａ発生）まず各フリップフ
ロップで構成された割り込み要求レジスタが、リセット
端子１６７に与えられたリセット信号によって初期設定
されているとする。すなわち、各フリップフロップは、
各データ出力端子Ｑからデータ０を出力する。（データ
０は例えば０Ｖであり、データ１は例えば５Ｖであ
る。）次にＡ／Ｄ変換回路２０９が例えば外部から与え
られたアナログデータをディジタルデータに変換すると
いう割り込み要因Ａを発生する。この割り込み要因Ａ
は、割り込み要求信号として割り込み要求回路２０１内
の割り込み要求入力端子１３７に与えられる。割り込み
要求入力端子１３７に与えられた割り込み要求信号は、
フリップフロップ１０１のセット端子Ｓに与えられるの
で、フリップフロップ１０１のデータ出力端子Ｑから出
力されるデータは０から１に変化する。今その他の周辺
回路には、割り込み要因が存在していないので、フリッ
プフロップ１０３〜１０９はセットされない。従って、
フリップフロップ１０３〜１０９のデータ出力端子Ｑか
ら出力されるデータは０である。図３の上部に示すよう
に、割り込み要求レジスタの内容は、結果として（１０
００００００）となる。

【００３０】（割り込み要求出力信号発生）フリップフ
ロップ１０１のデータ出力端子Ｑが０から１に変化する
と、割り込み要求信号出力回路１３５はこの変化を検出
し、ＣＰＵ２０５へ割り込み要求出力信号を出力する。
ＣＰＵ２０５は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にＣＰＵ２０５は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。

【００３１】（割り込み要求レジスタのデータ読み出
し）まずＣＰＵ２０５は、割り込み要求回路２０１内の
割り込み要求レジスタの内容を読み出すために、読み出
し許可信号ＲＤを出力するとともに、割り込み要求回路
２０１を選択するアドレス信号をアドレスバス２１９へ
出力する。アドレスデコーダ２０７は、ＣＰＵから出力
されたアドレス信号をデコードし割り込み要求回路２０
１を選択する選択信号を出力する。アンドゲート１２３
は、この選択信号と読み出し許可信号ＲＤに応答して読
み出し信号を出力する。一方アンドゲート１２１は書き
込み許可信号ＷＲが出力されていないので、書き込み信
号を出力しない。また、ＣＰＵ２０５は割り込み要求回
路２０３を選択していないので、アンドゲート２２３及
び２２５はディスエーブル状態である。

【００３２】ゲート回路１２５〜１３３は、アンドゲー
ト１２３から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ１０１〜１０９のデータ
出力端子Ｑと、各フリップフロップ１０１〜１０９の各
々に対応するデータ出力端子１５７〜１６５との間を電
気的に導通させる。フリップフロップ１０１のデータ出
力端子Ｑはデータ１を出力しているのでデータ出力端子
１５７にデータ１が与えられ、その他のフリップフロッ
プ１０３〜１０９のデータ出力端子Ｑはデータ０を出力
しているのでデータ出力端子１５９〜１６５にはデータ
０が与えられる。データ出力端子１５７〜１６５に与え
られた各データは、双方向データバス２２１を介してデ
ータバス２１７に与えられる。そしてＣＰＵ２０５は、
データバス２１７に与えられたこの８ビットのデータを
ＣＰＵ２０５内のレジスタに読み込む。今データバス２
１７は、（１０００００００）になっているので、ＣＰ
Ｕ２０５は割り込み要求回路２０１内の割り込み要求レ
ジスタの内容が（１０００００００）であることを認識
する。すなわちＣＰＵ２０５は、割り込み要因Ａが、Ａ
／Ｄ変換回路２０９で発生したことを認識する。

【００３３】ＣＰＵ２０５は、この割り込み要因Ａが、
ＣＰＵ２０５が現在実行しているメインの処理に優先す
るかどうか判断する。もしこの割り込み要因Ａが、現在
実行している処理よりも優先度が高いものであれば、Ｃ
ＰＵ２０５は直ちにあるいは、現在の処理を終了させた
後直ちにアナログデータをディジタルデータに変換する
処理フローに入る。すなわちＣＰＵ２０５は、メインの
処理フロー中にＡ／Ｄ変換処理を割り込ませる。ここ
で、割り込み処理を実行するタイミングは、プログラム
によって異なるため、割り込みの要求があった後の他の
処理を行った後でも良い。ここでは、ＣＰＵ２０５は、
現在の処理を終了させた後直ちにＡ／Ｄ変換処理を行う
フローに入る。Ａ／Ｄ変換回路２０９は、ＣＰＵ２０５
が制御するＡ／Ｄ変換フローにしたがって、図示しない
周辺回路から与えられたアナログデータをディジタルデ
ータに変換する。変換されたディジタルデータは、ＣＰ
Ｕ２０５の命令によって、データバス２１７を介して例
えばＲＡＭ２１５へ転送される。

【００３４】（割り込み要求レジスタのクリア（割り込
み要因Ｂが発生していない場合））ＣＰＵ２０５は、割
り込み処理を終了させた後、割り込み要因Ａに対応する
フリップフロップ１０１の出力をクリアする動作を開始
する。まず、ＣＰＵ２０５は（０１１１１１１１）とい
うデータを生成し、ＣＰＵ内の８ビットのレジスタにデ
ータ（０１１１１１１１）を書き込む。すなわちＣＰＵ
２０５は、割り込み要因Ａに対応するビットのみがデー
タ０、その他のビットがデータ１であるようなクリアデ
ータを作成し、そのクリアデータをＣＰＵ２０５内のレ
ジスタに記憶させる。続いてＣＰＵ２０５は、このクリ
アデータをデータバス２１７へ出力する。データバス２
１７に与えられたクリアデータは、双方向データバス２
２１を介して割り込み要求回路２０１のデータ入力端子
１４７〜１５５に与えられる。今、フリップフロップ１
０１はデータ１を、フリップフロップ１０３〜１０９は
データ０を出力しているので、アンドゲート１１１のみ
が開いている。従って、データ入力端子１４７に与えら
れたデータ０は、アンドゲート１１１を通過してフリッ
プフロップ１０１のデータ入力端子Ｄに与えられる。ア
ンドゲート１１３〜１１９は、全て閉じているので、各
フリップフロップ１０３〜１０９のデータ入力端子Ｄ
は、データ入力端子１４９〜１５５に与えられたデータ
に関わらずデータ０が与えられる。なお、割り込み要求
回路２０３についても、同様にクリアデータが与えられ
る。しかし後述するように、ＣＰＵ２０５は割り込み要
求回路２０３を選択しないので、このクリアデータは割
り込み要求回路２０３の動作には何ら影響しない。

【００３５】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ａに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００３６】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、フリップフロップ１０１のデー
タ入力端子Ｄにはデータ０が与えられているので、フリ
ップフロップ１０１は、ゲート端子Ｇに与えられた書き
込み信号に応答してデータ０を出力する。他のフリップ
フロップ１０３〜１０９も同様に、各ゲート端子Ｇに与
えられた書き込み信号に応答してデータ０を出力する。
以上のように割り込み要求回路２０１内の割り込み要求
レジスタの出力は、（１０００００００）から（０００
０００００）へ変化する。すなわち、割り込み要求レジ
スタの割り込み要因Ａに対応するデータがクリアされた
ことになる。以上は、割り込みレジスタをクリアする前
に他の割り込み要因が発生しなかった場合の動作につい
て説明したが、以下他の割り込み要因が発生した場合の
動作について説明する。

【００３７】（割り込み要因Ｂ発生）割り込み要因Ａが
発生した後、この割り込み要因Ａに対応する割り込み要
求レジスタのデータをクリアする前に、Ｉ／Ｏ回路２１
３が内部に異常があることを示す割り込み要因Ｂを発生
したとする。この割り込み要因Ｂは、割り込み要求信号
として割り込み要求回路２０１内の割り込み要求入力端
子１４１に与えられる。割り込み要求入力端子１４１に
与えられた割り込み要求信号は、フリップフロップ１０
５のセット端子Ｓに与えられるので、フリップフロップ
１０５のデータ出力端子Ｑから出力されるデータは０か
ら１に変化する。今Ａ／Ｄ変換回路２０９で発生した割
り込み要因Ａによって、フリップフロップ１０１のみデ
ータ１を出力しているので、割り込み要求レジスタの内
容は結果として（１０１０００００）となる。

【００３８】（割り込み要求出力信号発生）フリップフ
ロップ１０５のデータ出力端子Ｑが０から１に変化する
と、割り込み要求信号出力回路１３５はこの変化を検出
し、ＣＰＵ２０５へ割り込み要求出力信号を出力する。
ＣＰＵ２０５は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にＣＰＵ２０５は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。今ＣＰＵ２０５は、割り込み要因Ａに対応
する割り込み要求レジスタのデータをクリアする動作を
行おうとしているので、この判断は割り込み要求レジス
タのデータをクリアした後に行われる。

【００３９】（割り込み要求レジスタのクリア）ＣＰＵ
２０５は、割り込み要因Ａに関する割り込み処理を終了
させた後、割り込み要因Ａに対応するフリップフロップ
１０１の出力をクリアする動作を開始する。まず、ＣＰ
Ｕ２０５は（０１１１１１１１）というデータを生成
し、ＣＰＵ内の８ビットのレジスタにデータ（０１１１
１１１１）を書き込む。すなわちＣＰＵ２０５は、割り
込み要因Ａに対応するビットのみがデータ０、その他の
ビットがデータ１であるようなクリアデータを作成し、
そのクリアデータをＣＰＵ２０５内のレジスタに記憶さ
せる。続いてＣＰＵ２０５は、このクリアデータをデー
タバス２１７へ出力する。データバス２１７に与えられ
たクリアデータは、双方向データバス２２１を介して割
り込み要求回路２０１のデータ入力端子１４７〜１５５
に与えられる。今、フリップフロップ１０１及び１０５
はデータ１を、フリップフロップ１０３及び１０７〜１
０９はデータ０を出力しているので、アンドゲート１１
１及び１１５のみが開いている。従って、データ入力端
子１４７に与えられたデータ０は、アンドゲート１１１
を通過してフリップフロップ１０１のデータ入力端子Ｄ
に与えられる。また、データ入力端子１５１に与えられ
たデータ１は、アンドゲート１１５を通過してフリップ
フロップ１０５のデータ入力端子Ｄに与えられる。アン
ドゲート１１３及び１１７〜１１９は閉じているので、
フリップフロップ１０３及び１０７〜１０９のデータ入
力端子Ｄは、データ入力端子１４９及び１５３〜１５５
に与えられたデータに関わらずデータ０が与えられる。
なお、割り込み要求回路２０３についても、同様にクリ
アデータが与えられる。しかし後述するように、ＣＰＵ
２０５は割り込み要求回路２０３を選択しないので、こ
のクリアデータは割り込み要求回路２０３の動作には何
ら影響しない。

【００４０】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ａに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００４１】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、フリップフロップ１０１のデー
タ入力端子Ｄにはデータ０が与えられているので、フリ
ップフロップ１０１は、ゲート端子Ｇに与えられた書き
込み信号に応答してデータ０を出力する。またフリップ
フロップ１０５のデータ入力端子Ｄにはデータ１が与え
られているので、フリップフロップ１０５は、ゲート端
子Ｇに与えられた書き込み信号に応答してデータ１を出
力する。フリップフロップ１０３及び１０７〜１０９
は、各ゲート端子Ｇに与えられた書き込み信号に応答し
てデータ０を出力する。以上のように割り込み要求回路
２０１内の割り込み要求レジスタの出力は、（１０１０
００００）から（００１０００００）へ変化する。すな
わち、割り込み要求レジスタの割り込み要因Ｂに対応す
るデータがクリアされずに、割り込み要因Ａに対応する
データのみクリアされる。

【００４２】（割り込み要求レジスタのデータ読み出
し）次にＣＰＵ２０５は、先に割り込み要求回路２０１
から出力された割り込み要求出力信号に基づき、割り込
み要因が発生している回路を特定するために、割り込み
要求回路２０１へアクセスする。そしてＣＰＵ２０５
は、その割り込み要因を受け付けるべきか、受け付ける
としたらいつ受け付けるのか等を判断する。

【００４３】まずＣＰＵ２０５は、割り込み要求回路２
０１内の割り込み要求レジスタの内容を読み出すため
に、読み出し許可信号ＲＤを出力するとともに、割り込
み要求回路２０１を選択するアドレス信号をアドレスバ
ス２１９へ出力する。アドレスデコーダ２０７は、ＣＰ
Ｕから出力されたアドレス信号をデコードし割り込み要
求回路２０１を選択する選択信号を出力する。アンドゲ
ート１２３は、この選択信号と読み出し許可信号ＲＤに
応答して読み出し信号を出力する。一方アンドゲート１
２１は書き込み許可信号ＷＲが出力されていないので、
書き込み信号を出力しない。また、ＣＰＵ２０５は割り
込み要求回路２０３を選択していないので、アンドゲー
ト２２３及び２２５はディスエーブル状態である。

【００４４】ゲート回路１２５〜１３３は、アンドゲー
ト１２３から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ１０１〜１０９のデータ
出力端子Ｑと、各フリップフロップ１０１〜１０９の各
々に対応するデータ出力端子１５７〜１６５との間を電
気的に導通させる。フリップフロップ１０５のデータ出
力端子Ｑはデータ１を出力しているので、データ出力端
子１６１にデータ１が与えられ、フリップフロップ１０
１，１０３及び１０７〜１０９のデータ出力端子Ｑはデ
ータ０を出力しているのでデータ出力端子１５７，１５
９及び１６３〜１６５にはデータ０が与えられる。

【００４５】データ出力端子１５７〜１６５に与えられ
た各データは、双方向データバス２２１を介してデータ
バス２１７に与えられる。そしてＣＰＵ２０５は、デー
タバス２１７に与えられたこの８ビットのデータをＣＰ
Ｕ２０５内のレジスタに読み込む。今データバス２１７
は、（００１０００００）になっているので、ＣＰＵ２
０５は割り込み要求回路２０１内の割り込み要求レジス
タの内容が（００１０００００）であることを認識す
る。すなわちＣＰＵ２０５は、新たに割り込み要因Ｂ
が、Ｉ／Ｏ回路２１３で発生したことを認識する。ＣＰ
Ｕ２０５は、この割り込み要因Ｂが、ＣＰＵ２０５が現
在実行している処理に優先するかどうか判断する。もし
この割り込み要因Ｂが、現在実行している処理よりも優
先度が高いものであれば、ＣＰＵ２０５は直ちに割り込
み要因Ｂに関する処理フローに入る。すなわちＣＰＵ２
０５は、メインの処理フロー中に割り込み要因Ｂに関す
る処理を割り込ませる。ここでは、割り込み要因Ｂに関
する処理は直ちに実行することとする。

【００４６】ＣＰＵ２０５は、割り込み要因ＢによりＩ
／Ｏ回路２１３が異常によって使用できなくなったもの
と判断する。そしてＣＰＵ２０５は、以後Ｉ／Ｏ回路２
１１を使用する命令が与えられたときは、Ｉ／Ｏ回路２
１１が使用されるように処理フローの変更の処理を行
う。

【００４７】（割り込み要求レジスタのクリア）続い
て、ＣＰＵ２０５は割り込み要因Ｂに対応するフリップ
フロップ１０５の出力をクリアする動作を開始する。ま
ず、ＣＰＵ２０５は（１１０１１１１１）というデータ
を生成し、ＣＰＵ内の８ビットのレジスタにデータ（１
１０１１１１１）を書き込む。すなわちＣＰＵ２０５
は、割り込み要因Ｂに対応するビットのみがデータ０、
その他のビットがデータ１であるようなクリアデータを
作成し、そのクリアデータをＣＰＵ２０５内のレジスタ
に記憶させる。続いてＣＰＵ２０５は、このクリアデー
タをデータバス２１７へ出力する。データバス２１７に
与えられたクリアデータは、双方向データバス２２１を
介して割り込み要求回路２０１のデータ入力端子１４７
〜１５５に与えられる。今、フリップフロップ１０５は
データ１を、フリップフロップ１０１，１０３及び１０
７〜１０９はデータ０を出力しているので、アンドゲー
ト１１５のみが開いている。しかしデータ入力端子１５
１に与えられたデータは０であるので、フリップフロッ
プ１０５のデータ入力端子Ｄにはデータ０が与えられ
る。またアンドゲート１１１，１１３及び１１７〜１１
９は閉じているので、フリップフロップ１０１，１０３
及び１０７〜１０９のデータ入力端子Ｄは、データ入力
端子１４７，１４９及び１５３〜１５５に与えられたデ
ータに関わらずデータ０が与えられる。なお、割り込み
要求回路２０３についても、同様にクリアデータが与え
られる。しかし、ＣＰＵ２０５は割り込み要求回路２０
３を選択しないので、このクリアデータは割り込み要求
回路２０３の動作には何ら影響しない。

【００４８】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ｂに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００４９】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、全てのフリップフロップ１０１
〜１０９のデータ入力端子Ｄにはデータ０が与えられて
いるので、各フリップフロップ１０１〜１０９は各ゲー
ト端子Ｇに与えられた書き込み信号に応答してデータ０
を出力する。

【００５０】以上のように割り込み要求回路２０１内の
割り込み要求レジスタの出力は、（００１０００００）
から（００００００００）へ変化する。すなわち、割り
込み要求レジスタの割り込み要因Ｂに対応するデータが
クリアされる。

【００５１】この時点で割り込み要求レジスタの出力は
全て０になるので、ＣＰＵ２０５は、周辺回路からの割
り込み要求が存在しないと判断する。従ってＣＰＵ２０
５は、中断していたメインの処理フローへ復帰する。

【００５２】以上説明した本発明の一実施例によれば、
以下のような利点がある。

【００５３】ＣＰＵへの割り込み要求は、ＣＰＵの動作
とは非同期にしかも複数発生する。しかし本発明によれ
ば、上述のようにＣＰＵが割り込み要因Ａに関する割り
込み処理を行っている間に、新たに他の周辺回路からの
割り込み要因Ｂが発生した場合であっても、割り込み要
因Ｂに対応するフリップフロップの出力はクリアされな
い。従って、ＣＰＵは割り込み要因Ａに関するクリア動
作の終了後も、割り込み要因Ｂが発生していることを認
識できる。したがって、割り込み要因Ｂに関する割り込
み処理は無視されずに実行される。

【００５４】また本発明におけるクリアデータの構成
は、クリアしたい割り込み要因に対応するフリップフロ
ップに与えられた第１のデータと、他のフリップフロッ
プすなわち他の割り込み要因に対応するフリップフロッ
プおよび割り込み要因が発生していないフリップフロッ
プに一律に与えられた第２のデータとによって構成され
ている。従ってＣＰＵが生成するクリアデータは、第２
のデータで構成された複数のビットのうちの１ビットの
みを第１のデータに変更するだけで生成できる。よっ
て、クリアデータの生成に必要な時間はわずかであり、
クリアデータの生成によってＣＰＵの動作速度を低下さ
せることはない。

【００５５】また、本発明によれば、割り込み要求回路
が示す割り込み要求（割り込み要求レジスタの出力）の
クリア動作は、データバスに転送されるデータによって
実行される。つまり、本発明によれば、発生した割り込
み要因に対応するフリップフロップのみを選択的にクリ
アするための割り込みクリアセレクタ等といった専用の
回路を必要としない。従って、システム全体としての回
路規模を増大することなく、確実に割り込みの処理を実
行できる。

【００５６】次に、本発明の割り込み要求回路の他の実
施例の構成を説明する。

【００５７】図４は、本発明の割り込み要求回路の他の
実施例の構成を示す図である。なお図４において、図１
と同一の構成には同一符号を付与している。

【００５８】図４に示す割り込み要求回路と図１に示す
割り込み要求回路との違いは、各割り込み要求入力端子
１３７〜１４５が各フリップフロップ１０１〜１０９の
リセット端子Ｒに各々接続されている点、リセット端子
１６７がフリップフロップ１０１〜１０９のセット端子
Ｓに接続されている点、オアゲート４０１〜４０９が各
フリップフロップ１０１〜１０９のデータ端子Ｄに各々
接続されている点である。その他の構成は図１と同様で
ある。また、図２のシステムにおける図４の割り込み要
求回路の位置づけについても、図１と図２との関係と同
様であるので特に説明しない。

【００５９】次に、図４に示す本発明の割り込み要求回
路の動作を図５のタイムチャートを用いて説明する。図
４に示す割り込み要求回路の動作と図１に示す割り込み
要求回路の動作との違いは、周辺回路に割り込み要因が
発生したときフリップフロップのデータ出力端子Ｑがデ
ータ０を出力するという点である。

【００６０】（割り込み要因Ａ発生）まず各フリップフ
ロップで構成された割り込み要求レジスタが、リセット
端子１６７に与えられたリセット信号によって初期設定
されているとする。すなわち、各フリップフロップは、
各データ出力端子Ｑからデータ１を出力する。（データ
０は例えば０Ｖであり、データ１は例えば５Ｖであ
る。）次にＡ／Ｄ変換回路２０９が例えば外部から与え
られたアナログデータをディジタルデータに変換すると
いう割り込み要因Ａを発生する。この割り込み要因Ａ
は、割り込み要求信号として割り込み要求回路２０１内
の割り込み要求入力端子１３７に与えられる。割り込み
要求入力端子１３７に与えられた割り込み要求信号は、
フリップフロップ１０１のリセット端子Ｒに与えられる
ので、フリップフロップ１０１のデータ出力端子Ｑから
出力されるデータは１から０に変化する。今その他の周
辺回路には、割り込み要因が存在していないので、フリ
ップフロップ１０３〜１０９はリセットされない。従っ
て、フリップフロップ１０３〜１０９のデータ出力端子
Ｑから出力されるデータは１のままである。図５の上部
に示すように、割り込み要求レジスタの内容は、結果と
して（０１１１１１１１）となる。

【００６１】（割り込み要求出力信号発生）フリップフ
ロップ１０１のデータ出力端子Ｑが１から０に変化する
と、割り込み要求信号出力回路１３５はこの変化を検出
し、ＣＰＵ２０５へ割り込み要求出力信号を出力する。
ＣＰＵ２０５は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にＣＰＵ２０５は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。

【００６２】（割り込み要求レジスタのデータ読み出
し）まずＣＰＵ２０５は、割り込み要求回路２０１内の
割り込み要求レジスタの内容を読み出すために、読み出
し許可信号ＲＤを出力するとともに、割り込み要求回路
２０１を選択するアドレス信号をアドレスバス２１９へ
出力する。アドレスデコーダ２０７は、ＣＰＵから出力
されたアドレス信号をデコードし割り込み要求回路２０
１を選択する選択信号を出力する。アンドゲート１２３
は、この選択信号と読み出し許可信号ＲＤに応答して読
み出し信号を出力する。一方アンドゲート１２１は書き
込み許可信号ＷＲが出力されていないので、書き込み信
号を出力しない。また、ＣＰＵ２０５は割り込み要求回
路２０３を選択していないので、アンドゲート２２３及
び２２５はディスエーブル状態である。

【００６３】ゲート回路１２５〜１３３は、アンドゲー
ト１２３から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ１０１〜１０９のデータ
出力端子Ｑと、各フリップフロップ１０１〜１０９の各
々に対応するデータ出力端子１５７〜１６５との間を電
気的に導通させる。フリップフロップ１０１のデータ出
力端子Ｑはデータ０を出力しているのでデータ出力端子
１５７にデータ０が与えられ、その他のフリップフロッ
プ１０３〜１０９のデータ出力端子Ｑはデータ１を出力
しているのでデータ出力端子１５９〜１６５にはデータ
１が与えられる。データ出力端子１５７〜１６５に与え
られた各データは、双方向データバス２２１を介してデ
ータバス２１７に与えられる。そしてＣＰＵ２０５は、
データバス２１７に与えられたこの８ビットのデータを
ＣＰＵ２０５内のレジスタに読み込む。今データバス２
１７は、（０１１１１１１１）になっているので、ＣＰ
Ｕ２０５は割り込み要求回路２０１内の割り込み要求レ
ジスタの内容が（０１１１１１１１）であることを認識
する。すなわちＣＰＵ２０５は、割り込み要因Ａが、Ａ
／Ｄ変換回路２０９で発生したことを認識する。

【００６４】ＣＰＵ２０５は、この割り込み要因Ａが、
ＣＰＵ２０５が現在実行しているメインの処理に優先す
るかどうか判断する。もしこの割り込み要因Ａが、現在
実行している処理よりも優先度が高いものであれば、Ｃ
ＰＵ２０５は直ちにあるいは、現在の処理を終了させた
後直ちにアナログデータをディジタルデータに変換する
処理フローに入る。すなわちＣＰＵ２０５は、メインの
処理フロー中にＡ／Ｄ変換処理を割り込ませる。ここ
で、割り込み処理を実行するタイミングは、プログラム
によって異なるため、割り込みの要求があった後の他の
処理を行った後でも良い。ここでは、ＣＰＵ２０５は、
現在の処理を終了させた後直ちにＡ／Ｄ変換処理を行う
フローに入る。Ａ／Ｄ変換回路２０９は、ＣＰＵ２０５
が制御するＡ／Ｄ変換フローにしたがって、図示しない
周辺回路から与えられたアナログデータをディジタルデ
ータに変換する。変換されたディジタルデータは、ＣＰ
Ｕ２０５の命令によって、データバス２１７を介して例
えばＲＡＭ２１５へ転送される。

【００６５】（割り込み要求レジスタのクリア（割り込
み要因Ｂが発生していない場合））ＣＰＵ２０５は、割
り込み処理を終了させた後、割り込み要因Ａに対応する
フリップフロップ１０１の出力をクリアする動作を開始
する。まず、ＣＰＵ２０５は（１０００００００）とい
うデータを生成し、ＣＰＵ内の８ビットのレジスタにデ
ータ（１０００００００）を書き込む。すなわちＣＰＵ
２０５は、割り込み要因Ａに対応するビットのみがデー
タ１、その他のビットがデータ０であるようなクリアデ
ータを作成し、そのクリアデータをＣＰＵ２０５内のレ
ジスタに記憶させる。続いてＣＰＵ２０５は、このクリ
アデータをデータバス２１７へ出力する。データバス２
１７に与えられたクリアデータは、双方向データバス２
２１を介して割り込み要求回路２０１のデータ入力端子
１４７〜１５５に与えられる。今、フリップフロップ１
０１はデータ０を出力しているので、データ入力端子１
４７に与えられたデータ１は、オアゲート４０１を通過
してフリップフロップ１０１のデータ入力端子Ｄに与え
られる。フリップフロップ１０３〜１０９はデータ１を
出力しているので、データ入力端子１４９〜１５５に与
えられたデータ０は、オアゲート４０３〜４０９を通過
して各フリップフロップ１０３〜１０９のデータ入力端
子Ｄに与えられる。なお、割り込み要求回路２０３につ
いても、同様にクリアデータが与えられる。しかし後述
するように、ＣＰＵ２０５は割り込み要求回路２０３を
選択しないので、このクリアデータは割り込み要求回路
２０３の動作には何ら影響しない。

【００６６】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ａに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００６７】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、フリップフロップ１０１のデー
タ入力端子Ｄにはデータ１が与えられているので、フリ
ップフロップ１０１は、ゲート端子Ｇに与えられた書き
込み信号に応答してデータ１を出力する。他のフリップ
フロップ１０３〜１０９も同様に、各ゲート端子Ｇに与
えられた書き込み信号に応答してデータ１を出力する。
以上のように割り込み要求回路２０１内の割り込み要求
レジスタの出力は、（０１１１１１１１）から（１１１
１１１１１）へ変化する。すなわち、割り込み要求レジ
スタの割り込み要因Ａに対応するデータがクリアされた
ことになる。以上は、割り込みレジスタをクリアする前
に他の割り込み要因が発生しなかった場合の動作につい
て説明したが、以下他の割り込み要因が発生した場合の
動作について説明する。

【００６８】（割り込み要因Ｂ発生）割り込み要因Ａが
発生した後、この割り込み要因Ａに対応する割り込み要
求レジスタのデータをクリアする前に、Ｉ／Ｏ回路２１
３が内部に異常があることを示す割り込み要因Ｂを発生
したとする。この割り込み要因Ｂは、割り込み要求信号
として割り込み要求回路２０１内の割り込み要求入力端
子１４１に与えられる。割り込み要求入力端子１４１に
与えられた割り込み要求信号は、フリップフロップ１０
５のリセット端子Ｒに与えられるので、フリップフロッ
プ１０５のデータ出力端子Ｑから出力されるデータは１
から０に変化する。今Ａ／Ｄ変換回路２０９で発生した
割り込み要因Ａによって、フリップフロップ１０１のみ
データ０を出力しているので、割り込み要求レジスタの
内容は結果として（０１０１１１１１）となる。

【００６９】（割り込み要求出力信号発生）フリップフ
ロップ１０５のデータ出力端子Ｑが１から０に変化する
と、割り込み要求信号出力回路１３５はこの変化を検出
し、ＣＰＵ２０５へ割り込み要求出力信号を出力する。
ＣＰＵ２０５は、この割り込み要求出力信号を受信する
ことによって、何れかの回路に割り込み要因が発生した
ことを認識する。次にＣＰＵ２０５は、割り込み要因が
発生している回路を特定し、その割り込み要因を受け付
けるべきか、受け付けるとしたらいつ受け付けるのか等
を判断する。今ＣＰＵ２０５は、割り込み要因Ａに対応
する割り込み要求レジスタのデータをクリアする動作を
行おうとしているので、この判断は割り込み要求レジス
タのデータをクリアした後に行われる。

【００７０】（割り込み要求レジスタのクリア）ＣＰＵ
２０５は、割り込み要因Ａに関する割り込み処理を終了
させた後、割り込み要因Ａに対応するフリップフロップ
１０１の出力をクリアする動作を開始する。まず、ＣＰ
Ｕ２０５は（１０００００００）というデータを生成
し、ＣＰＵ内の８ビットのレジスタにデータ（１０００
００００）を書き込む。すなわちＣＰＵ２０５は、割り
込み要因Ａに対応するビットのみがデータ１、その他の
ビットがデータ０であるようなクリアデータを作成し、
そのクリアデータをＣＰＵ２０５内のレジスタに記憶さ
せる。続いてＣＰＵ２０５は、このクリアデータをデー
タバス２１７へ出力する。データバス２１７に与えられ
たクリアデータは、双方向データバス２２１を介して割
り込み要求回路２０１のデータ入力端子１４７〜１５５
に与えられる。今、フリップフロップ１０１はデータ０
を出力しているので、フリップフロップ１０１のデータ
入力端子Ｄにはデータ１が与えられる。フリップフロッ
プ１０５も同様にデータ０を出力しているが、データ入
力端子１５１にはデータ０が与えられているので、フリ
ップフロップ１０５のデータ入力端子Ｄにはデータ０が
与えられる。フリップフロップ１０３及び１０７〜１０
９はデータ１を出力しているので、フリップフロップ１
０３及び１０７〜１０９のデータ入力端子Ｄにはデータ
入力端子１４９及び１５３〜１５５に与えられたデータ
に関わらずデータ１が与えられる。なお、割り込み要求
回路２０３についても、同様にクリアデータが与えられ
る。しかし後述するように、ＣＰＵ２０５は割り込み要
求回路２０３を選択しないので、このクリアデータは割
り込み要求回路２０３の動作には何ら影響しない。

【００７１】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ａに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００７２】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、フリップフロップ１０１のデー
タ入力端子Ｄにはデータ１が与えられているので、フリ
ップフロップ１０１は、ゲート端子Ｇに与えられた書き
込み信号に応答してデータ１を出力する。またフリップ
フロップ１０５のデータ入力端子Ｄにはデータ０が与え
られているので、フリップフロップ１０５は、ゲート端
子Ｇに与えられた書き込み信号に応答してデータ０を出
力する。フリップフロップ１０３及び１０７〜１０９
は、各ゲート端子Ｇに与えられた書き込み信号に応答し
てデータ１を出力する。以上のように割り込み要求回路
２０１内の割り込み要求レジスタの出力は、（０１０１
１１１１）から（１１０１１１１１）へ変化する。すな
わち、割り込み要求レジスタの割り込み要因Ｂに対応す
るデータがクリアされずに、割り込み要因Ａに対応する
データのみクリアされる。

【００７３】（割り込み要求レジスタのデータ読み出
し）次にＣＰＵ２０５は、先に割り込み要求回路２０１
から出力された割り込み要求出力信号に基づき、割り込
み要因が発生している回路を特定するために、割り込み
要求回路２０１へアクセスする。そしてＣＰＵ２０５
は、その割り込み要因を受け付けるべきか、受け付ける
としたらいつ受け付けるのか等を判断する。

【００７４】まずＣＰＵ２０５は、割り込み要求回路２
０１内の割り込み要求レジスタの内容を読み出すため
に、読み出し許可信号ＲＤを出力するとともに、割り込
み要求回路２０１を選択するアドレス信号をアドレスバ
ス２１９へ出力する。アドレスデコーダ２０７は、ＣＰ
Ｕから出力されたアドレス信号をデコードし割り込み要
求回路２０１を選択する選択信号を出力する。アンドゲ
ート１２３は、この選択信号と読み出し許可信号ＲＤに
応答して読み出し信号を出力する。一方アンドゲート１
２１は書き込み許可信号ＷＲが出力されていないので、
書き込み信号を出力しない。また、ＣＰＵ２０５は割り
込み要求回路２０３を選択していないので、アンドゲー
ト２２３及び２２５はディスエーブル状態である。

【００７５】ゲート回路１２５〜１３３は、アンドゲー
ト１２３から出力された読み出し信号に応答してオン状
態になり、各フリップフロップ１０１〜１０９のデータ
出力端子Ｑと、各フリップフロップ１０１〜１０９の各
々に対応するデータ出力端子１５７〜１６５との間を電
気的に導通させる。フリップフロップ１０５のデータ出
力端子Ｑはデータ０を出力しているので、データ出力端
子１６１にデータ０が与えられ、フリップフロップ１０
１，１０３及び１０７〜１０９のデータ出力端子Ｑはデ
ータ１を出力しているのでデータ出力端子１５７，１５
９及び１６３〜１６５にはデータ１が与えられる。

【００７６】データ出力端子１５７〜１６５に与えられ
た各データは、双方向データバス２２１を介してデータ
バス２１７に与えられる。そしてＣＰＵ２０５は、デー
タバス２１７に与えられたこの８ビットのデータをＣＰ
Ｕ２０５内のレジスタに読み込む。今データバス２１７
は、（１１０１１１１１）になっているので、ＣＰＵ２
０５は割り込み要求回路２０１内の割り込み要求レジス
タの内容が（１１０１１１１１）であることを認識す
る。すなわちＣＰＵ２０５は、新たに割り込み要因Ｂ
が、Ｉ／Ｏ回路２１３で発生したことを認識する。ＣＰ
Ｕ２０５は、この割り込み要因Ｂが、ＣＰＵ２０５が現
在実行している処理に優先するかどうか判断する。もし
この割り込み要因Ｂが、現在実行している処理よりも優
先度が高いものであれば、ＣＰＵ２０５は直ちに割り込
み要因Ｂに関する処理フローに入る。すなわちＣＰＵ２
０５は、メインの処理フロー中に割り込み要因Ｂに関す
る処理を割り込ませる。ここでは、割り込み要因Ｂに関
する処理は直ちに実行することとする。

【００７７】ＣＰＵ２０５は、割り込み要因ＢによりＩ
／Ｏ回路２１３が異常によって使用できなくなったもの
と判断する。そしてＣＰＵ２０５は、以後Ｉ／Ｏ回路２
１１を使用する命令が与えられたときは、Ｉ／Ｏ回路２
１１が使用されるように処理フローの変更の処理を行
う。

【００７８】（割り込み要求レジスタのクリア）続い
て、ＣＰＵ２０５は割り込み要因Ｂに対応するフリップ
フロップ１０５の出力をクリアする動作を開始する。ま
ず、ＣＰＵ２０５は（００１０００００）というデータ
を生成し、ＣＰＵ内の８ビットのレジスタにデータ（０
０１０００００）を書き込む。すなわちＣＰＵ２０５
は、割り込み要因Ｂに対応するビットのみがデータ１、
その他のビットがデータ０であるようなクリアデータを
作成し、そのクリアデータをＣＰＵ２０５内のレジスタ
に記憶させる。続いてＣＰＵ２０５は、このクリアデー
タをデータバス２１７へ出力する。データバス２１７に
与えられたクリアデータは、双方向データバス２２１を
介して割り込み要求回路２０１のデータ入力端子１４７
〜１５５に与えられる。今、フリップフロップ１０５は
データ０を出力しているので、フリップフロップ１０１
のデータ入力端子Ｄにはオアゲート４０５を介してデー
タ１が与えられる。フリップフロップ１０１，１０３及
び１０７〜１０９はデータ１を出力しているので、フリ
ップフロップ１０１，１０３及び１０７〜１０９のデー
タ入力端子Ｄにはデータ入力端子１４７，１４９及び１
５３〜１５５に与えられたデータに関わらずデータ１が
与えられる。なお、割り込み要求回路２０３について
も、同様にクリアデータが与えられる。しかし後述する
ように、ＣＰＵ２０５は割り込み要求回路２０３を選択
しないので、このクリアデータは割り込み要求回路２０
３の動作には何ら影響しない。

【００７９】続いてＣＰＵ２０５は、割り込み要求レジ
スタの割り込み要因Ｂに対応するデータをクリアするた
めに、書き込み許可信号ＷＲを出力するとともに、割り
込み要求回路２０１を選択するアドレス信号をアドレス
バス２１９へ出力する。アドレスデコーダ２０７は、Ｃ
ＰＵから出力されたアドレス信号をデコードし割り込み
要求回路２０１を選択する選択信号を出力する。アンド
ゲート１２１は、この選択信号と書き込み許可信号ＷＲ
に応答して書き込み信号を出力する。一方アンドゲート
１２３は読み出し許可信号ＲＤが出力されていないの
で、読み出し信号を出力しない。また、ＣＰＵ２０５は
割り込み要求回路２０３を選択していないので、アンド
ゲート２２３及び２２５はディスエーブル状態である。

【００８０】書き込み信号が各フリップフロップ１０１
〜１０９のゲート端子Ｇに与えられると、各フリップフ
ロップ１０１〜１０９はデータ入力端子Ｄに与えられた
データを取り込み、取り込んだデータをデータ出力端子
Ｑに出力する。ここで、全てのフリップフロップ１０１
〜１０９のデータ入力端子Ｄにはデータ１が与えられて
いるので、各フリップフロップ１０１〜１０９は各ゲー
ト端子Ｇに与えられた書き込み信号に応答してデータ１
を出力する。

【００８１】以上のように割り込み要求回路２０１内の
割り込み要求レジスタの出力は、（１１０１１１１１）
から（１１１１１１１１）へ変化する。すなわち、割り
込み要求レジスタの割り込み要因Ｂに対応するデータが
クリアされる。

【００８２】この時点で割り込み要求レジスタの出力は
全て１になるので、ＣＰＵ２０５は、周辺回路からの割
り込み要求が存在しないと判断する。従ってＣＰＵ２０
５は、中断していたメインの処理フローへ復帰する。

【００８３】以上のように図４に示したオアゲートを用
いた割り込み要求回路は、各フリップフロップのデータ
出力端子Ｑから出力されたデータが０の場合に割り込み
要求が発生したことを示す回路である。一方図１に示し
たアンドゲートを用いた割り込み要求回路は、各フリッ
プフロップのデータ出力端子Ｑから出力されたデータが
１の場合に割り込み要求が発生したことを示す回路であ
る。これら２つの割り込み要求回路の動作は基本的には
同じであるため、設計者はマイコン等のシステム（プロ
グラム）開発の際に、両者のいずれか有利な方を選択す
ることができる。すなわち、２種の割り込み要求回路を
提供することによりマイコン等のシステム全体の特性を
考慮した設計が可能になる。

【００８４】次に、図１に示した割り込み要求回路の変
形例を図６を用いて説明する。

【００８５】図６に示す回路は、アンドゲートを内部に
取り込んだフリップフロップである。すなわち図６に示
すフリップフロップは、図１に示した各フリップフロッ
プの前段に接続されたアンドゲートを省略した回路であ
る。

【００８６】但し、図１で示した書き込み信号Ｇは、図
６においては相補信号を使用し（例えばインバータで、
書き込み信号Ｇを反転させて書き込み信号反転Ｇを生成
している。）、データ出力端子Ｑに出力される信号も相
補信号を使用している。

【００８７】また、図６においては、図１で示した各フ
リップフロップのリセット端子Ｒに相当するリセット端
子反転Ｒを使用している。

【００８８】図６のフリップフロップ回路は、トランジ
スタＭ１，Ｍ２で構成され書き込み信号Ｇ（書き込み信
号反転Ｇ）に応答してデータ入力端子Ｄに与えられたデ
ータを転送するトランスファーゲート６０１と、トラン
ジスタＭ３，Ｍ４で構成され書き込み信号Ｇ（書き込み
信号反転Ｇ）に応答してデータ出力端子Ｑに与えられた
データを転送するトランスファーゲート６０３と、リセ
ット端子反転Ｒに与えられるリセット信号が与えられる
トランジスタＭ１０，Ｍ１２と、セット端子Ｓに与えら
れるセット信号が与えられるトランジスタＭ５，Ｍ１１
とを有している。さらにフリップフロップ回路は、トラ
ンジスタＭ１３，Ｍ１４で構成され、入力端子がデータ
出力端子反転Ｑに接続され、出力端子がデータ出力端子
Ｑに接続されたインバータ６０５と、データ出力端子Ｑ
に与えられたデータが与えられるトランジスタＭ７，Ｍ
８とトランスファーゲート６０１及びトランスファーゲ
ート６０３の出力が与えられるトランジスタＭ６，Ｍ９
とを有している。

【００８９】次に図６に示すフリップフロップ回路の動
作を説明する。

【００９０】（リセット動作）リセット端子反転Ｒに
“Ｌ”レベルのリセット信号が与えられると、トランジ
スタＭ１０がオンするので電源電位（“Ｈ”レベル）が
データ出力端子反転Ｑに与えられる。データ出力端子反
転Ｑが“Ｈ”レベルになるとインバータ６０５の出力は
“Ｌ”レベルになる。一方、トランジスタＭ１２はオフ
するので接地電位（“Ｌ”レベル）とデータ出力端子反
転Ｑとの間の経路が電気的に遮断される。このようにデ
ータ出力端子Ｑが“Ｌ”レベルになりフリップフロップ
回路がリセットされる。

【００９１】（割り込み要求を受ける動作）次に割り込
み要求を受ける動作、すなわちセット動作について説明
する。

【００９２】セット端子Ｓに“Ｈ”レベルの割り込み要
求信号が与えられると、トランジスタＭ１１がオンする
のでトランジスタＭ１２のドレイン電位がデータ出力端
子反転Ｑに与えられる。このときリセット端子反転Ｒが
“Ｈ”レベルである、すなわちリセット動作中ではない
とするとトランジスタＭ１２はオンしているので、トラ
ンジスタＭ１２のドレイン電位は“Ｌ”レベルになって
いる。従って、データ出力端子反転Ｑは“Ｌ”レベルに
なる。インバータ６０５は、データ出力端子反転Ｑに与
えられた“Ｌ”レベルを反転し、データ出力端子Ｑを
“Ｈ”レベルにする。

【００９３】一方、トランジスタＭ５はオフするので電
源電位とデータ出力端子反転Ｑとの間の経路が電気的に
遮断される。なおリセット動作中でないならばトランジ
スタＭ１０はオフしているので、電源電位とデータ出力
端子反転Ｑとの間のいかなる経路も電気的に遮断される
ことになる。

【００９４】このようにデータ出力端子Ｑが“Ｈ”レベ
ルになりフリップフロップ回路がセットされる。よって
このフリップフロップ回路は、このフリップフロップ回
路に接続された周辺回路に割り込み要求が発生している
ことを示す。

【００９５】（割り込み要求をクリアする動作）次に割
り込み要求をクリアする動作（データ書き込み動作）、
つまりデータ端子Ｄに与えられたデータをデータ出力端
子Ｑ、反転Ｑに伝達する動作もしくはデータ出力端子
Ｑ、反転Ｑに与えられたデータを保持する動作について
説明する。

【００９６】まずデータ出力端子Ｑ及びデータ出力端子
反転Ｑの状態がそれぞれ“Ｌ”レベル、“Ｈ”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生していない場合のデ
ータ書き込み動作について説明する。

【００９７】データ出力端子Ｑが“Ｌ”レベルであると
トランジスタＭ７はオンし、トランジスタＭ８はオフす
る。このときセット端子Ｓは“Ｌ”レベルであり（セッ
ト動作中ではない）、リセット端子反転Ｒは“Ｈ”レベ
ルである（リセット動作中ではない）とすると、トラン
ジスタＭ５がオンするのでデータ出力端子反転Ｑは
“Ｈ”レベルになる。なおトランジスタＭ１０，Ｍ１１
はオフしており、トランジスタＭ１２はオンしている。
従って、トランジスタＭ１０を通して“Ｈ”レベルは伝
達されない。また、トランジスタＭ８，Ｍ１１がオフし
ているので、接地電位とデータ出力端子反転Ｑとの間の
経路は遮断されており、データ出力端子反転Ｑには
“Ｌ”レベルは伝達されない。

【００９８】ここで、書き込み信号Ｇが“Ｌ”レベル
（書き込み信号反転Ｇは“Ｈ”レベルである。）である
と、トランスファーゲート６０１がオフし、トランスフ
ァーゲート６０３がオンするので、データ出力端子Ｑの
“Ｌ”レベルがトランジスタＭ６，Ｍ９のゲートに転送
される。すると先にオンしているトランジスタＭ７に加
えてトランジスタＭ６もオンし、電源電位がトランジス
タＭ６を通してデータ出力端子反転Ｑに与えられる。

【００９９】次に書き込み信号Ｇが“Ｈ”レベル（書き
込み信号反転Ｇは“Ｌ”レベルである。）に変化する
と、トランスファーゲート６０１がオンし、トランスフ
ァーゲート６０３がオフするので、今度はデータ入力端
子Ｄに与えられたデータがトランジスタＭ６，Ｍ９のゲ
ートに転送される。ここでデータ入力端子Ｄに与えられ
たデータが“Ｌ”レベルであるとするとトランジスタＭ
６，Ｍ９の状態は以前の状態、すなわち書き込み信号Ｇ
が“Ｌ”レベル（書き込み信号反転Ｇは“Ｈ”レベルで
ある。）であった時の状態と変わらない。従って、デー
タ出力端子Ｑ、反転Ｑの状態は変化しない。（もともと
リセット状態にあったフリップフロップは、データ０が
書き込まれても状態は変化しない。）一方、データ入力
端子Ｄに与えられたデータが“Ｈ”レベルであるとする
とトランジスタＭ６がオフし、トランジスタＭ９がオン
する。しかしながら、トランジスタＭ８がオフしている
ため、トランジスタＭ９のドレインに接地電位が伝達さ
れてもデータ出力端子反転Ｑには“Ｌ”レベルが伝達さ
れない。従って、データ出力端子Ｑ、反転Ｑの状態は変
化しない。

【０１００】以上のようにこのフリップフロップ回路
は、データ出力端子Ｑに与えられたデータが０、データ
出力端子反転Ｑに与えられたデータが１である場合に
は、データ出力端子Ｑ及びデータ出力端子反転Ｑに与え
られたデータがデータ入力端子Ｄに与えられたデータに
よって変化しない回路である。すなわちこのフリップフ
ロップ回路は、外部から与えられたデータ１が書き込ま
れない回路である。

【０１０１】次にデータ出力端子Ｑ及びデータ出力端子
反転Ｑの状態がそれぞれ“Ｈ”レベル、“Ｌ”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生している場合のデー
タ書き込み動作について説明する。

【０１０２】データ出力端子Ｑが“Ｈ”レベルであると
トランジスタＭ７はオフし、トランジスタＭ８はオンす
る。ここで、書き込み信号Ｇが“Ｌ”レベル（書き込み
信号反転Ｇは“Ｈ”レベルである。）であると、トラン
スファーゲート６０１がオフし、トランスファーゲート
６０３がオンするので、データ出力端子Ｑの“Ｈ”レベ
ルがトランジスタＭ６，Ｍ９のゲートに転送される。す
るとトランジスタＭ６がオフし、トランジスタＭ９がオ
ンする。このときセット端子Ｓは“Ｌ”レベルであり
（セット動作中ではない）、リセット端子反転Ｒは
“Ｈ”レベルである（リセット動作中ではない）とする
と、トランジスタＭ５及びＭ１２がオンし、トランジス
タＭ１０，Ｍ１１はオフする。従って、データ出力端子
反転ＱにはトランジスタＭ８，Ｍ９，Ｍ１２を通して
“Ｌ”レベルが伝達される。データ出力端子反転Ｑに与
えられたこの“Ｌ”レベルは、インバータ６０５で反転
されてデータ出力端子Ｑに与えられる。つまりフリップ
フロップ回路は、データ１を保持する。

【０１０３】次に書き込み信号Ｇが“Ｈ”レベル（書き
込み信号反転Ｇは“Ｌ”レベルである。）に変化する
と、トランスファーゲート６０１がオンし、トランスフ
ァーゲート６０３がオフするので、今度はデータ入力端
子Ｄに与えられたデータがトランジスタＭ６，Ｍ９のゲ
ートに転送される。ここでデータ入力端子Ｄに与えられ
たデータが“Ｌ”レベルであるとするとトランジスタＭ
６がオフからオンに変化し、トランジスタＭ９がオンか
らオフに変化する。従って、電源電位がトランジスタＭ
５，Ｍ６を通してデータ出力端子反転Ｑに伝達される。
そしてインバータ６０５はデータ出力端子反転Ｑのレベ
ルを反転し、データ出力端子Ｑを“Ｌ”レベルにする。
なおトランジスタＭ９がオフするので、接地電位とデー
タ出力端子反転Ｑとの間の経路は電気的に遮断される。

【０１０４】一方、データ入力端子Ｄに与えられたデー
タが“Ｈ”レベルであるとすると、トランジスタＭ６が
オフし、トランジスタＭ９がオンする。すなわちトラン
ジスタＭ６，Ｍ９の状態は、書き込み信号Ｇが“Ｌ”レ
ベル（書き込み信号反転Ｇは“Ｈ”レベルである。）で
あった時の状態と変わらない。従って、データ出力端子
Ｑ、反転Ｑの状態は変化しない。（もともとセット状態
にあったフリップフロップは、データ１が書き込まれて
も状態は変化しない。）このようにこのフリップフロッ
プ回路は、データ出力端子Ｑに与えられたデータが１、
データ出力端子反転Ｑに与えられたデータが０である場
合には、データ入力端子Ｄに０を与えることによっての
みそのデータ出力端子Ｑの状態を変化させることができ
る回路である。

【０１０５】以上の書き込み動作に基づき、クリア対象
であるフリップフロップ回路にのみデータ０を書き込
み、クリア対象ではないフリップフロップ回路にはデー
タ１を書き込むことによって、クリア対象であるフリッ
プフロップ回路のみに対する割り込み要求のクリア動作
が実行できる。

【０１０６】図６に示したフリップフロップ回路は、ト
ランジスタＭ７，Ｍ８を追加することによって、図１に
示したフリップフロップとアンドゲートとからなる回路
と同様の動作を実現できる。具体的には図６に示したフ
リップフロップ回路は、図１の回路と同様の動作を実現
するために、図１の回路よりもＭＯＳトランジスタを４
つ削減できる。従って、ＩＣ化する際、回路面積が小さ
い割り込み要求回路を提供することができる。

【０１０７】次に、図４に示した割り込み要求回路の変
形例を図７を用いて説明する。

【０１０８】図７に示す回路は、オアゲートを内部に取
り込んだフリップフロップである。すなわち図７に示す
フリップフロップは、図４に示した各フリップフロップ
の前段に接続されたオアゲートを省略した回路である。

【０１０９】但し、図４で示した書き込み信号Ｇは、図
７においては相補信号を使用し（例えばインバータで、
書き込み信号Ｇを反転させて書き込み信号反転Ｇを生成
している。）、データ出力端子Ｑに出力される信号も相
補信号を使用している。

【０１１０】また、図７においては、図４で示した各フ
リップフロップのリセット端子Ｒに相当するリセット端
子反転Ｒを使用している。

【０１１１】図７に示すフリップフロップ回路と図６に
示すフリップフロップ回路との構成の差異は、トランジ
スタＭ７，Ｍ８の接続関係のみである。図６に示すフリ
ップフロップ回路では、トランジスタＭ６とトランジス
タＭ７が並列に接続されているのに対し、図７に示すフ
リップフロップ回路では、直列に接続されている。また
図６に示すフリップフロップ回路では、トランジスタＭ
８とトランジスタＭ９が直列に接続されているのに対
し、図７に示すフリップフロップ回路では、並列に接続
されている。

【０１１２】次に図７に示すフリップフロップ回路の動
作を説明する。

【０１１３】このフリップフロップ回路のリセット動作
及びセット動作は、図６に示すフリップフロップ回路と
同じであるので省略する。

【０１１４】（割り込み要求をクリアする動作）次に割
り込み要求をクリアする動作（データ書き込み動作）、
つまりデータ端子Ｄに与えられたデータをデータ出力端
子Ｑ、反転Ｑに伝達する動作もしくはデータ出力端子
Ｑ、反転Ｑに与えられたデータを保持する動作について
説明する。

【０１１５】まずデータ出力端子Ｑ及びデータ出力端子
反転Ｑの状態がそれぞれ“Ｌ”レベル、“Ｈ”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生している場合のデー
タ書き込み動作について説明する。

【０１１６】データ出力端子Ｑが“Ｌ”レベルであると
トランジスタＭ７はオンし、トランジスタＭ８はオフす
る。ここで、書き込み信号Ｇが“Ｌ”レベル（書き込み
信号反転Ｇは“Ｈ”レベルである。）であると、トラン
スファーゲート６０１がオフし、トランスファーゲート
６０３がオンするので、データ出力端子Ｑの“Ｌ”レベ
ルがトランジスタＭ６，Ｍ９のゲートに転送され、トラ
ンジスタＭ６がオンし、トランジスタＭ９がオフする。
このときセット端子Ｓは“Ｌ”レベルであり（セット動
作中ではない）、リセット端子反転Ｒは“Ｈ”レベルで
ある（リセット動作中ではない）とすると、トランジス
タＭ５がオンする。従って、データ出力端子反転Ｑは、
トランジスタＭ５，Ｍ６，Ｍ７を通して“Ｈ”レベルに
なる。データ出力端子反転Ｑに与えられたこの“Ｈ”レ
ベルは、インバータ６０５で反転されてデータ出力端子
Ｑに与えられる。なおトランジスタＭ１０，Ｍ１１はオ
フしており、トランジスタＭ１２はオンしている。従っ
て、データ出力端子反転ＱにはトランジスタＭ１０を通
して“Ｈ”レベルは伝達されない。また、トランジスタ
Ｍ８，Ｍ１１がオフしているので、接地電位とデータ出
力端子反転Ｑとの間の経路は遮断されており、データ出
力端子反転Ｑには“Ｌ”レベルは伝達されない。

【０１１７】次に書き込み信号Ｇが“Ｈ”レベル（書き
込み信号反転Ｇは“Ｌ”レベルである。）に変化する
と、トランスファーゲート６０１がオンし、トランスフ
ァーゲート６０３がオフするので、今度はデータ入力端
子Ｄに与えられたデータがトランジスタＭ６，Ｍ９のゲ
ートに転送される。ここでデータ入力端子Ｄに与えられ
たデータが“Ｌ”レベルであるとするとトランジスタＭ
６，Ｍ９の状態は以前の状態、すなわち書き込み信号Ｇ
が“Ｌ”レベル（書き込み信号反転Ｇは“Ｈ”レベルで
ある。）であった時の状態と変わらない。従って、デー
タ出力端子Ｑ、反転Ｑの状態は変化しない。

【０１１８】一方、データ入力端子Ｄに与えられたデー
タが“Ｈ”レベルであるとすると、トランジスタＭ６が
オフし、トランジスタＭ９がオンする。従って、“Ｌ”
レベルがトランジスタＭ９，Ｍ１２を通してデータ出力
端子反転Ｑに伝達される。インバータ６０５は、データ
出力端子反転Ｑに与えられたこの“Ｌ”レベルを反転
し、データ出力端子Ｑを“Ｈ”レベルにする。

【０１１９】次にデータ出力端子Ｑ及びデータ出力端子
反転Ｑの状態がそれぞれ“Ｈ”レベル、“Ｌ”レベルで
ある場合、すなわちこのフリップフロップ回路に接続さ
れた周辺回路に割り込み要求が発生していない場合のデ
ータ書き込み動作について説明する。

【０１２０】データ出力端子Ｑが“Ｈ”レベルであると
トランジスタＭ７はオフし、トランジスタＭ８はオンす
る。ここで、書き込み信号Ｇが“Ｌ”レベル（書き込み
信号反転Ｇは“Ｈ”レベルである。）であると、トラン
スファーゲート６０１がオフし、トランスファーゲート
６０３がオンするので、データ出力端子Ｑの“Ｈ”レベ
ルがトランジスタＭ６，Ｍ９のゲートに転送され、トラ
ンジスタＭ６がオフし、トランジスタＭ９がオンする。
このときセット端子Ｓは“Ｌ”レベルであり（セット動
作中ではない）、リセット端子反転Ｒは“Ｈ”レベルで
ある（リセット動作中ではない）とすると、トランジス
タＭ１２がオンする。従って、データ出力端子反転Ｑ
は、トランジスタＭ８，Ｍ９及びＭ１２を通して“Ｌ”
レベルになる。インバータ６０５は、データ出力端子反
転Ｑに与えられたこの“Ｌ”レベルを反転し、データ出
力端子Ｑを“Ｈ”レベルにする。なおトランジスタＭ１
０，Ｍ１１はオフしている。従って、データ出力端子反
転ＱにはトランジスタＭ１０を通して“Ｈ”レベルは伝
達されない。

【０１２１】次に書き込み信号Ｇが“Ｈ”レベル（書き
込み信号反転Ｇは“Ｌ”レベルである。）に変化する
と、トランスファーゲート６０１がオンし、トランスフ
ァーゲート６０３がオフするので、今度はデータ入力端
子Ｄに与えられたデータがトランジスタＭ６，Ｍ９のゲ
ートに転送される。ここでデータ入力端子Ｄに与えられ
たデータが“Ｌ”レベルであるとすると、トランジスタ
Ｍ６がオフからオンに変化し、トランジスタＭ９がオン
からオフへ変化する。しかしながら、トランジスタＭ７
がオフしているので、データ出力端子反転Ｑには“Ｈ”
レベルが伝達されない。

【０１２２】一方、データ入力端子Ｄに与えられたデー
タが“Ｈ”レベルであるとすると、トランジスタＭ６，
Ｍ９の状態は以前の状態、すなわち書き込み信号Ｇが
“Ｌ”レベル（書き込み信号反転Ｇは“Ｈ”レベルであ
る。）であった時の状態と変わらない。従って、データ
出力端子Ｑ、反転Ｑの状態は変化しない。

【０１２３】このようにこのフリップフロップ回路は、
データ出力端子Ｑに与えられたデータが０、データ出力
端子反転Ｑに与えられたデータが１である場合には、デ
ータ入力端子Ｄに１を与えることによってのみそのデー
タ出力端子Ｑの状態を変化させることができる回路であ
る。

【０１２４】以上の書き込み動作に基づき、クリア対象
であるフリップフロップ回路にのみデータ１を書き込
み、クリア対象ではないフリップフロップ回路にはデー
タ０を書き込むことによって、クリア対象であるフリッ
プフロップ回路のみに対する割り込み要求のクリア動作
が実行できる。

【０１２５】図７に示したフリップフロップ回路は、ト
ランジスタＭ７，Ｍ８を追加することによって、図４に
示したフリップフロップとオアゲートとからなる回路と
同様の動作を実現できる。具体的には図７に示したフリ
ップフロップ回路は、図４の回路と同様の動作を実現す
るために、図４の回路よりもＭＯＳトランジスタを４つ
削減できる。従って、ＩＣ化する際、回路面積が小さい
割り込み要求回路を提供することができる。

【０１２６】

【発明の効果】以上詳細に説明したように、本発明によ
る割り込み要求処理方法は、第１の入力端子に第１のデ
ータを与えてこの第１の入力端子に対応した出力端子に
与えられた割り込み要求出力を維持させ、第１の入力端
子に第２のデータを与えて第１の入力端子に対応した出
力端子に与えられた割り込み要求出力をクリアするよう
にしたので、ＣＰＵへの割り込み要求がＣＰＵの動作と
は非同期にしかも複数発生しても、後から発生した割り
込み要求に関する処理を確実に実行できる。

【０１２７】また、本発明による割り込み要求回路は、
データを転送するための複数本のバスラインの各々に対
応しこのバスラインに転送されるデータを受信する複数
の第１の入力端子と、この複数本のバスラインの各々に
対応し割り込み要求信号が与えられる複数の第２の入力
端子と、この第２の入力端子の各々に対応した複数の出
力端子とを有するので、割り込み要求回路が示す割り込
み要求のクリア動作は、データバスに転送されるデータ
によって実行できる。すなわち本発明によれば、割り込
みクリアセレクタ等といった専用の回路を必要としない
ので、システム全体としての回路規模を増大することな
く、確実に割り込みの処理を実行できる。

【図面の簡単な説明】

【図１】本発明の割り込み要求回路の一実施例を示す図
である。

【図２】本発明の割り込み要求回路を取り込んだシステ
ムの一実施例を示す図である。

【図３】図１及び図２に示す本発明の割り込み要求回路
の動作を説明するタイムチャートである。

【図４】本発明の割り込み要求回路の他の実施例を示す
図である。

【図５】図２及び図４に示す本発明の割り込み要求回路
の動作を説明するタイムチャートである。

【図６】本発明の割り込み要求回路のフリップフロップ
の変形例を示す図である。

【図７】本発明の割り込み要求回路のフリップフロップ
の変形例を示す図である。

【符号の説明】

１０１，１０３，１０５，１０７，１０９ フリップ
フロップ １１１，１１３，１１５，１１７，１１９ アンドゲ
ート １３７，１３９，１４１，１４３，１４５ 割り込み
要求入力端子 １４７，１４９，１５１，１５３，１５５ データ入
力端子 １５７，１５９，１６１，１６３，１６５ データ出
力端子

フロントページの続き (72)発明者 大家 充也 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 小西 仁 栃木県芳賀郡芳賀町大字下高根沢4630番地 株式会社本田技術研究所内 (72)発明者 山岡 浩二 栃木県芳賀郡芳賀町大字下高根沢4630番地 株式会社本田技術研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 割り込み要求信号に応答して、割り込み
   要求が発生していることを示す第１のデータを保持する
   データ保持回路と、 第２及び第３のデータが与えられるバスラインと、 前記バスラインと前記データ保持回路との間に接続さ
   れ、前記第１のデータと前記第２のデータとに応答して
   前記データ保持回路が保持する前記第１のデータを維持
   するデータを出力し、前記第１のデータと前記第３のデ
   ータとに応答して前記データ保持回路が保持する前記第
   １のデータをクリアするデータを出力する論理回路とを
   有することを特徴とする割り込み要求回路。
2. 【請求項２】 前記第１及び第２のデータの論理レベル
   は１であり、前記第３のデータの論理レベルは０である
   ことを特徴とする請求項１記載の割り込み要求回路。
3. 【請求項３】 前記論理回路は、アンドゲートであるこ
   とを特徴とする請求項１記載の割り込み要求回路。
4. 【請求項４】 ＣＰＵへの割り込みの要求があることを
   示す第１のデータおよび割り込みの要求がないことを示
   す第２のデータを記憶することが可能な複数のデータ保
   持回路が示す割り込み要求の処理方法であって、 所定の前記データ保持回路に割り込み要求信号を与え当
   該データ保持回路に前記第１のデータを記憶させるステ
   ップと、 前記第１のデータを記憶したデータ保持回路に前記第２
   のデータを与えると同時に当該データ保持回路を除く全
   ての前記データ保持回路に前記第１のデータを与えるス
   テップとを有することを特徴とする割り込み要求の処理
   方法。
5. 【請求項５】 ＣＰＵへの割り込みの要求があることを
   示す第１のデータおよび割り込みの要求がないことを示
   す第２のデータを記憶することが可能な第１及び第２の
   データ保持回路が示す割り込み要求の処理方法であっ
   て、 前記第１のデータ保持回路に割り込み要求信号を与え当
   該第１のデータ保持回路に前記第１のデータを記憶させ
   るステップと、 前記第２のデータ保持回路に割り込み要求信号を与え当
   該第２のデータ保持回路に前記第１のデータを記憶させ
   るステップと、 前記第１のデータ保持回路に前記第２のデータを与える
   と同時に、前記第２のデータ保持回路に前記第１のデー
   タを与えるステップとを有することを特徴とする割り込
   み要求の処理方法。