JPS642177Y2 - - Google Patents
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- JPS642177Y2 JPS642177Y2 JP1980016143U JP1614380U JPS642177Y2 JP S642177 Y2 JPS642177 Y2 JP S642177Y2 JP 1980016143 U JP1980016143 U JP 1980016143U JP 1614380 U JP1614380 U JP 1614380U JP S642177 Y2 JPS642177 Y2 JP S642177Y2
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- 230000010365 information processing Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 4
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 101000861353 Shewanella frigidimarina (strain NCIMB 400) Fumarate reductase flavoprotein subunit Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Description
本考案は、情報処理装置、特に外部のメモリか
ら情報を得て、その情報に基づいて処理を実行す
る情報処理装置に関する。 近年、上記汎用の処理装置をソフトウエアで制
御して所定のテレビビデオゲーム等を行なう、い
わゆる、マイクロコンピユータ内蔵ゲームと呼ば
れるものが普及している。情報処理装置が前記ゲ
ームを実行する場合、その中に含まれる中央処理
装置（以下、CPUという）がゲーム実行の主な
制御を司つている。ソフトウエアはCPUを動作
させる命令部と制御部とからなり、予め開発され
たソフトウエア（プログラム）に従つて論理演算
機能をもつCPUは種々の制御動作を行なう。こ
の結果、複雑なテレビゲームもプログラム制御で
可能となる。従つて、ソフトウエアの開発が前記
ゲーム産業の命とも言えるもので、開発したソフ
トウエアの秘密保護が最大の課題となつている
が、現在ではこの秘密保護を確実に実行できる有
力な手段は提供されていない。 本考案は、このソフトウエアの秘密保護を簡単
な回路構成で達成できる情報処理装置を提供する
ことを目的とする。 本考案による情報処理装置は、プログラム情報
が転送される複数の信号線と各命令レジスタとの
間に設けられた複数のゲート回路と、プログラム
可能な読出し専用メモリ素子を有しプログラム可
能なゲート選択情報を格納する選択情報レジスタ
と、上記ゲート選択情報に応答して複数の信号線
の夫々と対応する命令レジスタとを接続するゲー
ト回路を選択する手段とを備えており、上記信号
線上のプログラム情報を選択したゲート回路を介
して命令レジスタに供給することを特徴とする。 ここで、従来の情報処理装置の構成図を第１図
及び第２図を参照して説明する。 第１図は、ソフトウエアプログラムを４ビツト
の命令コードとして有するメモリ（通常、読み出
し専用メモリ：ROMが用いられる）１が外部デ
ータバスext.Bを通して読み出され点線で囲まれ
たCPUの入力端子群１から並列に読み込まれ、
命令レジスタ２を介して命令デコーダ４に入力さ
れるまでの回路接続図である。CPUに読み込ま
れた命令コードは、その各ビツトが対応する内部
データバスint.Bを通して４ビツトからなる命令
レジスタ２に命令フエツチ・クロツク３（以下、
IFC３という）のタイミングで格納される。各命
令レジスタは第２図に示すように、対応する１本
の内部データバスint.B、すなわち命令コードの
１ビツトのみに接続されている。即ち、ROM１
から読み出された４ビツトの命令は夫々１対１で
対応する内部バスを介してこの内部バスに１対１
で接続された命令レジスタに入力される。この
後、命令レジスタ２から命令デコーダ４に入力さ
れ、CPU内部で実際に使われる信号群に分解さ
れ、それらの信号でCPUは動作する。従つて、
従来のCPUでは、上述の如く命令レジスタ２は
CPUの外部から入力した命令コードを命令デコ
ーダにただ一種類の方法で受け渡すのみであつ
た。一方、汎用のCPUは基本命令の機械語（命
令コード）が一般に公表されている為に、前記の
従来のCPUを用いる場合、ROM１に格納されて
いる命令コードは、このROMを切り開いてみた
り、あるいはROMの内容を読み出すことによつ
て、簡単に解読されてしまう。言い換えれば、ソ
フトウエアの秘密保護ができないという欠点をも
つていた。 一方、第３図〜第６図に本考案の一実施例を示
す情報処理装置の要部回路ブロツク図を示し、本
実施例の動作説明を以下に述べる。 本実施例では、説明を簡単にするため、ソフト
ウエアプログラムとして４ビツトの並列命令コー
ドを、又、回路としてはＮチヤンネルMOS集積
回路を一例に挙げて説明する。 本実施例によるCPU内部の要部を第３図に示
す。この例の場合は、外部のROM（ソフトウエ
アプログラム命令コードを記憶する）から読み出
された４ビツト並列の命令コードが外部バスを介
して、CPUの入力端子I1〜I4に接続されている。
入力端子I1〜I4に接続された内部データバスD1〜
D4は全て４ケの命令レジスタR1〜R4に共通に接
続されている。４図に命令レジスタ１ビツト分を
示す。ゲート回路として動作するトランジスタ
T1〜T4はゲート信号G1〜G4により所定の１個の
みが導通するように制御される。尚、第４図には
命令レジスタR1のゲート回路を示したもので、
R2〜R4の夫々のゲート回路は第４図のゲート接
続関係とは夫々に異なつた関係で接続されている
ものとする。これによりゲート信号G1が入力さ
れた場合には、例えば命令レジスタR1〜R4と内
部バスD1〜D4との接続はR1−D1，R2−D2，R3−
D3，R4−D4となり、ゲート信号G2が入力される
とR1−D2，R2−D1，R3−D4，R4−D3のように
接続されるように構成できる。 ゲート信号G1〜G4は第３図に示す分岐選択装
置５より出力される。第５図に分岐選択装置の一
例を示す。ここでG1〜G4の状態は命令コードク
エツチクロツク信号IFCと分岐選択アドレス発生
回路７から出力される選択信号ａ，ｂ，ｃ，ｄと
のアンド論理で決定される。選択信号ａ，ｂ，
ｃ，ｄは選択入力信号号ｅ，ｆによりあらかじめ
決定されており、第１表に示す選択信号を発生す
る。
ら情報を得て、その情報に基づいて処理を実行す
る情報処理装置に関する。 近年、上記汎用の処理装置をソフトウエアで制
御して所定のテレビビデオゲーム等を行なう、い
わゆる、マイクロコンピユータ内蔵ゲームと呼ば
れるものが普及している。情報処理装置が前記ゲ
ームを実行する場合、その中に含まれる中央処理
装置（以下、CPUという）がゲーム実行の主な
制御を司つている。ソフトウエアはCPUを動作
させる命令部と制御部とからなり、予め開発され
たソフトウエア（プログラム）に従つて論理演算
機能をもつCPUは種々の制御動作を行なう。こ
の結果、複雑なテレビゲームもプログラム制御で
可能となる。従つて、ソフトウエアの開発が前記
ゲーム産業の命とも言えるもので、開発したソフ
トウエアの秘密保護が最大の課題となつている
が、現在ではこの秘密保護を確実に実行できる有
力な手段は提供されていない。 本考案は、このソフトウエアの秘密保護を簡単
な回路構成で達成できる情報処理装置を提供する
ことを目的とする。 本考案による情報処理装置は、プログラム情報
が転送される複数の信号線と各命令レジスタとの
間に設けられた複数のゲート回路と、プログラム
可能な読出し専用メモリ素子を有しプログラム可
能なゲート選択情報を格納する選択情報レジスタ
と、上記ゲート選択情報に応答して複数の信号線
の夫々と対応する命令レジスタとを接続するゲー
ト回路を選択する手段とを備えており、上記信号
線上のプログラム情報を選択したゲート回路を介
して命令レジスタに供給することを特徴とする。 ここで、従来の情報処理装置の構成図を第１図
及び第２図を参照して説明する。 第１図は、ソフトウエアプログラムを４ビツト
の命令コードとして有するメモリ（通常、読み出
し専用メモリ：ROMが用いられる）１が外部デ
ータバスext.Bを通して読み出され点線で囲まれ
たCPUの入力端子群１から並列に読み込まれ、
命令レジスタ２を介して命令デコーダ４に入力さ
れるまでの回路接続図である。CPUに読み込ま
れた命令コードは、その各ビツトが対応する内部
データバスint.Bを通して４ビツトからなる命令
レジスタ２に命令フエツチ・クロツク３（以下、
IFC３という）のタイミングで格納される。各命
令レジスタは第２図に示すように、対応する１本
の内部データバスint.B、すなわち命令コードの
１ビツトのみに接続されている。即ち、ROM１
から読み出された４ビツトの命令は夫々１対１で
対応する内部バスを介してこの内部バスに１対１
で接続された命令レジスタに入力される。この
後、命令レジスタ２から命令デコーダ４に入力さ
れ、CPU内部で実際に使われる信号群に分解さ
れ、それらの信号でCPUは動作する。従つて、
従来のCPUでは、上述の如く命令レジスタ２は
CPUの外部から入力した命令コードを命令デコ
ーダにただ一種類の方法で受け渡すのみであつ
た。一方、汎用のCPUは基本命令の機械語（命
令コード）が一般に公表されている為に、前記の
従来のCPUを用いる場合、ROM１に格納されて
いる命令コードは、このROMを切り開いてみた
り、あるいはROMの内容を読み出すことによつ
て、簡単に解読されてしまう。言い換えれば、ソ
フトウエアの秘密保護ができないという欠点をも
つていた。 一方、第３図〜第６図に本考案の一実施例を示
す情報処理装置の要部回路ブロツク図を示し、本
実施例の動作説明を以下に述べる。 本実施例では、説明を簡単にするため、ソフト
ウエアプログラムとして４ビツトの並列命令コー
ドを、又、回路としてはＮチヤンネルMOS集積
回路を一例に挙げて説明する。 本実施例によるCPU内部の要部を第３図に示
す。この例の場合は、外部のROM（ソフトウエ
アプログラム命令コードを記憶する）から読み出
された４ビツト並列の命令コードが外部バスを介
して、CPUの入力端子I1〜I4に接続されている。
入力端子I1〜I4に接続された内部データバスD1〜
D4は全て４ケの命令レジスタR1〜R4に共通に接
続されている。４図に命令レジスタ１ビツト分を
示す。ゲート回路として動作するトランジスタ
T1〜T4はゲート信号G1〜G4により所定の１個の
みが導通するように制御される。尚、第４図には
命令レジスタR1のゲート回路を示したもので、
R2〜R4の夫々のゲート回路は第４図のゲート接
続関係とは夫々に異なつた関係で接続されている
ものとする。これによりゲート信号G1が入力さ
れた場合には、例えば命令レジスタR1〜R4と内
部バスD1〜D4との接続はR1−D1，R2−D2，R3−
D3，R4−D4となり、ゲート信号G2が入力される
とR1−D2，R2−D1，R3−D4，R4−D3のように
接続されるように構成できる。 ゲート信号G1〜G4は第３図に示す分岐選択装
置５より出力される。第５図に分岐選択装置の一
例を示す。ここでG1〜G4の状態は命令コードク
エツチクロツク信号IFCと分岐選択アドレス発生
回路７から出力される選択信号ａ，ｂ，ｃ，ｄと
のアンド論理で決定される。選択信号ａ，ｂ，
ｃ，ｄは選択入力信号号ｅ，ｆによりあらかじめ
決定されており、第１表に示す選択信号を発生す
る。
【表】
選択入力信号ｅ，ｆはプログラマブルROM
（以下PROMという）より構成されるPROMレジ
スタ８（第５図）の出力で、その状態は例えば外
部から与えられる書き込み制御信号９，１０およ
び電圧Vcc２により、製造時あるいは試験時に決
定しておく。第６図にPROMレジスタ（１ビツ
ト分）の一例を示す。 ここでVcc１はCPU動作時の電源電圧で、T5
はPROMトランジスタでCPU動作以前に信号９
及び１０とPROM書き込み用電源電圧Vcc２を
第２表のように供給することにより、その出力状
態が決定される。CPU動作時には、Vcc２および
信号９，１０は不要なのでオープン又は不定にし
ておけばよい。
（以下PROMという）より構成されるPROMレジ
スタ８（第５図）の出力で、その状態は例えば外
部から与えられる書き込み制御信号９，１０およ
び電圧Vcc２により、製造時あるいは試験時に決
定しておく。第６図にPROMレジスタ（１ビツ
ト分）の一例を示す。 ここでVcc１はCPU動作時の電源電圧で、T5
はPROMトランジスタでCPU動作以前に信号９
及び１０とPROM書き込み用電源電圧Vcc２を
第２表のように供給することにより、その出力状
態が決定される。CPU動作時には、Vcc２および
信号９，１０は不要なのでオープン又は不定にし
ておけばよい。
【表】
第２表において、Ｘは信号状態が不足であるこ
とを示す。 即ち、第６図のPROMトランジスタT5のゲー
トに電源電圧Vcc２を供給し、制御信号９，１０
として論理“１”，“０”いずれかの信号を入力し
て、PROMレジスタ８に表２の情報を設定する。
これにより、その出力状態ｅ，ｆが決定され、分
岐選択装置５から第１表に示したゲート回路制御
信号ａ，ｂ，ｃ，ｄが適宜出力される。これによ
つて、命令レジスタR1〜R4と内部データ線D1〜
D4との接続関係が規定され、外部ROMから読み
出される命令コードとは異なつたコードで命令レ
ジスタにプログラムが書き込まれ、これらが命令
デコーダ１１で解読されて所定の制御信号が発生
されプログラムが実行される。 以上のように、本実施例によれば外部ROMに
は、語長は同じでもCPUを動かす命令コードと
は別なコードでプログラムを入力しておくことが
でき、例え外部ROMを切り開いたりあるいは読
み出したりしても容易にプログラム内容を解読す
ることはできなくなる。 又、本実施例の様に簡単なPROM回路を使用
することで分岐選択の制御を容易に行なえ、使用
するCPUに応じて外部ROMに書き込むプログラ
ムを種々変化させることができる。 尚、本実施例では外部ROMとCPUとの間のデ
ータ転送を並列で実行した例を提示したが、外部
ROMからのプログラムを端子１個で直列に転送
する場合でも、この端子と内部バスとの間に直列
一並列変換用のバツフア回路を設ければ本考案の
効果は十分達成できる。更、命令レジスタR1〜
R4と内部バスD1〜D4との接続を各命令レジスタ
共同一パターンで形成しても、ゲート信号G1〜
G4をタイミング制御して発生させることにより、
タイミングを異ならしめて入力プログラムコード
を所望のコードに変更した形で命令レジスタに設
定できる。これは命令レジスタに接続される内部
バスが１本のみの場合にも適用できることは明ら
かである。
とを示す。 即ち、第６図のPROMトランジスタT5のゲー
トに電源電圧Vcc２を供給し、制御信号９，１０
として論理“１”，“０”いずれかの信号を入力し
て、PROMレジスタ８に表２の情報を設定する。
これにより、その出力状態ｅ，ｆが決定され、分
岐選択装置５から第１表に示したゲート回路制御
信号ａ，ｂ，ｃ，ｄが適宜出力される。これによ
つて、命令レジスタR1〜R4と内部データ線D1〜
D4との接続関係が規定され、外部ROMから読み
出される命令コードとは異なつたコードで命令レ
ジスタにプログラムが書き込まれ、これらが命令
デコーダ１１で解読されて所定の制御信号が発生
されプログラムが実行される。 以上のように、本実施例によれば外部ROMに
は、語長は同じでもCPUを動かす命令コードと
は別なコードでプログラムを入力しておくことが
でき、例え外部ROMを切り開いたりあるいは読
み出したりしても容易にプログラム内容を解読す
ることはできなくなる。 又、本実施例の様に簡単なPROM回路を使用
することで分岐選択の制御を容易に行なえ、使用
するCPUに応じて外部ROMに書き込むプログラ
ムを種々変化させることができる。 尚、本実施例では外部ROMとCPUとの間のデ
ータ転送を並列で実行した例を提示したが、外部
ROMからのプログラムを端子１個で直列に転送
する場合でも、この端子と内部バスとの間に直列
一並列変換用のバツフア回路を設ければ本考案の
効果は十分達成できる。更、命令レジスタR1〜
R4と内部バスD1〜D4との接続を各命令レジスタ
共同一パターンで形成しても、ゲート信号G1〜
G4をタイミング制御して発生させることにより、
タイミングを異ならしめて入力プログラムコード
を所望のコードに変更した形で命令レジスタに設
定できる。これは命令レジスタに接続される内部
バスが１本のみの場合にも適用できることは明ら
かである。
第１図及び第２図は従来の情報処理装置の要部
回路図で、第３図は本考案の一実施例を示す中央
処理装置の要部回路構成図、第４図はそのゲート
回路及び命令レジスタの接続図、第５図は選択分
岐回路図、第６図はPROMレジスタの構成図を
示す。 １……外部ROM、２……命令レジスタ群、３
……命令フエツチ・クロツク信号線、４，１１…
…命令デコーダ、５……分岐選択装置、６……
ANDゲート群、７……分岐アドレス発生装置、
８……PROMレジスタ、９，１０……書き込み
制御信号線。
回路図で、第３図は本考案の一実施例を示す中央
処理装置の要部回路構成図、第４図はそのゲート
回路及び命令レジスタの接続図、第５図は選択分
岐回路図、第６図はPROMレジスタの構成図を
示す。 １……外部ROM、２……命令レジスタ群、３
……命令フエツチ・クロツク信号線、４，１１…
…命令デコーダ、５……分岐選択装置、６……
ANDゲート群、７……分岐アドレス発生装置、
８……PROMレジスタ、９，１０……書き込み
制御信号線。
Claims (1)
- 外部から入力されるｎビツトのプログラム情報
を転送するｎ本の信号線と、送られてきたｎビツ
トのプログラム情報を一時記憶するｎ個の命令レ
ジスタと、前記ｎ個の命令レジスタの出力を受け
その解読作業を実行するデコーダとを備える情報
処理装置において、前記ｎ個の命令レジスタの夫
夫に対してｎ個のゲート回路を設けて各命令レジ
スタを前記ｎ個のゲート回路を介して前記ｎ本の
信号線の夫々に各命令レジスタ毎に互いに異なる
関係で接続し、さらに、プログラム可能なゲート
選択情報を格納するプログラム可能な読出し専用
メモリ素子を有する選択情報レジスタと、各命令
レジスタ毎に設けられた前記ｎ個のゲート回路の
中の１個のゲート回路を前記選択情報レジスタか
らのゲート選択情報に応答して選択する手段とを
設け、前記ｎ本の信号線上のプログラム情報を選
択したゲート回路を介して前記ｎ個の命令レジス
タに供給することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980016143U JPS642177Y2 (ja) | 1980-02-12 | 1980-02-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980016143U JPS642177Y2 (ja) | 1980-02-12 | 1980-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118445U JPS56118445U (ja) | 1981-09-10 |
| JPS642177Y2 true JPS642177Y2 (ja) | 1989-01-19 |
Family
ID=29612568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980016143U Expired JPS642177Y2 (ja) | 1980-02-12 | 1980-02-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS642177Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116571A (ja) * | 1981-12-29 | 1983-07-11 | 富士通株式会社 | マイクロコンピユ−タに於ける命令暗号化方式及びその実施に使用されるマイクロコンピユ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5189364A (ja) * | 1975-02-03 | 1976-08-05 |
-
1980
- 1980-02-12 JP JP1980016143U patent/JPS642177Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5189364A (ja) * | 1975-02-03 | 1976-08-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118445U (ja) | 1981-09-10 |
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