JPS6329295B2 - - Google Patents
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- JPS6329295B2 JPS6329295B2 JP1014679A JP1014679A JPS6329295B2 JP S6329295 B2 JPS6329295 B2 JP S6329295B2 JP 1014679 A JP1014679 A JP 1014679A JP 1014679 A JP1014679 A JP 1014679A JP S6329295 B2 JPS6329295 B2 JP S6329295B2
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- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Description
【発明の詳細な説明】
本発明は外部周辺装置とのデータ転送に用いら
れる入出力装置を有するデータ処理装置に関す
る。
れる入出力装置を有するデータ処理装置に関す
る。
データ処理装置では用いられる数値データのよ
うなデータ語は複数ビツトから成り、８ビツトを
１データ語と定義する方法が広く用いられている
（以下、８ビツトを１バイト呼ぶ）。すなわち、１
データ語は１バイトで構成されており、これはメ
モリ装置にしまわれており、各々のデータ語に対
してバイト単位でそのデータ語を指定するメモリ
アドレスが割付けられている。データ処理装置
は、プログラム処理の制御を行なう命令語によつ
てメモリをアドレスし、１バイトあるいは複数バ
イトのデータ語を、ビツトに関して並列に取り出
し処理をする。しかし、データ処理は、必ずしも
バイト単位のみではなく、ビツト単位で処理する
必要がある。従来はビツト処理において、メモリ
アドレスによつて指定されたバイトデータに対し
て、命令語に含まれているビツト・アドレス部を
用いてバイト・データ内のビツトの位置を指定す
る方法、あるいは、命令語に続く直接データとバ
イト・データとの論理演算を実行して不必要なビ
ツト部分にマスクを施してビツト単位のデータを
処理する方法がとられて来た。一般に、データ処
理装置はバイト・データに対して効率良くデータ
の処理ができるようにインデツクスアドレス、レ
ジスタ間接アドレス等種々のアドレス修飾機能が
具備されているが、いずれのアドレスもバイト単
位のアドレスであるため、前記ビツト処理におい
て、異なる位置すなわち異なるビツト・アドレス
のビツトデータに対してアドレス修飾機能を適用
することは出来ない。そのため、ビツト・データ
を処理するプログラムが必要以上に複雑になり、
その結果メモリ容量の増加と処理速度の低下とい
う欠点を生じていた。
うなデータ語は複数ビツトから成り、８ビツトを
１データ語と定義する方法が広く用いられている
（以下、８ビツトを１バイト呼ぶ）。すなわち、１
データ語は１バイトで構成されており、これはメ
モリ装置にしまわれており、各々のデータ語に対
してバイト単位でそのデータ語を指定するメモリ
アドレスが割付けられている。データ処理装置
は、プログラム処理の制御を行なう命令語によつ
てメモリをアドレスし、１バイトあるいは複数バ
イトのデータ語を、ビツトに関して並列に取り出
し処理をする。しかし、データ処理は、必ずしも
バイト単位のみではなく、ビツト単位で処理する
必要がある。従来はビツト処理において、メモリ
アドレスによつて指定されたバイトデータに対し
て、命令語に含まれているビツト・アドレス部を
用いてバイト・データ内のビツトの位置を指定す
る方法、あるいは、命令語に続く直接データとバ
イト・データとの論理演算を実行して不必要なビ
ツト部分にマスクを施してビツト単位のデータを
処理する方法がとられて来た。一般に、データ処
理装置はバイト・データに対して効率良くデータ
の処理ができるようにインデツクスアドレス、レ
ジスタ間接アドレス等種々のアドレス修飾機能が
具備されているが、いずれのアドレスもバイト単
位のアドレスであるため、前記ビツト処理におい
て、異なる位置すなわち異なるビツト・アドレス
のビツトデータに対してアドレス修飾機能を適用
することは出来ない。そのため、ビツト・データ
を処理するプログラムが必要以上に複雑になり、
その結果メモリ容量の増加と処理速度の低下とい
う欠点を生じていた。
本発明の目的はビツト・データの処理を効率良
く実行するデータ処理装置を提供するものであ
る。
く実行するデータ処理装置を提供するものであ
る。
本発明は半導体集積回路によつて、データを格
納するメモリ部、命令語に基いてデータの処理を
行なうデータ処理部及び、周辺装置とのデータ転
送に用いられるデータ入出力部とを含むデータ処
理装置において、メモリ部を指定するメモリ・ア
ドレス信号を同一のアドレス空間を有するアドレ
ス信号でバイト・データ指定と、ビツト・データ
指定との両方を夫々指定することができるように
したことを特徴とするデータ処理装置である。
納するメモリ部、命令語に基いてデータの処理を
行なうデータ処理部及び、周辺装置とのデータ転
送に用いられるデータ入出力部とを含むデータ処
理装置において、メモリ部を指定するメモリ・ア
ドレス信号を同一のアドレス空間を有するアドレ
ス信号でバイト・データ指定と、ビツト・データ
指定との両方を夫々指定することができるように
したことを特徴とするデータ処理装置である。
以下、本発明の一実施例を図面を参照して詳細
に説明する。尚、説明の便宜上、半導体素子はＮ
チヤンネルMOSトランジスタとする。
に説明する。尚、説明の便宜上、半導体素子はＮ
チヤンネルMOSトランジスタとする。
第１図は、本実施例のデータ処理装置のブロツ
ク図を示す。１は命令およびデータを記憶するメ
モリ部、２はメモリ部１に記憶されている命令を
解釈しデータ処理を実行するデータ処理部で、命
令レジスタ、命令デコーダ、プログラムカウン
タ、アドレスデコーダ、データラツチ、論理演算
部、データ保持用のアキユムレータ、インデツク
スレジスタ等を含む。３は外部周辺装置に対し
て、実行すべきデータを入力したり、処理後のデ
ータを出力するための入出力部である。入出力部
３は、複数個の入出力ポートＡ，Ｂ，Ｃ及びＤを
有しており各々のポートはメモリと同一のアドレ
ス空間上即ち、同一のアドレス値、アドレス長を
有するアドレスで指定される。外部装置から入力
されるデータは、各ポートに一時入力され、デー
タ処理部２あるいはメモリ部１からの命令によつ
て所定のポートのアドレスを指定することによ
り、そこからメモリ部１又はデータ処理部２へ入
力データが転送される。一方、外部装置へデータ
を出力する場合はメモリ部１又はデータ処理部２
からのデータを命令によつてアドレス指定された
ポートに転送し、タイミングをとつて外部周辺装
置へ出力する。
ク図を示す。１は命令およびデータを記憶するメ
モリ部、２はメモリ部１に記憶されている命令を
解釈しデータ処理を実行するデータ処理部で、命
令レジスタ、命令デコーダ、プログラムカウン
タ、アドレスデコーダ、データラツチ、論理演算
部、データ保持用のアキユムレータ、インデツク
スレジスタ等を含む。３は外部周辺装置に対し
て、実行すべきデータを入力したり、処理後のデ
ータを出力するための入出力部である。入出力部
３は、複数個の入出力ポートＡ，Ｂ，Ｃ及びＤを
有しており各々のポートはメモリと同一のアドレ
ス空間上即ち、同一のアドレス値、アドレス長を
有するアドレスで指定される。外部装置から入力
されるデータは、各ポートに一時入力され、デー
タ処理部２あるいはメモリ部１からの命令によつ
て所定のポートのアドレスを指定することによ
り、そこからメモリ部１又はデータ処理部２へ入
力データが転送される。一方、外部装置へデータ
を出力する場合はメモリ部１又はデータ処理部２
からのデータを命令によつてアドレス指定された
ポートに転送し、タイミングをとつて外部周辺装
置へ出力する。
かかるブロツク図で示される本実施例を第２図
を参照してその特徴的効果を説明する。同図は本
発明を特に入出力部３に適用した一実施例を示し
たブロツク図であり、その入出力部３内の１個の
入出力ポートについて示したものである。同図に
おいて、入出力ポートはA0〜A7の８ビツトのビ
ツトデータを保持できるレジスタ部から成り、バ
イト・データ処理の時は、A0〜A7の８ビツトが
並列に同時に入出力処理され、ビツト・データを
処理する時は、Ai（ｉ＝０…７）のみが入出力処
理されるものである。即ち、データ処理部２ある
いはメモリ部１から指定されたアドレス信号９が
デコーダ１０によつて解読され、アドレス信号９
がＸ番地の時はA0〜A7の８ビツトの全てを指定
し、Ｘ＋１番地の時は、A0ビツトのみを指定し、
Ｘ＋２番地の時はA1ビツトのみを指定する。以
下同様にしてA7にはＸ＋８番地が割付けられて
いる。即ち、デコードされた結果がＸ番地なら
ば、A0〜A7のバイトデータが、Ｘ＋１番地から
Ｘ＋８番地のいづれかであれば、対応するビツ
ト・データが処理される。この結果、１個の入出
力ポート（８ビツトのデータを保持できる）には
連続した９個のアドレスデータが割り当てられる
ことになる。外部装置と接続するために、ポート
は入出力端子１１に接続されている。メモリ部１
およびデータ処理部２との間でデータ転送を行な
うため、ポートはデータ・バス１２（DB0、
DB1、…DB7）とバイト・データ線１３およびビ
ツト・データ線１４とによつて接続されている。
バイト・データ線１３はポートのビツトA0はデ
ータ・バス線１２のDB0、ビツトA1はDB1と以下
同様にビツトA7はDB7に夫々接続され、バイ
ト・データ像１３を形成し、A0からA7の各ビツ
トは全てデータ・バスDB0に接続されビツト・デ
ータ線１４を形成している。
を参照してその特徴的効果を説明する。同図は本
発明を特に入出力部３に適用した一実施例を示し
たブロツク図であり、その入出力部３内の１個の
入出力ポートについて示したものである。同図に
おいて、入出力ポートはA0〜A7の８ビツトのビ
ツトデータを保持できるレジスタ部から成り、バ
イト・データ処理の時は、A0〜A7の８ビツトが
並列に同時に入出力処理され、ビツト・データを
処理する時は、Ai（ｉ＝０…７）のみが入出力処
理されるものである。即ち、データ処理部２ある
いはメモリ部１から指定されたアドレス信号９が
デコーダ１０によつて解読され、アドレス信号９
がＸ番地の時はA0〜A7の８ビツトの全てを指定
し、Ｘ＋１番地の時は、A0ビツトのみを指定し、
Ｘ＋２番地の時はA1ビツトのみを指定する。以
下同様にしてA7にはＸ＋８番地が割付けられて
いる。即ち、デコードされた結果がＸ番地なら
ば、A0〜A7のバイトデータが、Ｘ＋１番地から
Ｘ＋８番地のいづれかであれば、対応するビツ
ト・データが処理される。この結果、１個の入出
力ポート（８ビツトのデータを保持できる）には
連続した９個のアドレスデータが割り当てられる
ことになる。外部装置と接続するために、ポート
は入出力端子１１に接続されている。メモリ部１
およびデータ処理部２との間でデータ転送を行な
うため、ポートはデータ・バス１２（DB0、
DB1、…DB7）とバイト・データ線１３およびビ
ツト・データ線１４とによつて接続されている。
バイト・データ線１３はポートのビツトA0はデ
ータ・バス線１２のDB0、ビツトA1はDB1と以下
同様にビツトA7はDB7に夫々接続され、バイ
ト・データ像１３を形成し、A0からA7の各ビツ
トは全てデータ・バスDB0に接続されビツト・デ
ータ線１４を形成している。
かかる本実施例のデータ処理装置によれば、デ
ータ処理部２がメモリ部を指定するアドレス信号
と同じアドレス信号あるいはメモリ部１から読み
出されたアドレスデータと同じ長さ、数値を有す
るアドレスデータで入出力部の各ポートをアドレ
ス指定することにより、そのアドレス値に応じて
データバスにビツト単位のデータを出力したり、
バイト単位のデータを入力したりすることが可能
となり、従来ビツト・データ処理において必要と
されたアドレスの変更あるいはプログラムの増加
は全くなくなり、通常のアドレス信号でビツト・
データ処理とバイト・データ処理の両処理を行う
ことができる。これはとりもなおさず、アドレス
修飾機能をバイト・データ処理のみならず、ビツ
ト・データ処理にも適用できることを可能と成し
得たものであり、プログラム操作上極めて大きな
効果を有する。
ータ処理部２がメモリ部を指定するアドレス信号
と同じアドレス信号あるいはメモリ部１から読み
出されたアドレスデータと同じ長さ、数値を有す
るアドレスデータで入出力部の各ポートをアドレ
ス指定することにより、そのアドレス値に応じて
データバスにビツト単位のデータを出力したり、
バイト単位のデータを入力したりすることが可能
となり、従来ビツト・データ処理において必要と
されたアドレスの変更あるいはプログラムの増加
は全くなくなり、通常のアドレス信号でビツト・
データ処理とバイト・データ処理の両処理を行う
ことができる。これはとりもなおさず、アドレス
修飾機能をバイト・データ処理のみならず、ビツ
ト・データ処理にも適用できることを可能と成し
得たものであり、プログラム操作上極めて大きな
効果を有する。
更に第３図に、第２図に示した入出力ポートの
内部回路図を示す一実施例を示し、その動作を説
明する。
内部回路図を示す一実施例を示し、その動作を説
明する。
即ち、入出力ポートはアドレス信号を解読する
デコーダ１５とＸ番地の時バイト選択信号を出力
するバイト選択線１６と、Ｘ＋１番地からＸ＋８
番地の夫々に対応してビツト選択信号を出力する
ビツト選択線１７，１８…、２５と、書込信号１
９、読出信号２０の制御のもとにデータバス２１
DB0〜DB7のデータの書込み、読出しの制御を行
なう書込制御４１、読出制御４２とを有し、各ビ
ツトA0〜A7はバイト選択信号１６により導通す
る第１のトランジスタゲート３０，３２を介して
対応するデータバス２１のデータ線に接続され、
ビツト選択信号１７〜２５により導通する第２の
トランジスタゲート３１，３３を介してデータバ
ス２１のバスDB0に接続される。ここでトランジ
スタゲート３０，３１はデータの書込み用、３
２，３３は読出し用に使用される。更にクロツク
信号によりタイミングをとられてデータが入力さ
れる第３のトランジスタゲートと、このゲートか
ら入力されたデータを２段縦続接続されたインバ
ータを介して第４のトランジスタの制御のもとに
第３のトランジスタゲートへ帰還せしめる手段
と、ビツト選択信号、バイト選択信号及びクロツ
ク信号を入力し、第４のトランジスタゲートのゲ
ートを制御する信号を出力するNORゲートとを
有するラツチ回路２２を有する。
デコーダ１５とＸ番地の時バイト選択信号を出力
するバイト選択線１６と、Ｘ＋１番地からＸ＋８
番地の夫々に対応してビツト選択信号を出力する
ビツト選択線１７，１８…、２５と、書込信号１
９、読出信号２０の制御のもとにデータバス２１
DB0〜DB7のデータの書込み、読出しの制御を行
なう書込制御４１、読出制御４２とを有し、各ビ
ツトA0〜A7はバイト選択信号１６により導通す
る第１のトランジスタゲート３０，３２を介して
対応するデータバス２１のデータ線に接続され、
ビツト選択信号１７〜２５により導通する第２の
トランジスタゲート３１，３３を介してデータバ
ス２１のバスDB0に接続される。ここでトランジ
スタゲート３０，３１はデータの書込み用、３
２，３３は読出し用に使用される。更にクロツク
信号によりタイミングをとられてデータが入力さ
れる第３のトランジスタゲートと、このゲートか
ら入力されたデータを２段縦続接続されたインバ
ータを介して第４のトランジスタの制御のもとに
第３のトランジスタゲートへ帰還せしめる手段
と、ビツト選択信号、バイト選択信号及びクロツ
ク信号を入力し、第４のトランジスタゲートのゲ
ートを制御する信号を出力するNORゲートとを
有するラツチ回路２２を有する。
かかる回路においてはデータの書込み状態で、
仮にＸ番地のアドレスがデコーダに入力されると
バイト選択信号が出力され、各ビツトを対応デー
タバスに接続し並列にデータラツチ回路２２へ入
力し、バツフアゲート３４が出力制御信号４０に
より駆動されていれば端子２３を介して外部周辺
装置に８ビツト並列データを出力する。一方、読
出し状態でＸ＋２番地のアドレス信号が入力され
ると、ビツト選択線１８を介してビツトA1を選
択する信号が入力され、バツフア３５を介してデ
ータバスDB0にビツトＡがラツチしているデータ
を出力する。
仮にＸ番地のアドレスがデコーダに入力されると
バイト選択信号が出力され、各ビツトを対応デー
タバスに接続し並列にデータラツチ回路２２へ入
力し、バツフアゲート３４が出力制御信号４０に
より駆動されていれば端子２３を介して外部周辺
装置に８ビツト並列データを出力する。一方、読
出し状態でＸ＋２番地のアドレス信号が入力され
ると、ビツト選択線１８を介してビツトA1を選
択する信号が入力され、バツフア３５を介してデ
ータバスDB0にビツトＡがラツチしているデータ
を出力する。
このように、本実施例によれば、アドレス長を
変更することなくビツト処理、バイト処理が実行
でき、ビツト処理時にも、アドレス修飾機能を使
用することができる。
変更することなくビツト処理、バイト処理が実行
でき、ビツト処理時にも、アドレス修飾機能を使
用することができる。
尚、本実施例では特に入出力ポートを例にあげ
て示したが、データ処理部内のレジスタ等へのア
ドレス指定にも本発明を適用することによつて、
ビツト処理、バイト処理を同一アドレス長で指定
することができることは明らかである。更に各入
出力ポートの有するビツトレジスタは８ビツトに
限られることなく自由に設定できるし、ビツト処
理において１個のアドレスに対応して１個のビツ
トデータを取り出すことも、又複数個のビツトデ
ータを並列（あるいは直列）に取り出すこともで
きる。又各入出力ポートに割り当てられるアドレ
スは本実施例のように連続したアドレス値を割り
当てる他、不連続の特定のアドレス値を割り当て
てもよいし、各入出力ポートを選択するポートセ
レクト信号をアドレス信号内に含ませるように構
成してもよい。
て示したが、データ処理部内のレジスタ等へのア
ドレス指定にも本発明を適用することによつて、
ビツト処理、バイト処理を同一アドレス長で指定
することができることは明らかである。更に各入
出力ポートの有するビツトレジスタは８ビツトに
限られることなく自由に設定できるし、ビツト処
理において１個のアドレスに対応して１個のビツ
トデータを取り出すことも、又複数個のビツトデ
ータを並列（あるいは直列）に取り出すこともで
きる。又各入出力ポートに割り当てられるアドレ
スは本実施例のように連続したアドレス値を割り
当てる他、不連続の特定のアドレス値を割り当て
てもよいし、各入出力ポートを選択するポートセ
レクト信号をアドレス信号内に含ませるように構
成してもよい。
第１図は本発明データ処理装置の一実施例を示
すブロツク図で、第２図は第１図のデータ処理装
置に含まれる入出力部の一実施例を示したブロツ
ク図で、第３図は第２図の具体的な一実施例を示
す回路図である。 １……メモリ部、２……データ処理部、３……
入出力部、８……入出力ポート、９……アドレス
線、１０，１５……デコーダ、１１……外部端
子、１６……バイト選択信号線、１９……書込信
号、２０……読出信号、１７，１８，２５……ビ
ツト選択信号線、２２……ラツチ回路、２１……
データバスDB0〜DB7、２３……端子、３０〜３
３……トランジスタゲート、３４，３５……バツ
フア、４０……出力制御線、４１……書込制御
部、４２……読出制御部、Ｘ、…、Ｘ＋８……ア
ドレス信号。
すブロツク図で、第２図は第１図のデータ処理装
置に含まれる入出力部の一実施例を示したブロツ
ク図で、第３図は第２図の具体的な一実施例を示
す回路図である。 １……メモリ部、２……データ処理部、３……
入出力部、８……入出力ポート、９……アドレス
線、１０，１５……デコーダ、１１……外部端
子、１６……バイト選択信号線、１９……書込信
号、２０……読出信号、１７，１８，２５……ビ
ツト選択信号線、２２……ラツチ回路、２１……
データバスDB0〜DB7、２３……端子、３０〜３
３……トランジスタゲート、３４，３５……バツ
フア、４０……出力制御線、４１……書込制御
部、４２……読出制御部、Ｘ、…、Ｘ＋８……ア
ドレス信号。
Claims (1)
- １ Ｎビツトで構成されるデータを格納する格納
手段と、前記格納手段に複数ビツトのアドレスを
与えて格納されている前記データを前記格納手段
から読み出すアドレス手段とを有するデータ処理
装置において、前記格納手段にアドレスＸが与え
られると前記Ｎビツトのデータをすべて読み出
し、アドレスＸ＋１、Ｘ＋２、…Ｘ＋Ｎが与えら
れるとそれに対応するビツト位置にある１ビツト
のデータのみが読み出されるようにしたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014679A JPS55103660A (en) | 1979-01-31 | 1979-01-31 | Data processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014679A JPS55103660A (en) | 1979-01-31 | 1979-01-31 | Data processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103660A JPS55103660A (en) | 1980-08-08 |
| JPS6329295B2 true JPS6329295B2 (ja) | 1988-06-13 |
Family
ID=11742137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1014679A Granted JPS55103660A (en) | 1979-01-31 | 1979-01-31 | Data processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55103660A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876685A (en) * | 1987-06-08 | 1989-10-24 | Teradyne, Inc. | Failure information processing in automatic memory tester |
-
1979
- 1979-01-31 JP JP1014679A patent/JPS55103660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55103660A (en) | 1980-08-08 |
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