JPS5886623A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS5886623A JPS5886623A JP18414281A JP18414281A JPS5886623A JP S5886623 A JPS5886623 A JP S5886623A JP 18414281 A JP18414281 A JP 18414281A JP 18414281 A JP18414281 A JP 18414281A JP S5886623 A JPS5886623 A JP S5886623A
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- memory device
- data
- peripheral device
- memory
- peripheral
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ装置にｇけるデータの書込み。
読出しを制御プロセッサによりて行なわせるメモリ制御
方式に関する。
方式に関する。
従来１周辺装置から送られてきたデータをメモリ装ａＫ
書込み、またはメモリ装置に記憶されているデーｉｖ読
出して周辺装置に送る場合、メモリ装置と周辺装置との
間に８けるデータ転送を制御グロセッサ（Ｃ−ＰＵ）Ｋ
よりその内部レジスタを介して行なわせるようにしてい
る・ しかし、このような制御１０セツサによるデータ転送を
行なわせるのでは１例えばメモリ装置に記憶されている
データｖｌＰｌ！出してそれを一度制御プロセッサ内部
のレジスタにロードさせたつえでそのレジスタの蓄積デ
ータを周辺＠置に転送させるようにしているため、デー
タの転送に時間がかかるものになっている。
書込み、またはメモリ装置に記憶されているデーｉｖ読
出して周辺装置に送る場合、メモリ装置と周辺装置との
間に８けるデータ転送を制御グロセッサ（Ｃ−ＰＵ）Ｋ
よりその内部レジスタを介して行なわせるようにしてい
る・ しかし、このような制御１０セツサによるデータ転送を
行なわせるのでは１例えばメモリ装置に記憶されている
データｖｌＰｌ！出してそれを一度制御プロセッサ内部
のレジスタにロードさせたつえでそのレジスタの蓄積デ
ータを周辺＠置に転送させるようにしているため、デー
タの転送に時間がかかるものになっている。
また、従来、データの転送効率を上げるために制御プロ
セッサを介さずにメモリ装置と周辺装置との間でデータ
の転送を直接性なわせるＤＭＡ方式が採用されているが
、データのＤＭＡ転送時にば制御１０セツサが他の処理
を中断してバスを明は渡し、その明は渡されたバスを利
用してメモリ装置と周辺装置との間でデータの転送を行
なわせるものであるため、制御プロセッサの制御性が悪
いものＩＩＣｆｊりてしまっている・ 本発明は以上の点を考直してなされたもので、ＤＭＡ手
段をとることなく、メ、モリ装置と周辺装置との関（ふ
けるデータ転送を制御プロセッサにより高速にかつ容易
に行なわせることができるよう（したメモリ制御方式を
提供するものである・第１図は従来の制御プロセッサを
介してメモリ装置と周辺装置との間でデータ転送を行な
わせるよう和したシステム構成例を示Ｔもので、汎用の
マイクロプロセッサからするＣＰＵＩ と、半導体メモ
′す、コアメモリなどからなるメモリ装置（ＲＡＭ）２
．３と１周辺装置４と、ＣＰＵＩが指定するアドレスの
上位桁をデコー′ドしてメモリ装置２．３または周辺装
置の選択を行なうアドレスデコーダ５とによって構成さ
れている。な′ｓ３、メモリ装・置２．３と・しては、
それがデータの読出しを専用に行なわせるＲＯＭを用い
ている場合に信書込ストローブＷＲの信号線は接続され
ることがない、また、周辺装置４としては、磁気ディス
ク。
セッサを介さずにメモリ装置と周辺装置との間でデータ
の転送を直接性なわせるＤＭＡ方式が採用されているが
、データのＤＭＡ転送時にば制御１０セツサが他の処理
を中断してバスを明は渡し、その明は渡されたバスを利
用してメモリ装置と周辺装置との間でデータの転送を行
なわせるものであるため、制御プロセッサの制御性が悪
いものＩＩＣｆｊりてしまっている・ 本発明は以上の点を考直してなされたもので、ＤＭＡ手
段をとることなく、メ、モリ装置と周辺装置との関（ふ
けるデータ転送を制御プロセッサにより高速にかつ容易
に行なわせることができるよう（したメモリ制御方式を
提供するものである・第１図は従来の制御プロセッサを
介してメモリ装置と周辺装置との間でデータ転送を行な
わせるよう和したシステム構成例を示Ｔもので、汎用の
マイクロプロセッサからするＣＰＵＩ と、半導体メモ
′す、コアメモリなどからなるメモリ装置（ＲＡＭ）２
．３と１周辺装置４と、ＣＰＵＩが指定するアドレスの
上位桁をデコー′ドしてメモリ装置２．３または周辺装
置の選択を行なうアドレスデコーダ５とによって構成さ
れている。な′ｓ３、メモリ装・置２．３と・しては、
それがデータの読出しを専用に行なわせるＲＯＭを用い
ている場合に信書込ストローブＷＲの信号線は接続され
ることがない、また、周辺装置４としては、磁気ディス
ク。
フロッピー当スク、その他ＣＰＵシステムにようてデー
タの転送を行なうものならば何でもよい・このように構
成されたものに忘いて、いま、メモリ装置２または３か
ら周辺装置４ヘデータを転送させる場合の動作について
説明すると、ＣＰＵｌ１ｌずアドレスバスムＢｔ−通し
てメモリ装置２または３に指定するアドレスを出力し、
適当な時間後に読出ストローブＲＤｔ−出力する・そｆ
’ＬＫ応じてアドレスレコーダ５によって選択されたメ
モリ装置２または３Ｋｇける指定されたアドレスのデー
タがデータバスＤＢ［読出され、その読出されたデータ
がＣＰＵＩ の内部レジスタにとり込まれる０次いで、
ＣＰＵＩは周辺装置４を指定するアドレスをアドレスデ
コーダ５に与えるとともに。
タの転送を行なうものならば何でもよい・このように構
成されたものに忘いて、いま、メモリ装置２または３か
ら周辺装置４ヘデータを転送させる場合の動作について
説明すると、ＣＰＵｌ１ｌずアドレスバスムＢｔ−通し
てメモリ装置２または３に指定するアドレスを出力し、
適当な時間後に読出ストローブＲＤｔ−出力する・そｆ
’ＬＫ応じてアドレスレコーダ５によって選択されたメ
モリ装置２または３Ｋｇける指定されたアドレスのデー
タがデータバスＤＢ［読出され、その読出されたデータ
がＣＰＵＩ の内部レジスタにとり込まれる０次いで、
ＣＰＵＩは周辺装置４を指定するアドレスをアドレスデ
コーダ５に与えるとともに。
内部レジスタｐ−ｉをデニタバスＤＢ上に出力する。適
当な時間後にＣＰＵＩ は書込ストローブＷＲ１！！を
出力すると、チップセレクトＣ８がｌ′″ＶＣすって選
択されている周辺装置ｉ４にデータバスＤＢ上のデータ
が書込まれ、それによってメモリ装置２またにズ３から
の周辺装置１１１４へのデータ転送が完了される。また
１周辺装置４カ）らメモリｔｅＩＩ１１２または３ヘデ
ータを転、送させる場合には前述と全く逆の前作が行な
われる。何れにしても、従来のデータ転送にあっては、
転送データを一時ＣＰＵＩの内部レジスタにとり込むと
ともに、読出ストローブと書込ストローブの２つの状態
が必要となり、そのため多量のデータをメモリ装置２ま
たは３と周辺装置４との間で転送させる際の処理時間が
大きくなってしまりている。
当な時間後にＣＰＵＩ は書込ストローブＷＲ１！！を
出力すると、チップセレクトＣ８がｌ′″ＶＣすって選
択されている周辺装置ｉ４にデータバスＤＢ上のデータ
が書込まれ、それによってメモリ装置２またにズ３から
の周辺装置１１１４へのデータ転送が完了される。また
１周辺装置４カ）らメモリｔｅＩＩ１１２または３ヘデ
ータを転、送させる場合には前述と全く逆の前作が行な
われる。何れにしても、従来のデータ転送にあっては、
転送データを一時ＣＰＵＩの内部レジスタにとり込むと
ともに、読出ストローブと書込ストローブの２つの状態
が必要となり、そのため多量のデータをメモリ装置２ま
たは３と周辺装置４との間で転送させる際の処理時間が
大きくなってしまりている。
そのため１本発明でＧＩＣＰＨによるメモリ装置と周辺
装置とを選択する特殊なチップセレクト子役と、それら
メモリ装置と周辺装置とのデニタ０読出しと書込みを行
なわせる特殊なス［ローブ手段とをとることによりて、
Ｃ２０の内部レジスタを介することなくメモリ装置と周
辺装置との間のデータ転送を直接性なわせてその高速化
を図るようにするものである。
装置とを選択する特殊なチップセレクト子役と、それら
メモリ装置と周辺装置とのデニタ０読出しと書込みを行
なわせる特殊なス［ローブ手段とをとることによりて、
Ｃ２０の内部レジスタを介することなくメモリ装置と周
辺装置との間のデータ転送を直接性なわせてその高速化
を図るようにするものである。
ｉ＠２図は本発明によるメモリ制御方式を具体的に実施
するための一構成例を示すもので、＃！１図の場合と同
様にｃｐｕｉ、メモＱ 装置 ２ ｅ ３ ｍ １６辺
装置４ｓよびアドレスデコーダ５からなるものに２いて
、アドレスデコーダ５によってメモリ装置３（または周
辺装置１４）が選択されたときには同時に周辺装置４（
またはメモリ装置３）が選択さｎるようにするとともに
、メモリ装置３１周辺装置４の選択時にデータバスＤＢ
−（（ＣＰＵＩ 側から切り離丁双方向性バスバッファ
６を設けるようにしている。なｇ、そのバスバッファ６
Ｇ！、ＣＰＵ１から出される読−ストローブＲＤがａｌ
ｍのときに″はメモリ装置３１１からＣＰＵＩ 側ヘデ
ータをｃｐｕｌ＋ｓ上位２ビットが０．０．残りの下位
１４ビツトが全て０ なるアドレスを出力すると、アド
レスデコーダ５ＶｃよりＡｕ”Ａｕｍ０がデコードされ
てそのａ出力がｌ′″となりてメモリ装置３のみが選択
され、次いでＣＰＵＩから書込ストローブＷＲが出さｎ
ると（このとき双方向性のバスゲート６１２ＣＰＵ１か
らメモリ装置４の方向にデーダバスＤＢＶ開放する）、
それに応じてデータバスＤＢ上に現われているデータが
メモリ装置３のＯ番地に書込まれることになる。なｊ（
、ＣＰＵ１から出されるアドレスの上位２ビツトによっ
てアドレスデコーダ５によるチップセレクトを行なわせ
る際、メモリ装置３ｚよび周辺装置４を選択するコード
以外のコードＡ、”−１，ムｚ４１！Ｏまたはム１ｍ
−１ｔ Ａ ｉ４ ” １を用いて、アドレスデコーダ
５のＣ，ｄ出力により他のメモリ装置や周辺装置などの
選択を行なわせるようにすることができることはいうま
でもない。
するための一構成例を示すもので、＃！１図の場合と同
様にｃｐｕｉ、メモＱ 装置 ２ ｅ ３ ｍ １６辺
装置４ｓよびアドレスデコーダ５からなるものに２いて
、アドレスデコーダ５によってメモリ装置３（または周
辺装置１４）が選択されたときには同時に周辺装置４（
またはメモリ装置３）が選択さｎるようにするとともに
、メモリ装置３１周辺装置４の選択時にデータバスＤＢ
−（（ＣＰＵＩ 側から切り離丁双方向性バスバッファ
６を設けるようにしている。なｇ、そのバスバッファ６
Ｇ！、ＣＰＵ１から出される読−ストローブＲＤがａｌ
ｍのときに″はメモリ装置３１１からＣＰＵＩ 側ヘデ
ータをｃｐｕｌ＋ｓ上位２ビットが０．０．残りの下位
１４ビツトが全て０ なるアドレスを出力すると、アド
レスデコーダ５ＶｃよりＡｕ”Ａｕｍ０がデコードされ
てそのａ出力がｌ′″となりてメモリ装置３のみが選択
され、次いでＣＰＵＩから書込ストローブＷＲが出さｎ
ると（このとき双方向性のバスゲート６１２ＣＰＵ１か
らメモリ装置４の方向にデーダバスＤＢＶ開放する）、
それに応じてデータバスＤＢ上に現われているデータが
メモリ装置３のＯ番地に書込まれることになる。なｊ（
、ＣＰＵ１から出されるアドレスの上位２ビツトによっ
てアドレスデコーダ５によるチップセレクトを行なわせ
る際、メモリ装置３ｚよび周辺装置４を選択するコード
以外のコードＡ、”−１，ムｚ４１！Ｏまたはム１ｍ
−１ｔ Ａ ｉ４ ” １を用いて、アドレスデコーダ
５のＣ，ｄ出力により他のメモリ装置や周辺装置などの
選択を行なわせるようにすることができることはいうま
でもない。
また、１１６図は本発明の他の実権例を示すもので、こ
の場合はアドレスデコーダを省略してシステムの簡素化
を図りている１周辺ｖｃｆｔ４のチップセレクトＣ８は
、それにＣＰＩＩＩ から出されるアト−にスＡｎの最
上位ビットが直接接′続され、例えばアドレスＡ、Ｂが
１６ビツトのｉ合ＫＡ、−１のとき周辺装［４が選択畜
れるようになりている。また、メモリ装置３のチッ１セ
レク）Ｃ８Ｖｃ！！常時′″１１信号が与えられてそれ
が選択状態になっている。したがって５Ａｔｉ−１のと
きＫは前述のように周辺装置４とメモリ装置３との間の
データ転送を直接行なわせることができくこのとき双方
向性のバスバッフ７６がＣＰＵＩ側のデータバスを切り
離すようになりている）、またム１８ ” ０のときに
はメモリ装置３のみが選択式れてＣＰＵ１ との間で通
常の動作がなされるようになっている自以上１本発明に
よるメモリ制御方式にあっては。
の場合はアドレスデコーダを省略してシステムの簡素化
を図りている１周辺ｖｃｆｔ４のチップセレクトＣ８は
、それにＣＰＩＩＩ から出されるアト−にスＡｎの最
上位ビットが直接接′続され、例えばアドレスＡ、Ｂが
１６ビツトのｉ合ＫＡ、−１のとき周辺装［４が選択畜
れるようになりている。また、メモリ装置３のチッ１セ
レク）Ｃ８Ｖｃ！！常時′″１１信号が与えられてそれ
が選択状態になっている。したがって５Ａｔｉ−１のと
きＫは前述のように周辺装置４とメモリ装置３との間の
データ転送を直接行なわせることができくこのとき双方
向性のバスバッフ７６がＣＰＵＩ側のデータバスを切り
離すようになりている）、またム１８ ” ０のときに
はメモリ装置３のみが選択式れてＣＰＵ１ との間で通
常の動作がなされるようになっている自以上１本発明に
よるメモリ制御方式にあっては。
制御プロセッサにより周辺装置とメモリｆｅｗとの間で
データ転送を行なわせるメモリ制御システムＫｇいて、
制御プロセッサから出されるアドレス信号に応じて周辺
装置が選択されたときにメモリ装置を同時に選択する手
段と、制御プロセッサから出されるデータの書込ストロ
ーブと読出ストローブとに応じた周辺装置とメモリ装置
との各動作状態が互いに逆になるようなストローブ手段
とをとるとともに、特に周辺装置からメモリ！ｆｃｍへ
データ転送を行なわせる場合１周辺装置が選択されたと
きｃｆｌｌＪ御プロセッサ側のデータバスを切り、雇丁
手段をとることにより１周辺装置とメモリｖｃＴＩＩｔ
との間のデータ転送を直接行なわせるようにしたもので
、従来のように制御１０セッサの内部レジスタを介して
データ転送を行なわせることなく、周辺装置とメモリ装
置との間のデータ転送を高速で行なわせることができる
という優れた利点を有している。
データ転送を行なわせるメモリ制御システムＫｇいて、
制御プロセッサから出されるアドレス信号に応じて周辺
装置が選択されたときにメモリ装置を同時に選択する手
段と、制御プロセッサから出されるデータの書込ストロ
ーブと読出ストローブとに応じた周辺装置とメモリ装置
との各動作状態が互いに逆になるようなストローブ手段
とをとるとともに、特に周辺装置からメモリ！ｆｃｍへ
データ転送を行なわせる場合１周辺装置が選択されたと
きｃｆｌｌＪ御プロセッサ側のデータバスを切り、雇丁
手段をとることにより１周辺装置とメモリｖｃＴＩＩｔ
との間のデータ転送を直接行なわせるようにしたもので
、従来のように制御１０セッサの内部レジスタを介して
データ転送を行なわせることなく、周辺装置とメモリ装
置との間のデータ転送を高速で行なわせることができる
という優れた利点を有している。
＠１ｒｙＪＧ２従来の制御１０セッサによるメモリ制御
システムを示すブロック構成図、第２図は本発明（よる
メモリ制御方式ＶＫ体的に実施するための制御プロセッ
サによるメモリ制御システムの一構成例を示すブロック
図、＠３図は同実施？ＩＩにＳける各部信号のタイムチ
ャート、第４図は同実権例Ｖｃ：Ｂける双方向性バスバ
ッファの一構成例を示す電気的結線図、８５図２よび第
６図は本発明の他の実施例をそれぞれ示す１１１７図で
ある。 ｌ・・・ＣＰＵ ２，３−・・メモリ装置 ４・・・
周辺装置 ５・・・アドレスデコーダ ６・・・双方向
性パスノイツファ 出願人代理人 鳥 井 清 ＢＦＩ ：ＢよびＢＦ３がともにアクティブとなってＣ
ＰＵＩ からメモリ装＠３または周辺装置４にデータを
・転送させることができるようＫなっている−な８．メ
モリ装置３としてＲＯＭを使用し、メモリ装置３から周
辺装置４ヘデータを転送させるだけで周辺装置４からメ
モリ装置３へのデータ書込みを行なわせない場合ＩＣは
、データバスＤＢ上におけるデータの術突が生ずること
がないためにこの双方向性のパスバッフフロは必要とさ
れない。 また、１１２図の実施例によるものでは、メモリ装置３
と周辺装置４との各チップセレクトＣ８の信号線を共通
にしてしまりたためｃ、ｃｐｌＪｔがメモリ装置３１に
アクセスしているときに、は必ず周辺装置４もアクセス
されることＫなる。しかして。 このことは周辺装置４の一帥作上からして不都合な場合
がある・例えば１周辺装置４からデータをメモリ装置３
に転送し、そのｔＩｋＣＰＵｌがそのデータをメモリ装
置３から読み出してデータ処理を行なわせるような場合
、ＣＰＵＩがメモリ装置３からデータＶＷｆ、み出すた
びにそのデータが周辺ｆ！置４に出力されてしまい、周
辺装置４の動作を妨げてしまうことが考えられる。した
がりて、メモリ５ｉｎｓから周辺装置４ヘデータ転送を
行なわせることなく単ＫＣＰＵＩがメモリ゛装置３内の
データを読み出したいときまたはそれとは逆に周辺装置
４かあメモリ装置３ヘデータ転送を行なわせることす＜
１例えばＣＰＵＩ の内部レジスタのデータをメモリｆ
ｅ［３に書込ませたいときには、アドレスデコーダ５が
メモリ装置ｓｔ−選択しても周辺装置４が選択されない
ようにする必要がある・第５図の実施例ではこのような
点を考慮してなされたもので、この場合にはアドレスデ
コーダ５の選択出力１と選択出力−とのオア信号がメモ
リ装置３のチップセレクトＣ８に与えられ、また選択出
力すが直接周辺装置４のチップセレクトＣ８に与えられ
るよう和して、アドレスデコーダ５の出力状ｌｌＩに応
じてメモリ装置３２よび周辺装置４の同時選択またはメ
モリ装置３のみの選択を適宜性なわせることができるよ
うにしている。な２゜その際、メモリ装置３と周辺装置
４との間でデータ転送を直接性なわせる場合にはＣＰＵ
Ｉ がメモリ装置３のアドレス指定を行なうとアドレス
デコーダ５゛のｂ出力が“１′″となり、またメモリ装
置３のみを選択して周辺装置４とは無関係にデータの読
出し、書込みを行なわせる場合ＫＩ２ＣＰＵ１がメモリ
装置３のアドレス指定を行なうとアドレスデコーダ５の
１出力がａｉ′″ＩＩＣなるようにそれぞれアドレスを
設定して８（、したがって、メモリ装置３はアドレスデ
コーダ５の１出力またはｂ出力が′ｌ′″のときに選択
され、データの書込み。 ＊出しができるようになっている。な１．この実施例で
はメモリ装置が１つしか設けられていないが、これはｉ
ｌＺ図の場合と同様に２つ以上のメモリ装置が設けられ
ていてもよく、また複数の周辺装置が接続されていても
よいことはいうまでもなＩ／１゜ いま、アドレスとアドレスデコーダ５０ａ、ｂ出力との
関係について具体的に説明なする１例えば、ＣＰＵＩア
ドレスが１６ビツトであるとすると。 そのうちの上位２ピットム饅、ム、４ｖアドレスデコー
ダ５に接続してＡＩ＠”ム１４−０のときＫその１出力
が“１′となり、またム謁−〇、Ａｕ５−１・のときに
そのｂ出力が“１１になるようにしている。 また、Ａ１ｓ％Ａ・までの下風１４ビットがメモリ装置
３に直接接続され、そのメモリ装置３０１６にワ４ 一ド（２）分のメモリ空間をアクセスすることができる
ようにしている・例えば１周辺装置４からメモリ装置３
のＯ番地にデータを転送するとき１’Ｃｉｌ ＣＰＵＩ
＄２上位２ビットが０．１．残りの下位１４ビツトが
全てＯなるアドレスを出力Ｔると。 アドレスデコーダ５によりＡ、”Ｏ，ム１４戴ｌがデコ
ードされてそのｂ出力が“１１となりてメモリ装置３忘
よび周辺装置７４が同時に選択され（仁のとき双方向性
のバスゲート６によってＣＰＵＩ側のデータバスＤＢが
切り離される）１次いでＣＰＵ１ から書込ストローブ
ＷＲが出されると、それに応じて周辺装置４から読出さ
れたデータがメモリ装置３のＯ番地に直接書込まれるこ
と１ｃｙｒる。また、ＣＰＵＩの内部レジスタのデータ
をメモリ装置３のＯ番地にデータを転送するときＫは。 送り、読出ストローブＲＤが０ｍのときＫはＣＰＵＩ
側からメモリ装置３側へデータを送るようＫなっている
。また１周辺装置４に関しては。 ＣＰＵＩ の書込ストローブＷＲの信号線と続出ストロ
ーブＲＩ）の信号線とが逆の関係になるように、すなわ
ちＣＰＵＩ のＷＲ端子と周辺ｆｃＩ１４のＲＤ端子と
が、またＣＰＵＩのＲＤ端子と周辺装置４のＷＲ端子と
がそれぞれ接続されている。また。 メモリ装置２に関しては、そのＣＰＵＩ ｇよび周辺装
置４との接続関係が第１図の場合と全く同じＫなって１
つ、メモリ装置２と周辺装置４との間のデータ転送がＣ
ＰＵＩ の内部レジスタを介して行なわれるようにｔっ
ている。 このように構成されたものにｇいて１本発明によるメモ
リ制御方式にあっては、メモリ装Ｗ１３から周辺装置４
ヘデータ転送を行なわせる場合、まずＣＰＵＩ により
てメモリ１ｉｆ３のアドレス指定を行なわせるとともに
、アドレスデコーダ５によりてＣＰＵＩから出されるア
ドレス信号の上位数ビットをデコードしてメモリ装置３
ｇよび周辺装置４のチップセレクトｃｓをそれぞれ“１
′″にして両者を同時に選択させる・また、同時にアド
レスデコーダ５から出力されるメモリ装置３２よび周辺
装置４のチップセレクトｉ号ｃＳ−”１”がバッファ６
をフローティング状ｎＫしてそのデータバスＤＢをＣＰ
ＵＩ ＩＩから切り離Ｔ１次いで。 ＣＰＵＩ から適当な時間後に読出ストローブＲＤを出
力させて、それに応じてメモリ装置３ｖデータの読出し
状ｇＫするととも虻周辺装置４′４ｔデータの書込み状
１ｍ ｖｃ Ｌ／ ｓそれによりメモリ装置３の指定ア
ドレスからデータバスＤＢＫ＠ｆＢされたデータが直接
同辺装置４に書込まれるようＫしている。また１周辺装
置１１４からメモリ装置３ヘデータ転送を行なわせる場
合には、前述の場合と同１１にメモリ装置３のアドレス
指定を行なわせるとともにアドレスデコーダ５によりメ
モリ装［３２よび周辺装置ｔ４の選択、バッファ６によ
るデータバスＤｌｌの切−しを行なわせ、適当な時間後
＃ＣＣＰＵ１から書込ストローブｗｉｔｖｔＢ力させて
メモリ装置３ｖデータの書込み状＠ＫＴるとともに周辺
装置４をデータの読出し状１１１４ＫＬ、、それにより
周辺装置４から続出されたデータをメモリ装置３の指定
アドレスに直接書込ませるようにしている・しかして１
本発明によるメモリ制御方式によれば、メモリ装置１３
と周辺装置４との間！／ｃ２けるデータ転送をＣＰＵＩ
を介Ｔることなくデータの吠出しまたは書込みの１サ
イクルで相互間で直接性なわせることができるようにな
り、データ転送の高速化を有効に図ることができるもの
となる・なｇ、＠３図に本発明によるメモリ制御方式を
とりたときり各部信号のタイミングを示している。 また、第４図は双方向性のパスバッファ６の一構成例を
示Ｔもので、第３図のアドレスデコーダＳＫよってメモ
リ装置３８よび周辺装置４が選択されたときＫはそのと
きの≠１１セレクト（１号Ｃ８−“１”ｌＣよってイネ
ーブルゲートＧが非選択となり、それにより全てのバッ
ファＢＦＩ 〜ＢＦ４がフローティング状憧となりてＣ
ＰＵＩ １４１のデータバスＤＢとメモリ装置２２よ
び周辺装置４１１のデータバスＤＢとを切り離してデー
タバスＤＢ上に２けるデータの衝突を防止するようにし
ている。すなわち、前述のように周辺装置４からメモリ
装置３ヘデータ転送する際にメモリ装置３のデータバス
ＤＢＫＩ１１Ｌ周辺装置４から読出されたデータが現わ
れるが、その際ＣＰＵＩのデータバスＤＢにはＣＰＵＩ
がメモリ装置３に書き込もうとするデータが現われて
しまうことになり、それらのデータがデータバスＤＢ上
で競合するのを防止するために周辺装置４０チツプセレ
クトＣＢが′ｌ′″になりたときにＣＰＵＩ とメモリ
装置３との間のデータバスＤＢｔ−切り離丁ようにして
いる。また、メモリ装置３８よび周辺襞ｔ４が選択され
ていないときにＧ；イネーブルゲートＧが選択され、そ
の＃第３図のＣＰＵＩから出される続出ストローブＲＤ
が＃１″の場合に４２Ａ’入力が・“１′″になり、そ
のためバッファＢＦ２ｇよびＢＦ４がともにアクティブ
となうてメモリ装置３または周辺装置４からＣＰＵＩ
にデータを転送させることができ、また読出ストローブ
ＲＤが“Ｏ′″の場合にはＡ入力が“θ″になり、その
ためパヅファ第３図 第４図 第５図 り 第６図
システムを示すブロック構成図、第２図は本発明（よる
メモリ制御方式ＶＫ体的に実施するための制御プロセッ
サによるメモリ制御システムの一構成例を示すブロック
図、＠３図は同実施？ＩＩにＳける各部信号のタイムチ
ャート、第４図は同実権例Ｖｃ：Ｂける双方向性バスバ
ッファの一構成例を示す電気的結線図、８５図２よび第
６図は本発明の他の実施例をそれぞれ示す１１１７図で
ある。 ｌ・・・ＣＰＵ ２，３−・・メモリ装置 ４・・・
周辺装置 ５・・・アドレスデコーダ ６・・・双方向
性パスノイツファ 出願人代理人 鳥 井 清 ＢＦＩ ：ＢよびＢＦ３がともにアクティブとなってＣ
ＰＵＩ からメモリ装＠３または周辺装置４にデータを
・転送させることができるようＫなっている−な８．メ
モリ装置３としてＲＯＭを使用し、メモリ装置３から周
辺装置４ヘデータを転送させるだけで周辺装置４からメ
モリ装置３へのデータ書込みを行なわせない場合ＩＣは
、データバスＤＢ上におけるデータの術突が生ずること
がないためにこの双方向性のパスバッフフロは必要とさ
れない。 また、１１２図の実施例によるものでは、メモリ装置３
と周辺装置４との各チップセレクトＣ８の信号線を共通
にしてしまりたためｃ、ｃｐｌＪｔがメモリ装置３１に
アクセスしているときに、は必ず周辺装置４もアクセス
されることＫなる。しかして。 このことは周辺装置４の一帥作上からして不都合な場合
がある・例えば１周辺装置４からデータをメモリ装置３
に転送し、そのｔＩｋＣＰＵｌがそのデータをメモリ装
置３から読み出してデータ処理を行なわせるような場合
、ＣＰＵＩがメモリ装置３からデータＶＷｆ、み出すた
びにそのデータが周辺ｆ！置４に出力されてしまい、周
辺装置４の動作を妨げてしまうことが考えられる。した
がりて、メモリ５ｉｎｓから周辺装置４ヘデータ転送を
行なわせることなく単ＫＣＰＵＩがメモリ゛装置３内の
データを読み出したいときまたはそれとは逆に周辺装置
４かあメモリ装置３ヘデータ転送を行なわせることす＜
１例えばＣＰＵＩ の内部レジスタのデータをメモリｆ
ｅ［３に書込ませたいときには、アドレスデコーダ５が
メモリ装置ｓｔ−選択しても周辺装置４が選択されない
ようにする必要がある・第５図の実施例ではこのような
点を考慮してなされたもので、この場合にはアドレスデ
コーダ５の選択出力１と選択出力−とのオア信号がメモ
リ装置３のチップセレクトＣ８に与えられ、また選択出
力すが直接周辺装置４のチップセレクトＣ８に与えられ
るよう和して、アドレスデコーダ５の出力状ｌｌＩに応
じてメモリ装置３２よび周辺装置４の同時選択またはメ
モリ装置３のみの選択を適宜性なわせることができるよ
うにしている。な２゜その際、メモリ装置３と周辺装置
４との間でデータ転送を直接性なわせる場合にはＣＰＵ
Ｉ がメモリ装置３のアドレス指定を行なうとアドレス
デコーダ５゛のｂ出力が“１′″となり、またメモリ装
置３のみを選択して周辺装置４とは無関係にデータの読
出し、書込みを行なわせる場合ＫＩ２ＣＰＵ１がメモリ
装置３のアドレス指定を行なうとアドレスデコーダ５の
１出力がａｉ′″ＩＩＣなるようにそれぞれアドレスを
設定して８（、したがって、メモリ装置３はアドレスデ
コーダ５の１出力またはｂ出力が′ｌ′″のときに選択
され、データの書込み。 ＊出しができるようになっている。な１．この実施例で
はメモリ装置が１つしか設けられていないが、これはｉ
ｌＺ図の場合と同様に２つ以上のメモリ装置が設けられ
ていてもよく、また複数の周辺装置が接続されていても
よいことはいうまでもなＩ／１゜ いま、アドレスとアドレスデコーダ５０ａ、ｂ出力との
関係について具体的に説明なする１例えば、ＣＰＵＩア
ドレスが１６ビツトであるとすると。 そのうちの上位２ピットム饅、ム、４ｖアドレスデコー
ダ５に接続してＡＩ＠”ム１４−０のときＫその１出力
が“１′となり、またム謁−〇、Ａｕ５−１・のときに
そのｂ出力が“１１になるようにしている。 また、Ａ１ｓ％Ａ・までの下風１４ビットがメモリ装置
３に直接接続され、そのメモリ装置３０１６にワ４ 一ド（２）分のメモリ空間をアクセスすることができる
ようにしている・例えば１周辺装置４からメモリ装置３
のＯ番地にデータを転送するとき１’Ｃｉｌ ＣＰＵＩ
＄２上位２ビットが０．１．残りの下位１４ビツトが
全てＯなるアドレスを出力Ｔると。 アドレスデコーダ５によりＡ、”Ｏ，ム１４戴ｌがデコ
ードされてそのｂ出力が“１１となりてメモリ装置３忘
よび周辺装置７４が同時に選択され（仁のとき双方向性
のバスゲート６によってＣＰＵＩ側のデータバスＤＢが
切り離される）１次いでＣＰＵ１ から書込ストローブ
ＷＲが出されると、それに応じて周辺装置４から読出さ
れたデータがメモリ装置３のＯ番地に直接書込まれるこ
と１ｃｙｒる。また、ＣＰＵＩの内部レジスタのデータ
をメモリ装置３のＯ番地にデータを転送するときＫは。 送り、読出ストローブＲＤが０ｍのときＫはＣＰＵＩ
側からメモリ装置３側へデータを送るようＫなっている
。また１周辺装置４に関しては。 ＣＰＵＩ の書込ストローブＷＲの信号線と続出ストロ
ーブＲＩ）の信号線とが逆の関係になるように、すなわ
ちＣＰＵＩ のＷＲ端子と周辺ｆｃＩ１４のＲＤ端子と
が、またＣＰＵＩのＲＤ端子と周辺装置４のＷＲ端子と
がそれぞれ接続されている。また。 メモリ装置２に関しては、そのＣＰＵＩ ｇよび周辺装
置４との接続関係が第１図の場合と全く同じＫなって１
つ、メモリ装置２と周辺装置４との間のデータ転送がＣ
ＰＵＩ の内部レジスタを介して行なわれるようにｔっ
ている。 このように構成されたものにｇいて１本発明によるメモ
リ制御方式にあっては、メモリ装Ｗ１３から周辺装置４
ヘデータ転送を行なわせる場合、まずＣＰＵＩ により
てメモリ１ｉｆ３のアドレス指定を行なわせるとともに
、アドレスデコーダ５によりてＣＰＵＩから出されるア
ドレス信号の上位数ビットをデコードしてメモリ装置３
ｇよび周辺装置４のチップセレクトｃｓをそれぞれ“１
′″にして両者を同時に選択させる・また、同時にアド
レスデコーダ５から出力されるメモリ装置３２よび周辺
装置４のチップセレクトｉ号ｃＳ−”１”がバッファ６
をフローティング状ｎＫしてそのデータバスＤＢをＣＰ
ＵＩ ＩＩから切り離Ｔ１次いで。 ＣＰＵＩ から適当な時間後に読出ストローブＲＤを出
力させて、それに応じてメモリ装置３ｖデータの読出し
状ｇＫするととも虻周辺装置４′４ｔデータの書込み状
１ｍ ｖｃ Ｌ／ ｓそれによりメモリ装置３の指定ア
ドレスからデータバスＤＢＫ＠ｆＢされたデータが直接
同辺装置４に書込まれるようＫしている。また１周辺装
置１１４からメモリ装置３ヘデータ転送を行なわせる場
合には、前述の場合と同１１にメモリ装置３のアドレス
指定を行なわせるとともにアドレスデコーダ５によりメ
モリ装［３２よび周辺装置ｔ４の選択、バッファ６によ
るデータバスＤｌｌの切−しを行なわせ、適当な時間後
＃ＣＣＰＵ１から書込ストローブｗｉｔｖｔＢ力させて
メモリ装置３ｖデータの書込み状＠ＫＴるとともに周辺
装置４をデータの読出し状１１１４ＫＬ、、それにより
周辺装置４から続出されたデータをメモリ装置３の指定
アドレスに直接書込ませるようにしている・しかして１
本発明によるメモリ制御方式によれば、メモリ装置１３
と周辺装置４との間！／ｃ２けるデータ転送をＣＰＵＩ
を介Ｔることなくデータの吠出しまたは書込みの１サ
イクルで相互間で直接性なわせることができるようにな
り、データ転送の高速化を有効に図ることができるもの
となる・なｇ、＠３図に本発明によるメモリ制御方式を
とりたときり各部信号のタイミングを示している。 また、第４図は双方向性のパスバッファ６の一構成例を
示Ｔもので、第３図のアドレスデコーダＳＫよってメモ
リ装置３８よび周辺装置４が選択されたときＫはそのと
きの≠１１セレクト（１号Ｃ８−“１”ｌＣよってイネ
ーブルゲートＧが非選択となり、それにより全てのバッ
ファＢＦＩ 〜ＢＦ４がフローティング状憧となりてＣ
ＰＵＩ １４１のデータバスＤＢとメモリ装置２２よ
び周辺装置４１１のデータバスＤＢとを切り離してデー
タバスＤＢ上に２けるデータの衝突を防止するようにし
ている。すなわち、前述のように周辺装置４からメモリ
装置３ヘデータ転送する際にメモリ装置３のデータバス
ＤＢＫＩ１１Ｌ周辺装置４から読出されたデータが現わ
れるが、その際ＣＰＵＩのデータバスＤＢにはＣＰＵＩ
がメモリ装置３に書き込もうとするデータが現われて
しまうことになり、それらのデータがデータバスＤＢ上
で競合するのを防止するために周辺装置４０チツプセレ
クトＣＢが′ｌ′″になりたときにＣＰＵＩ とメモリ
装置３との間のデータバスＤＢｔ−切り離丁ようにして
いる。また、メモリ装置３８よび周辺襞ｔ４が選択され
ていないときにＧ；イネーブルゲートＧが選択され、そ
の＃第３図のＣＰＵＩから出される続出ストローブＲＤ
が＃１″の場合に４２Ａ’入力が・“１′″になり、そ
のためバッファＢＦ２ｇよびＢＦ４がともにアクティブ
となうてメモリ装置３または周辺装置４からＣＰＵＩ
にデータを転送させることができ、また読出ストローブ
ＲＤが“Ｏ′″の場合にはＡ入力が“θ″になり、その
ためパヅファ第３図 第４図 第５図 り 第６図
Claims (1)
- 【特許請求の範囲】 ！、 制御プロセッサにより周辺装置と続出し専用のメ
モリ装置との間でデータ転送を行なわせるメモリ制御シ
ステムｖＣｊｄいて、制御１０セツサから出されるアド
レス信号□に応じて周辺装置が選択されたときにメモリ
装置を同時に選択する手段と、制御プロセッサから出さ
れるデータの二 読出ストローブに応じた周辺装置とメモリ装−との各動
作状態が逆に７ｊるよつなストローブ手段とをとるよう
にしたメモリ制御方式。 λ 制御プロセッサにより周辺装置とメモリｆｅｔ！Ｉ
ｔとの間でデータ転送を行なわせるメモリ制御システム
に８いて、制御プロセッサから出さ°竹るアドレス信号
に応じて周辺装置が選択されたときにメモリ装置を同時
に選択する手段と、制御１０セツサから出されるデータ
のｌＩ！出ストローブと書込ストローブとにそれぞれ応
じた周辺装置とメモリ装置との各動作状態が逆になるよ
うなストローブ手段と１周辺装置が選択されたときに制
御１０セツサ側のデ」タバスを切り１ｌｌｉＴ手段とを
とるようＫしたメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414281A JPS5886623A (ja) | 1981-11-17 | 1981-11-17 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18414281A JPS5886623A (ja) | 1981-11-17 | 1981-11-17 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886623A true JPS5886623A (ja) | 1983-05-24 |
Family
ID=16148097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18414281A Pending JPS5886623A (ja) | 1981-11-17 | 1981-11-17 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886623A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128554A (ja) * | 1983-12-16 | 1985-07-09 | Yokogawa Hokushin Electric Corp | デ−タ転送装置 |
| JPS60126852U (ja) * | 1984-02-06 | 1985-08-26 | 山洋電気株式会社 | メモリアクセス回路 |
| JPH03129450A (ja) * | 1989-07-21 | 1991-06-03 | Matsushita Electric Ind Co Ltd | データ転送方法及びデータ転送装置 |
-
1981
- 1981-11-17 JP JP18414281A patent/JPS5886623A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128554A (ja) * | 1983-12-16 | 1985-07-09 | Yokogawa Hokushin Electric Corp | デ−タ転送装置 |
| JPS60126852U (ja) * | 1984-02-06 | 1985-08-26 | 山洋電気株式会社 | メモリアクセス回路 |
| JPH03129450A (ja) * | 1989-07-21 | 1991-06-03 | Matsushita Electric Ind Co Ltd | データ転送方法及びデータ転送装置 |
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