JPH11353300A - 半導体素子のためのプログラム可能ピンの指定 - Google Patents

半導体素子のためのプログラム可能ピンの指定

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JPH11353300A
JPH11353300A JP471699A JP471699A JPH11353300A JP H11353300 A JPH11353300 A JP H11353300A JP 471699 A JP471699 A JP 471699A JP 471699 A JP471699 A JP 471699A JP H11353300 A JPH11353300 A JP H11353300A
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JP471699A
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ウォジュウォダ イゴール
Brian E Boles
イー． ボレス ブライアン
J Drake Rodney
ジェイ． ドレイク ロドニー
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Abstract

(57)【要約】 【課題】 １つ以上の半導体素子ピンの機能を指定する
ことを可能にするシステムおよび方法を提供する。 【解決手段】 複数のピン指定命令を受け取るプログラ
ミングポートと、プログラミングポートに結合し、複数
のピン指定命令を格納するための構成論理と、プログラ
ミングポートに結合し、少なくとも１つのピンを指定す
る機能を選択するための選択論理と、選択論理と結合す
る少なくとも１つのピンであって、複数のＩ／Ｏ機能の
１つを実行するようにプログラム可能に指定される少な
くとも１つのピンと、を組み合わせて含む、半導体素子
ピンをプログラム可能に指定するシステムを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して半導体素子
ピンの指定に関する。詳細には、本発明は、拡張され且
つ柔軟なアドレス機能の組および他のＩ／Ｏ機能を実行
するために、ユーザが、１つ以上の半導体素子ピンをプ
ログラム可能に指定することができる能力に関する。
【０００２】
【従来の技術】現在の技術水準は、入力モード時に１つ
の機能を実行し、出力モード時に第２の機能を実行する
ことが可能な共通ピンに対する双方向のＩ／Ｏポートを
有するマイクロプロセッサおよびマイクロコントローラ
などの半導体素子を記載している。
【０００３】現在の技術水準は、また、メモリアクセス
サイクルに関する素子の状態に依存してアドレスピンま
たはデータピンのいずれかとして特定のピンを使用する
ことが可能であるマイクロプロセッサおよびマイクロコ
ントローラなどの半導体素子を記載している。例えば、
１６ビット幅のデータバスを駆動することが可能なマイ
クロプロセッサは、データＩ／Ｏとして機能する１６の
ピンを有する可能性が高い。マイクロプロセッサは、同
一の１６のピンがアドレスバスを駆動することを可能に
する内部性能を有する。
【０００４】
【発明が解決しようとする課題】追加のアドレシング性
能が必要である場合は、追加のピンをこの必要性を満た
すための専用にしなくてならない。従来の技術下では、
アドレスピン割り当ての内部アーキテクチャは、半導体
製造業者によって規定され、ユーザによって変更され得
ない。
【０００５】米国特許第５，６８６，８４４号の「ＩＮ
ＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＰＩＮＳ ＣＯＮＦ
ＩＧＵＲＡＢＬＥ ＡＳ Ａ ＣＬＯＣＫ ＩＮＰＵＴ
ＰＩＮ ＡＮＤ ＡＳ Ａ ＤＩＧＩＴＡＬ Ｉ／Ｏ
ＰＩＮ ＯＲ ＡＳ ＡＤＥＶＩＣＥ ＲＥＳＥＴ Ｐ
ＩＮ ＡＮＤ ＡＳ Ａ ＤＩＧＩＴＡＬ Ｉ／Ｏ Ｐ
ＩＮ ＡＮＤ ＭＥＴＨＯＤ ＴＨＥＲＥＦＯＲ」に見
られる従来技術は、集積回路（ＩＣ）ピンをクロック／
リセット信号または他のデジタルＩ／Ｏとして構成する
性能を有する半導体素子を記載している。
【０００６】他の概要は、メモリの複数のセグメントを
同時にテストするためのテスト回路用の多機能性ピンの
アプローチを記載している。米国特許第４，４９５，６
０３号である「ＴＥＳＴ ＳＹＳＴＥＭ ＦＯＲ ＳＥ
ＧＭＥＮＴＥＤ ＭＥＭＯＲＹ」を参照のこと。しか
し、この従来技術は、セグメント化されたメモリ素子の
読み出しおよび書き込みテストクロックを発生するトラ
イステート（ｔｒｉ−ｓｔａｔｅ）バッファを含んだに
過ぎない「論理ボックス」の導入を記載しているのみで
ある。更に、これらのテスト回路または「論理ボック
ス」が処理ユニットと一体であり、ゆえに、処理ユニッ
トのＩ／Ｏ機能をカスタマイズするためにプログラム可
能であるという示唆はない。
【０００７】米国特許第５，４７３，７５８号の「ＳＹ
ＳＴＥＭ ＨＡＶＩＮＧ ＩＮＰＵＴ ＯＵＴＰＵＴ
ＰＩＮＳ ＳＨＩＦＴＩＮＧ ＢＥＴＷＥＥＮ ＰＲＯ
ＧＲＡＭＭＩＮＧ ＭＯＤＥ ＡＮＤ ＮＯＲＭＡＬ
ＭＯＤＥ ＴＯ ＰＲＯＧＲＡＭ ＭＥＭＯＲＹ ＷＩ
ＴＨＯＵＴ ＤＥＤＩＣＡＴＩＮＧ ＩＮＰＵＴ ＯＵ
ＴＰＵＴ ＰＩＮＳ ＦＯＲ ＰＲＯＧＲＡＭＭＩＮＧ
ＭＯＤＥ」は、プログラミングモード（例えば、不揮
発性メモリのプログラミング）または、通常モード（例
えば、プログラムメモリの実行）のいずれかにおいて機
能する処理ユニットＩ／Ｏピンの共通の組をクレームし
ている。
【０００８】よって、プログラマの用途によっては、ア
ドレシング性能が不十分または過剰になるという問題が
起こる。さらに、従来技術は、半導体装置の特定の用途
のためにプログラムされ得る柔軟なアドレシング性能を
予測しない。
【０００９】ゆえに、設計仕様を満たすために必要なア
ドレスピンの数がプログラム可能に指定され得る半導体
素子を提供する必要がある。
【００１０】
【課題を解決するための手段】本発明によるシステム
は、複数のピン指定命令を受け取るプログラミングポー
トと、該プログラミングポートに結合し、該複数のピン
指定命令を格納するための構成論理と、該プログラミン
グポートに結合し、少なくとも１つのピンを指定する機
能を選択するための選択論理と、該選択論理と結合する
少なくとも１つのピンであって、複数のＩ／Ｏ機能の１
つを実行するようにプログラム可能に指定される少なく
とも１つのピンと、を組み合わせて含む、半導体素子ピ
ンをプログラム可能に指定するシステムであり、そのこ
とにより上記目的が達成される。
【００１１】システムは、予め指定されたアドレス機能
を有する複数のピンを更に含んでいてもよい。
【００１２】システムは、前記プログラミングポートに
結合し、前記複数のピン指定命令を解釈するためのプロ
グラミング論理を更に含んでいてもよい。
【００１３】前記プログラミングポート、前記構成論
理、前記選択論理、前記少なくとも１つのピンおよび前
記予め指定されたアドレス機能を有する複数のピンは、
単一のモノリシック半導体素子上に全て設置されていて
もよい。
【００１４】前記複数のピン指定命令を受け取るプログ
ラミングポートは、シリアルポートであってもよい。
【００１５】前記複数のピン指定命令を受け取るプログ
ラミングポートは、パラレルポートであってもよい。
【００１６】前記構成論理は少なくとも１つのレジスタ
を含んでいてもよい。
【００１７】前記構成論理は可溶（ｆｕｓｉｂｌｅ）素
子を含んでいてもよい。
【００１８】前記構成論理は不揮発性メモリを含んでい
てもよい。
【００１９】前記選択論理は少なくとも１つのマルチプ
レクサを含んでいてもよい。
【００２０】前記少なくとも１つのピンはアドレスピン
として指定され得てもよい。
【００２１】前記予め指定されたアドレス機能を有する
前記複数のアドレスピンによって提供されるアドレシン
グ可能な記憶範囲を超えて、アドレシング可能な記憶範
囲を拡張するアドレスピンとして前記少なくとも１つの
ピンが指定され得てもよい。
【００２２】前記少なくとも１つのピンが、チップセレ
クトピンとして指定され得てもよい。
【００２３】前記予め指定されたアドレス機能を有する
前記複数のアドレスピンによって提供されるアドレシン
グ可能な記憶範囲を超えて、アドレシング可能な記憶範
囲を拡張するチップセレクトピンとして前記少なくとも
１つのピンが指定され得てもよい。
【００２４】前記プログラミング論理は、前記複数のピ
ン指定命令を解釈し、前記構成論理内の複数のピン指定
コマンドを格納する処理ユニットを含んでいてもよい。
【００２５】前記複数のピン指定コマンドは、符号化さ
れたコマンドであってもよい。
【００２６】前記選択論理は少なくとも１つのマルチプ
レクサを含んでいてもよい。
【００２７】前記選択論理は、前記複数のピン指定コマ
ンドを復号化する復号化論理を更に含んでいてもよい。
【００２８】本発明による方法は、プログラミングポー
トに複数のピン指定命令を提供する工程と、該プログラ
ミングポートから受け取った該複数のピン指定命令を格
納するために少なくとも１つの構成レジスタを提供する
工程と、該少なくとも１つの構成レジスタ内に格納され
た該ピン指定命令によって制御され、複数のＩ／Ｏ機能
の１つを選択する選択論理を提供する工程と、該選択論
理に結合され、該複数のＩ／Ｏ機能の１つを実行するた
めにプログラム可能に指定される少なくとも１つのピン
を提供する工程と、を含む、半導体ピンをプログラム可
能に指定する方法であり、そのことにより上記目的が達
成される。
【００２９】方法は、予め指定されたアドレス機能を有
する複数のピンを提供する工程をさらに含んでいてもよ
い。
【００３０】方法は、前記プログラミングポートに結合
され、前記複数のピン指定命令を解釈するプログラミン
グ論理を提供する工程を更に含んでいてもよい。
【００３１】本発明の目的は、ユーザが１つ以上の半導
体素子ピンの機能を指定することを可能にするシステム
を提供することである。
【００３２】本発明の他の目的は、ユーザが、半導体素
子ピンをアドレスピンまたは標準のＩ／Ｏピンのいずれ
かとして指定するようプログラムすることを可能にする
システムを提供することである。
【００３３】本発明の他の目的は、ユーザが半導体素子
ピンの機能を指定する目的で半導体素子を永久的にプロ
グラムすることを可能にするシステムを提供することで
ある。
【００３４】本発明の他の目的は、ユーザが半導体素子
ピンの機能を指定する目的で半導体素子を変更可能にプ
ログラムすることを可能にするシステムを提供すること
である。
【００３５】本発明の他の目的は、半導体素子ピンの符
号化指定が可能なシステムを提供することである。
【００３６】本発明の他の目的は、半導体素子ピンの非
符号化指定が可能なシステムを提供することである。
【００３７】本発明の１つの実施形態によると、半導体
素子ピンをプログラム可能に指定するシステムは、プロ
グラミングポート、構成論理、選択論理および複数のＩ
／Ｏ機能の１つを実行するためにプログラム可能に指定
され得る少なくとも１つのピンを含む。この実施形態
は、メモリアドレス機能を実行するための、あらかじめ
指定され且つ変更不可能な複数の半導体ピンをさらに含
み得る。さらに、この実施形態では、上述の要素および
特徴は単一のモノリシック半導体素子上に設置（ｃｏ−
ｌｏｃａｔｅｄ）されている。
【００３８】本発明の他の実施形態では、半導体素子ピ
ンをプログラム可能に指定するシステムは、プログラミ
ングポート、プログラミング論理、構成論理、選択論理
および複数のＩ／Ｏ機能の１つを実行するためにプログ
ラム可能に指定され得る少なくとも１つのピンを含む。
この実施形態は、メモリアドレス機能を実行するため
の、予め指定され且つ変更不可能な複数の半導体ピンを
更に含み得る。この実施形態は、符号化されたフォーマ
ットからのピンの指定割り当ての復号化を更に含み得
る。更に、この実施形態では、上記の要素および特徴
は、単一のモノリシック半導体素子上に設置されてい
る。
【００３９】本発明は、プログラマが半導体素子の１つ
以上のピンを、アドレスラインの所定の組に追加のアド
レスピン、または他のＩ／Ｏピンのいずれかとして指定
することを可能にする。本発明の目的は、特定の用途に
必要なアドレスバスの特定のサイズを正確に規定する能
力をプログラマに提供することである。本発明は、プロ
グラミングポートと、任意のプログラミング論理と、構
成論理と、選択論理と、プログラマの要求に応じて構成
され得るピンの組とを含む。本発明は、単一のモノリシ
ック半導体素子上に存在する。
【００４０】本発明の前述および他の目的、特徴、なら
びに利点は、下記、更に詳細には、添付の図面に示され
る本発明の好ましい実施の形態の説明によって明らかに
なるであろう。
【００４１】
【発明の実施の形態】図１を参照して、本発明１０のブ
ロック図を示す。半導体素子１０（以後、「システ
ム」）のためのプログラム可能なピンの指定は、プログ
ラミングポート１００、任意のプログラミング論理２０
０（任意であって必須ではない要素を表示するために破
線で示す）、構成論理３００、選択論理４００、および
複数のＩ／Ｏ機能の１つを実行するためにプログラム可
能に指定され得る少なくとも１つのピン５００を含む。
システムは、メモリアドレス機能を実行するための、予
め指定され且つ変更不可能な複数の半導体ピンを更に含
む。これらのピンは、本発明のいくつかの応用を示す図
である図４にＡＤm：ＡＤ0として示される。好適な実施
形態では、上述の要素は単一のモノリシック半導体素子
上に置かれている。
【００４２】本発明の重要性は、応用に必要とされる正
確なアドレス範囲を選択する柔軟且つプログラム可能な
方法によってメモリアクセスを実行することが可能なマ
イクロコントローラ、マイクロプロセッサ、または他の
素子などの半導体素子を提供することである。本発明の
目的は、メモリアドレス機能およびチップセレクトなど
の準アドレス機能に必要な半導体ピンの数を最適化する
ことである。
【００４３】プログラミングポート１００は、当業者に
周知である多様なフォーマット、規格、およびプロトコ
ルの直列または並列のいずれかであるＩ／Ｏポートであ
り得る。プログラミングポートはいくつかの機能を有す
る。ポート１００はまた、本発明の範囲を逸脱するがコ
ンピュータ科学の当業者には周知のプログラミング素子
からの半導体ピンの構成データを受け入れる。ポート１
００はまた、現在の半導体ピン構成を外部素子に出力し
得る。また、ポート１００は、検査目的に使用され得
る。
【００４４】１つの実施形態では、構成データは、構成
データが格納される構成論理３００にプログラミングポ
ートを介して直接伝送される。他の実施形態では、構成
データは処理ユニットであり得るプログラミング論理２
００によって読み出される。構成データは、プログラミ
ング論理２００によって解釈される。解釈された形式の
構成データは、構成論理３００に格納される。
【００４５】構成論理３００は、多数の実現の１つを含
み得る。１つの実施形態では、構成論理３００は、単純
なレジスタ、またはプログラム可能な揮発性もしくは不
揮発性のメモリアレイ内の場所であり得る。よって、こ
の実施形態では、構成論理に格納される構成データは、
プログラマの判断によって変更され得る。あるいは、構
成論理は、当業者には公知であるプログラム可能読み出
し専用メモリ（ＰＲＯＭ）または他の型の可溶（ｆｕｓ
ｉｂｌｅ）素子等の一度だけプログラム可能な論理を含
み得る。
【００４６】図１、２および３を参照して、選択論理４
００を示す。なお、これらの図中では同様の参照番号が
同様の要素を示す。選択論理は半導体ピンの機能を指定
するための決定機構を提供する。選択論理４００は、好
適な実施形態では一連のマルチプレクサ４１０を含む。
他の実施形態では、選択論理は一連のマルチプレクサ４
１０および１つ以上のデコーダ４２０の両方を含む。
【００４７】図１は、選択論理４００が構成論理３００
に格納されたデータと半導体ピン５００との間にブリッ
ジを提供することを示す。図２は、選択論理４００の非
符号化形式を示す。ここでは構成論理３００の各ビット
と各マルチプレクサ４１０に対する選択入力との間の１
対１マッピングが行われる。図３は、選択論理４００の
符号化形式を示す。ここでは、構成データは符号化され
たフォーマットで格納される。符号化データは復号化論
理４２０によって復号化され、マルチプレクサ４１０の
選択入力と結合される。
【００４８】マルチプレクサ４１０の入力は、拡張アド
レスラインか、または半導体素子によって実行される他
のＩ／Ｏ機能（Ｉ／Ｏ ｆｕｎｃｔｉｏｎｓ）のいずれ
かである。マルチプレクサ４１０の出力は、直接的また
はバッファを介して半導体ピン５００に接続される。
【００４９】図４を参照して、本発明１０の典型的な応
用を示す。本発明１０は、マイクロプロセッサまたはマ
イクロコントローラなどの処理ユニットを示すブロック
２０において具体化される。応用は、メモリ素子３０お
よび周辺装置４０も示す。アドレスラッチ５０もまた、
示される。
【００５０】ブロック２０内のＡＤm：ＡＤ0は、アドレ
ス機能を有するピンの予め指定された組を表す。この実
施形態では、これらのピンは、アドレスバスを駆動する
のに加えてデータバスと結合され得る。しかし、他の実
施形態では、アドレスピンの予め指定された組はデータ
バス機能と多重化され得ないので、アドレスラッチ５０
が必要でなくなる。ＡＤm：ＡＤ0に対応する半導体ピン
のアドレス機能の予め指定された特性は、プログラマに
よって変更または改変され得ない。
【００５１】メモリ素子３０および周辺装置４０はＡＤ
m：ＡＤ0によって規定された範囲によって提供されたア
ドレシング可能なメモリ位置を上回るメモリ位置を有す
る。ゆえに、追加のメモリアドレシング性能が必要とさ
れる。プログラマは、拡張アドレシングをＡn：Ａ
m+1（ｎ≧ｍ＋１）と規定する。このデータは、構成論
理３００に格納され、選択論理４００が半導体ピン５０
０の指定を決定する（図１から図３）。
【００５２】また、この応用では、メモリ素子３０と周
辺装置４０との間のように、アドレシング可能なメモリ
位置に冗長性があり得るので、チップセレクト論理が示
される。チップセレクト論理はブロック２０内にＡＤＤ
ＲxおよびＡＤＤＲyと表示される。これらのピンを拡張
アドレスピンについて上述されたのと同一の態様でチッ
プセレクトとして指定することによって、適切なメモリ
／周辺装置がアクセスされる。よって、本発明は、設計
仕様のアドレシング要件に正確に一致するアドレシング
のためのＩＣピンの柔軟な指定を可能にする。アドレシ
ングに使用されないピンは、他のＩ／Ｏ機能に使用可能
である。
【００５３】本発明は、好適な実施形態を参照しながら
具体的に示され且つ説明されたが、当業者には、本発明
の精神および範囲を逸脱することなく形式および詳細の
改変がされ得ることが理解される。
【００５４】
【発明の効果】本発明によれば、設計仕様のアドレシン
グ要件に正確に一致するアドレシングのためのＩＣピン
の柔軟な指定が可能になる。
【図面の簡単な説明】
【図１】本発明を表すブロック図である。
【図２】選択論理の１つの実施形態を示す図である。
【図３】復号化性能を有する選択論理の他の実施形態を
示す図である。
【図４】拡張アドレス機能およびチップセレクトを説明
する本発明の応用を示す図である。
【符号の説明】
１０ 半導体素子 ２０ ブロック ３０ メモリ素子 ４０ 周辺装置 ５０ アドレスラッチ １００ プログラミングポート ２００ プログラミング論理 ３００ 構成論理 ４００ 選択論理 ４１０ マルチプレクサ ４２０ デコーダ ５００ 半導体ピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン イー． ボレス アメリカ合衆国 アリゾナ 85215， メ サ， ノース タボー ストリート 4220 (72)発明者 ロドニー ジェイ． ドレイク アメリカ合衆国 アリゾナ 85044， フ ェニックス． サウス 40ティーエイチ ウェイ 14825

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 複数のピン指定命令を受け取るプログラ
    ミングポートと、 該プログラミングポートに結合し、該複数のピン指定命
    令を格納するための構成論理と、 該プログラミングポートに結合し、少なくとも１つのピ
    ンを指定する機能を選択するための選択論理と、 該選択論理と結合する少なくとも１つのピンであって、
    複数のＩ／Ｏ機能の１つを実行するようにプログラム可
    能に指定される少なくとも１つのピンと、 を組み合わせて含む、半導体素子ピンをプログラム可能
    に指定するシステム。
  2. 【請求項２】 予め指定されたアドレス機能を有する複
    数のピンを更に含む、請求項１に記載のシステム。
  3. 【請求項３】 前記プログラミングポートに結合し、前
    記複数のピン指定命令を解釈するためのプログラミング
    論理を更に含む、請求項２に記載のシステム。
  4. 【請求項４】 前記プログラミングポート、前記構成論
    理、前記選択論理、前記少なくとも１つのピンおよび前
    記予め指定されたアドレス機能を有する複数のピンが、
    単一のモノリシック半導体素子上に全て設置される、請
    求項３に記載のシステム。
  5. 【請求項５】 前記複数のピン指定命令を受け取るプロ
    グラミングポートが、シリアルポートである、請求項１
    に記載のシステム。
  6. 【請求項６】 前記複数のピン指定命令を受け取るプロ
    グラミングポートが、パラレルポートである、請求項１
    に記載のシステム。
  7. 【請求項７】 前記構成論理が少なくとも１つのレジス
    タを含む、請求項１に記載のシステム。
  8. 【請求項８】 前記構成論理が可溶（ｆｕｓｉｂｌｅ）
    素子を含む、請求項１に記載のシステム。
  9. 【請求項９】 前記構成論理が不揮発性メモリを含む、
    請求項１に記載のシステム。
  10. 【請求項１０】 前記選択論理が少なくとも１つのマル
    チプレクサを含む、請求項１に記載のシステム。
  11. 【請求項１１】 前記少なくとも１つのピンがアドレス
    ピンとして指定され得る、請求項１に記載のシステム。
  12. 【請求項１２】 前記予め指定されたアドレス機能を有
    する前記複数のアドレスピンによって提供されるアドレ
    シング可能な記憶範囲を超えて、アドレシング可能な記
    憶範囲を拡張するアドレスピンとして前記少なくとも１
    つのピンが指定され得る、請求項２に記載のシステム。
  13. 【請求項１３】 前記少なくとも１つのピンが、チップ
    セレクトピンとして指定され得る、請求項１に記載のシ
    ステム。
  14. 【請求項１４】 前記予め指定されたアドレス機能を有
    する前記複数のアドレスピンによって提供されるアドレ
    シング可能な記憶範囲を超えて、アドレシング可能な記
    憶範囲を拡張するチップセレクトピンとして前記少なく
    とも１つのピンが指定され得る、請求項２に記載のシス
    テム。
  15. 【請求項１５】 前記プログラミング論理が、前記複数
    のピン指定命令を解釈し、前記構成論理内の複数のピン
    指定コマンドを格納する処理ユニットを含む、請求項３
    に記載のシステム。
  16. 【請求項１６】 前記複数のピン指定コマンドが、符号
    化されたコマンドである、請求項１５に記載のシステ
    ム。
  17. 【請求項１７】 前記選択論理が少なくとも１つのマル
    チプレクサを含む、請求項３に記載のシステム。
  18. 【請求項１８】 前記選択論理が、前記複数のピン指定
    コマンドを復号化する復号化論理を更に含む、請求項１
    ７に記載のシステム。
  19. 【請求項１９】 プログラミングポートに複数のピン指
    定命令を提供する工程と、 該プログラミングポートから受け取った該複数のピン指
    定命令を格納するために少なくとも１つの構成レジスタ
    を提供する工程と、 該少なくとも１つの構成レジスタ内に格納された該ピン
    指定命令によって制御され、複数のＩ／Ｏ機能の１つを
    選択する選択論理を提供する工程と、 該選択論理に結合され、該複数のＩ／Ｏ機能の１つを実
    行するためにプログラム可能に指定される少なくとも１
    つのピンを提供する工程と、 を含む、半導体ピンをプログラム可能に指定する方法。
  20. 【請求項２０】 予め指定されたアドレス機能を有する
    複数のピンを提供する工程をさらに含む、請求項１９に
    記載の方法。
  21. 【請求項２１】 前記プログラミングポートに結合さ
    れ、前記複数のピン指定命令を解釈するプログラミング
    論理を提供する工程を更に含む、請求項２０に記載の方
    法。
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