JPH04332994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04332994A JPH04332994A JP3101074A JP10107491A JPH04332994A JP H04332994 A JPH04332994 A JP H04332994A JP 3101074 A JP3101074 A JP 3101074A JP 10107491 A JP10107491 A JP 10107491A JP H04332994 A JPH04332994 A JP H04332994A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- selection signal
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000004044 response Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特にチップ混載型の半導体記憶装置であって、一層の
低電力化を意図した半導体記憶装置に関する。
、特にチップ混載型の半導体記憶装置であって、一層の
低電力化を意図した半導体記憶装置に関する。
【０００２】近時、ＬＳＩの大規模集積化に伴って、例
えばワンチップマイクロコントローラのように、ＣＰＵ
やＲＡＭ及びＲＯＭなどを同一チップ上に混載すること
が行われる。電子機器の所要ＬＳＩ数を削減でき、小型
化を進めることができる。
えばワンチップマイクロコントローラのように、ＣＰＵ
やＲＡＭ及びＲＯＭなどを同一チップ上に混載すること
が行われる。電子機器の所要ＬＳＩ数を削減でき、小型
化を進めることができる。
【０００３】ところで、かかる混載型ＬＳＩにあっては
、ＣＰＵやＲＡＭ及びＲＯＭなどで消費される電力の合
計値がチップの総消費電力となるため、各機能ブロック
毎の電力消費を抑えることが求められる。
、ＣＰＵやＲＡＭ及びＲＯＭなどで消費される電力の合
計値がチップの総消費電力となるため、各機能ブロック
毎の電力消費を抑えることが求められる。
【０００４】
【従来の技術】従来の半導体記憶装置（例えばＲＡＭ）
は、共通のアドレスバスによって同一チップ内のＣＰＵ
やＲＡＭなどと接続されており、ＣＰＵからの選択信号
に応答して、当該アドレスバス上のアドレス信号で示さ
れた記憶セル内のデータをリード／ライト（読み出し／
書き込み）する。
は、共通のアドレスバスによって同一チップ内のＣＰＵ
やＲＡＭなどと接続されており、ＣＰＵからの選択信号
に応答して、当該アドレスバス上のアドレス信号で示さ
れた記憶セル内のデータをリード／ライト（読み出し／
書き込み）する。
【０００５】ここで、選択信号はデータバスの競合を回
避するための信号で、一般にＣＰＵから出力される。半
導体記憶装置はこの信号によって、例えばデータ入出力
用のスリーステートバッファを開き、データバスとの間
のデータ受け渡しを可能にする。
避するための信号で、一般にＣＰＵから出力される。半
導体記憶装置はこの信号によって、例えばデータ入出力
用のスリーステートバッファを開き、データバスとの間
のデータ受け渡しを可能にする。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、非選択時（選択信号
インアクティブ時）でも、アドレス信号を取り込む構成
となっていたため、このアドレス信号の変化に応答して
動作する一部の回路（一般的にアドレスデコーダ回路）
による電力消費が無視できないといった問題点があった
。
従来の半導体記憶装置にあっては、非選択時（選択信号
インアクティブ時）でも、アドレス信号を取り込む構成
となっていたため、このアドレス信号の変化に応答して
動作する一部の回路（一般的にアドレスデコーダ回路）
による電力消費が無視できないといった問題点があった
。
【０００７】そこで、本発明は、非選択時における無用
な回路動作を停止して、消費電力のより一層の低減化を
図ることを目的としている。
な回路動作を停止して、消費電力のより一層の低減化を
図ることを目的としている。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、選択信号Ｃ
Ｓの入力に応答して、指定アドレス内のデータＤを少な
くともリードする半導体記憶装置において、前記選択信
号ＣＳのインアクティブ期間、前記アドレスを指定する
信号Ａの内容を所定値に固定するアドレス固定手段１を
備えたことを特徴とする。
成するためその原理図を図１に示すように、選択信号Ｃ
Ｓの入力に応答して、指定アドレス内のデータＤを少な
くともリードする半導体記憶装置において、前記選択信
号ＣＳのインアクティブ期間、前記アドレスを指定する
信号Ａの内容を所定値に固定するアドレス固定手段１を
備えたことを特徴とする。
【０００９】
【作用】本発明では、非選択期間、半導体記憶装置に取
り込まれるアドレス信号の内容が所定値に固定される。
り込まれるアドレス信号の内容が所定値に固定される。
【００１０】したがって、非選択時における無用な回路
動作（例えばアドレスデコーダの動作）を停止して、消
費電力のより一層の低減化が図られる。
動作（例えばアドレスデコーダの動作）を停止して、消
費電力のより一層の低減化が図られる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は本発明に係る半導体記憶装置の一実
施例を示す図である。
する。図２〜図７は本発明に係る半導体記憶装置の一実
施例を示す図である。
【００１２】まず、構成を説明する。図２において、１
０はＲＡＭ、１１はＲＯＭ、１２はＣＰＵである。これ
らはアドレスバス１３によって相互に接続されており、
且つ、同一のチップ上に形成されている。
０はＲＡＭ、１１はＲＯＭ、１２はＣＰＵである。これ
らはアドレスバス１３によって相互に接続されており、
且つ、同一のチップ上に形成されている。
【００１３】ＣＰＵ１２は、図示しないデータバスを介
してＲＯＭ１１をアクセスし、このＲＯＭ１１に格納さ
れたプログラムに従って所定の処理を実行すると共に、
その実行に際して随時にＲＡＭ１０をアクセスする。
してＲＯＭ１１をアクセスし、このＲＯＭ１１に格納さ
れたプログラムに従って所定の処理を実行すると共に、
その実行に際して随時にＲＡＭ１０をアクセスする。
【００１４】ＲＡＭ１０またはＲＯＭ１１のアクセスは
、ＣＰＵ１２からの選択信号ＣＳ１、ＣＳ２によって択
一的に行われるようになっており、これによりデータバ
スのアクセス競合を回避する。
、ＣＰＵ１２からの選択信号ＣＳ１、ＣＳ２によって択
一的に行われるようになっており、これによりデータバ
スのアクセス競合を回避する。
【００１５】ＲＡＭ１０の構成は、その要部を図示する
ように、多数のビット線と多数のワード線とを交差配列
し、各交差点に記憶セルＭ（代表して１つを図示する）
を接続したセルアレイ部１０ａと、内部アドレス信号の
複数ビット（例えばＡ３ｉ、……、Ａ８ｉ、Ａ９ｉ）の
内容を解読（デコード）して１つのワード線を選択する
ワード線デコーダ部１０ｂと、内部アドレス信号の残り
のビット（例えばＡ０ｉ、Ａ１ｉ、Ａ２ｉ）の内容をデ
コードして複数（この例では８つ）のビット線を選択す
るビット線デコーダ部１０ｃと、ビット線上のデータを
増幅するセンスアンプ部１０ｄと、選択信号ＣＳ２のア
クティブ時（ＲＡＭ１０の選択時、具体的にはＣＳ２が
Ｈレベルの時）に選択ビット線と図示しないデータバス
の間を接続してデータＤ７〜Ｄ０をリード／ライトする
出力制御部１０ｅと、を備える他、本願特有の構成であ
るアドレス信号制御部１０ｆを備える。なお、図３はワ
ード線デコーダ１０ｂの具体例を示す図であり、内部ア
ドレス信号Ａ０ｉ、Ａ１ｉ、……Ａｍｉ（図ではＡ０、
Ａ１、……）をデコードする。
ように、多数のビット線と多数のワード線とを交差配列
し、各交差点に記憶セルＭ（代表して１つを図示する）
を接続したセルアレイ部１０ａと、内部アドレス信号の
複数ビット（例えばＡ３ｉ、……、Ａ８ｉ、Ａ９ｉ）の
内容を解読（デコード）して１つのワード線を選択する
ワード線デコーダ部１０ｂと、内部アドレス信号の残り
のビット（例えばＡ０ｉ、Ａ１ｉ、Ａ２ｉ）の内容をデ
コードして複数（この例では８つ）のビット線を選択す
るビット線デコーダ部１０ｃと、ビット線上のデータを
増幅するセンスアンプ部１０ｄと、選択信号ＣＳ２のア
クティブ時（ＲＡＭ１０の選択時、具体的にはＣＳ２が
Ｈレベルの時）に選択ビット線と図示しないデータバス
の間を接続してデータＤ７〜Ｄ０をリード／ライトする
出力制御部１０ｅと、を備える他、本願特有の構成であ
るアドレス信号制御部１０ｆを備える。なお、図３はワ
ード線デコーダ１０ｂの具体例を示す図であり、内部ア
ドレス信号Ａ０ｉ、Ａ１ｉ、……Ａｍｉ（図ではＡ０、
Ａ１、……）をデコードする。
【００１６】アドレス信号制御部１０ｆは、選択信号Ｃ
Ｓ２のアクティブ時、アドレスバス１３上のアドレス信
号Ａ０〜Ａ９をそのまま通過させて内部アドレス信号Ａ
０ｉ〜Ａ９ｉとする一方、選択信号ＣＳ２のインアクテ
ィブ時（ＲＡＭ１０の「非」選択時、具体的にはＣＳ２
がＬレベルの時）には、内部アドレス信号Ａ０ｉ〜Ａ９
ｉの内容を所定値に固定するものであり、本願発明の要
旨に記載のアドレス固定手段に相当するものである。
Ｓ２のアクティブ時、アドレスバス１３上のアドレス信
号Ａ０〜Ａ９をそのまま通過させて内部アドレス信号Ａ
０ｉ〜Ａ９ｉとする一方、選択信号ＣＳ２のインアクテ
ィブ時（ＲＡＭ１０の「非」選択時、具体的にはＣＳ２
がＬレベルの時）には、内部アドレス信号Ａ０ｉ〜Ａ９
ｉの内容を所定値に固定するものであり、本願発明の要
旨に記載のアドレス固定手段に相当するものである。
【００１７】図４はアドレス信号制御部１０ｆの一の回
路例である。この例では、アンドゲートＧ０〜Ｇ９の一
端入力にアドレス信号Ａ０〜Ａ９を与えると共に、全て
の他端入力に共通に選択信号ＣＳ２を与える。これによ
れば、選択信号ＣＳ２がＨレベル（ＲＡＭ１０の選択時
）のときに、Ａ０〜Ａ９と同じ内容の内部アドレス信号
Ａ０ｉ〜Ａ９ｉをアンドゲート出力から取り出すことが
できる一方、ＣＳ２がＬレベル（ＲＡＭ１０の非選択時
）のときには、Ａ０〜Ａ９の内容に拘らずオール０（Ｌ
レベル）に固定された内部アドレス信号Ａ０ｉ〜Ａ９ｉ
を取り出すことができる。なお、図５はアンドゲートＧ
０〜Ｇ９の具体例を示す図であり、同図（ａ）はそのシ
ンボル図、同図（ｂ）はその回路図である。ゲートのＡ
入力にアドレスの１ビットが、またＢ入力に選択信号Ｃ
Ｓ２が与えられて、出力Ｘが図３のＡ０、Ａ１、……Ａ
ｍの一つになる。
路例である。この例では、アンドゲートＧ０〜Ｇ９の一
端入力にアドレス信号Ａ０〜Ａ９を与えると共に、全て
の他端入力に共通に選択信号ＣＳ２を与える。これによ
れば、選択信号ＣＳ２がＨレベル（ＲＡＭ１０の選択時
）のときに、Ａ０〜Ａ９と同じ内容の内部アドレス信号
Ａ０ｉ〜Ａ９ｉをアンドゲート出力から取り出すことが
できる一方、ＣＳ２がＬレベル（ＲＡＭ１０の非選択時
）のときには、Ａ０〜Ａ９の内容に拘らずオール０（Ｌ
レベル）に固定された内部アドレス信号Ａ０ｉ〜Ａ９ｉ
を取り出すことができる。なお、図５はアンドゲートＧ
０〜Ｇ９の具体例を示す図であり、同図（ａ）はそのシ
ンボル図、同図（ｂ）はその回路図である。ゲートのＡ
入力にアドレスの１ビットが、またＢ入力に選択信号Ｃ
Ｓ２が与えられて、出力Ｘが図３のＡ０、Ａ１、……Ａ
ｍの一つになる。
【００１８】図６はアドレス信号制御部１０ｆの他の回
路例である。レジスタＲ０〜Ｒ９の入力にアドレス信号
Ａ０〜Ａ９を与えると共に、全てのレジスタ動作を選択
信号ＣＳ２で制御する。すなわち、ＣＳ２がＨレベル（
ＲＡＭ１０の選択時）のときに全てのレジスタをスルー
で動作させる一方、ＣＳ２がＬレベル（ＲＡＭ１０の非
選択時）のときには、全てのレジスタをデータ保持モー
ドで動作させる。したがって、ＣＳ２がＨレベルからＬ
レベルへと変化した直後、すなわち、選択信号ＣＳ２の
インアクティブ期間開始直後におけるアドレス信号Ａ０
〜Ａ９の内容を前記所定値として保持することができる
。なお、保持モードへの移行タイミングをＣＳ２の立ち
下がりエッヂとすれば、選択信号ＣＳ２のインアクティ
ブ期間開始「直前」におけるアドレス信号Ａ０〜Ａ９の
内容を前記所定値として保持することができる。
路例である。レジスタＲ０〜Ｒ９の入力にアドレス信号
Ａ０〜Ａ９を与えると共に、全てのレジスタ動作を選択
信号ＣＳ２で制御する。すなわち、ＣＳ２がＨレベル（
ＲＡＭ１０の選択時）のときに全てのレジスタをスルー
で動作させる一方、ＣＳ２がＬレベル（ＲＡＭ１０の非
選択時）のときには、全てのレジスタをデータ保持モー
ドで動作させる。したがって、ＣＳ２がＨレベルからＬ
レベルへと変化した直後、すなわち、選択信号ＣＳ２の
インアクティブ期間開始直後におけるアドレス信号Ａ０
〜Ａ９の内容を前記所定値として保持することができる
。なお、保持モードへの移行タイミングをＣＳ２の立ち
下がりエッヂとすれば、選択信号ＣＳ２のインアクティ
ブ期間開始「直前」におけるアドレス信号Ａ０〜Ａ９の
内容を前記所定値として保持することができる。
【００１９】以上述べたように、本実施例によれば、図
７に示すように、ＲＡＭ１０の非選択期間（ＣＳ２のＬ
レベル期間）において、アドレス信号Ａ０〜Ａ９の内容
に拘らず内部アドレス信号Ａ０ｉ〜Ａ９ｉを所定値（図
７ではオールゼロとしているが、非選択期間開始直後の
Ａ０〜Ａ９の内容でもよい）に固定することができ、ア
ドレス信号Ａ０〜Ａ９の内容が変化した場合の、ワード
線デコーダ１０ｂやビット線デコーダ１０ｃの動作を禁
止することができる。
７に示すように、ＲＡＭ１０の非選択期間（ＣＳ２のＬ
レベル期間）において、アドレス信号Ａ０〜Ａ９の内容
に拘らず内部アドレス信号Ａ０ｉ〜Ａ９ｉを所定値（図
７ではオールゼロとしているが、非選択期間開始直後の
Ａ０〜Ａ９の内容でもよい）に固定することができ、ア
ドレス信号Ａ０〜Ａ９の内容が変化した場合の、ワード
線デコーダ１０ｂやビット線デコーダ１０ｃの動作を禁
止することができる。
【００２０】したがって、非選択時における無用な回路
動作を停止して、消費電力のより一層の低減化を図るこ
とができる。なお、上記実施例では、ＲＡＭへの適用例
を示したが、これに限るものではない。要は、選択信号
が割り当てられた半導体記憶装置であればよく、例えば
ＲＯＭであってもよい。
動作を停止して、消費電力のより一層の低減化を図るこ
とができる。なお、上記実施例では、ＲＡＭへの適用例
を示したが、これに限るものではない。要は、選択信号
が割り当てられた半導体記憶装置であればよく、例えば
ＲＯＭであってもよい。
【００２１】また、アドレス信号制御部１０ｆの回路例
として、アンドゲートを用いた例（図４参照）を示した
が、例えばＣＭＯＳゲートスイッチやスリーステートバ
ッファを使用するものであってもよい。
として、アンドゲートを用いた例（図４参照）を示した
が、例えばＣＭＯＳゲートスイッチやスリーステートバ
ッファを使用するものであってもよい。
【００２２】
【発明の効果】本発明によれば、非選択時における無用
な回路動作を停止でき、消費電力のより一層の低減化を
図ることができる。
な回路動作を停止でき、消費電力のより一層の低減化を
図ることができる。
【図１】本発明の原理図である。
【図２】一実施例の構成図である。
【図３】ワード線デコーダ１０ｂの具体例を示す図であ
る。
る。
【図４】アドレス信号制御部１０ｆの回路図である。
【図５】アンドゲートＧ０〜Ｇ９の具体例を示す図であ
る。
る。
【図６】アドレス信号制御部１０ｆの他の回路図である
。
。
【図７】一実施例のタイミングチャートである。
１：アドレス固定手段
Claims (2)
- 【請求項１】選択信号（ＣＳ）の入力に応答して、指定
アドレス内のデータ（Ｄ）を少なくともリードする半導
体記憶装置において、前記選択信号（ＣＳ）のインアク
ティブ期間、前記アドレスを指定する信号（Ａ）の内容
を所定値に固定するアドレス固定手段（１）を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記所定値は、選択信号のインアクティブ
期間開始直前または開始直後における前記アドレスを指
定する信号の内容であることを特徴とする請求項１記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101074A JPH04332994A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101074A JPH04332994A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332994A true JPH04332994A (ja) | 1992-11-19 |
Family
ID=14290958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3101074A Withdrawn JPH04332994A (ja) | 1991-05-07 | 1991-05-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332994A (ja) |
-
1991
- 1991-05-07 JP JP3101074A patent/JPH04332994A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |