JP2702290B2 - 割込みコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
における割込みコントローラに利用する。

【０００２】本発明は、特に、割込み要求に対し、優先
順位を指定できる割込みコントローラに利用する。

【０００３】本発明において、禁止不可割込み要求信号
とは、禁止することが不可で、優先順位の最も高い割込
み要求信号をいう。

【０００４】

【従来の技術】一般に、マイクロコンピュータは、図12
に示すような構成である。

【０００５】図12において、マイクロコンピュータ１
は、メモリ３内のプログラムメモリから読み出した命令
に基づき、中央演算装置（以下、「ＣＰＵ」という。）
２が処理を実行する。また、周辺機能ブロック５はＣＰ
Ｕ２と内部バス６を介してデータの書込みまたは読出し
（以下、「アクセス」という。）を行い制御されるが、
ＣＰＵ２とは独立して動作している。

【０００６】周辺機能ブロック５としては、タイマおよ
びシリアルインタフェースブロック等があり、例えば、
タイマがある値になった場合や、シリアルデータの受信
が完了したりした場合等の特別な状態を周辺機能ブロッ
ク５が検出した場合に、周辺機能ブロック５がＣＰＵ２
にそのことを知らせるために割込み要求信号７を発生す
る。割込み要求信号７は割込みコントローラ（以下、
「ＩＮＴＣ」という。）４に入力される。

【０００７】ＩＮＴＣ４は、割込み要求をＣＰＵ２に送
出してもよい状態（割込み許可状態）、他の割込み要求
の有無および割込み要求の優先順位の判別等を行い、条
件が整っていると割込み要求としてＣＰＵ２に対し割込
み処理要求信号（以下、「ＩＮＴＲＱ信号」という。）
８を送出する。ＣＰＵ２はＩＮＴＲＱ信号８を検出し受
付けると、ＩＮＴＣ４に対し割込み要求を受付けたこと
を示す信号等種々の制御信号９を出力する。

【０００８】割込み要求を受付けたＣＰＵ２は、対応す
る割込み要求信号７、つまり周辺機能ブロック５に応じ
た割込み処理を、従来実行していたプログラムを中断し
て実行する。

【０００９】ここで、割込み要求信号７の優先順位の説
明を行う。割込み要求信号７が複数本ある場合は、割込
み要求信号７の種類により緊急に割込み処理を実行すべ
き割込み要求信号７（以下、「緊急割込み要求」とい
う。）と、遅くてもよい割込み要求信号７（以下、「一
般割込み要求」という。）とが存在する。

【００１０】緊急割込み要求は、一般割込み要求の割込
み処理実行中でも一般割込み要求の割込み処理中に割込
んで対応する緊急な割込み処理を実行する必要がある。
従って、割込み要求信号７には各々に優先順位を設定す
る必要がある。そして、優先順位が高く設定された割込
み要求信号７に対する割込み処理は、優先順位が低く設
定された割込み要求信号７に対する割込み処理中でも割
込んで実行するように制御する必要がある。以上のよう
な優先順位制御はＩＮＴＣ４で行われる。

【００１１】次に、図13に従来のＩＮＴＣ４の構成図を
示し、図14のタイミングチャートを用いて動作を説明す
る。図13は、優先順位指定が４レベルの例である。

【００１２】図13において、ＩＮＴ（０）、ＩＮＴ
（１）、ＩＮＴ（２）およびＩＮＴ（３）信号は、周辺
機能ブロック５から出力される割込み要求信号７であ
り、それぞれの割込み要求信号制御装置ＩＣ（０）11、
ＩＣ（１）12、ＩＣ（２）13、およびＩＣ（３）14（以
下、「ＩＣ（０）、ＩＣ（１）、ＩＣ（２）、ＩＣ
（３）」という。）に入力されている。ＩＣ（０）11、
ＩＣ（１）12、ＩＣ（２）13およびＩＣ（３）14はそれ
ぞれ同一の構造であるのでＩＣ（０）11について説明す
る。

【００１３】割込み要求信号７が発生し、ＩＮＴ（０）
信号が「１」になると、割込み要求フラグラッチ（以
下、「要求フラグビット」という。）112 が「１」にセ
ットされる。ＣＰＵ２が内部アドレスバスでＩＣ（０）
11の番地を指し、データを内部データバス20に出力し、
ライト信号を発生すると、ライト信号制御回路23の出力
24が「１」となり、内部データバス20からマスクビット
ラッチ( 以下、「マスクビット」という。)111およびプ
ライオリティビットラッチ (以下、「プライオリティビ
ット」という。）116 および117 にＣＰＵ２の出力した
データが書き込まれる。マスクビット111 の内容が
「１」のときは、アンド回路114 の出力は、インバータ
119 により「０」に固定されているが、マスクビット11
1 の内容が「０」のときは、アンド回路114 の出力は、
ＥＩ信号と割込み要求フラグ112 とにより決定される。
ここで、ＥＩ信号はベクタ割込み許可・禁止信号で、Ｅ
Ｉ信号が「１」のときに割込み処理が許可される。

【００１４】プライオリティビット116 および117 は割
込み要求信号７の優先順位を指定するビットで、２ビッ
トのプライオリティビット０、１、２、３の４個のレベ
ル（０が最も優先順位レベルが高く、３が最も低い）の
指定を行う。プライオリティビット116 が上位、117 が
下位ビットである。

【００１５】比較器118 は、スキャンカウンタ15の出力
と、プライオリティビット116 および117 の内容との比
較を行っており、両方が一致すると出力を「１」にす
る。従って、マスクビットが「０」、ＥＩ信号が「１」
のときＩＮＴ（０）信号が「１」になり、比較器118 の
出力が「１」になると、アンド回路115 の出力としての
ベクターアドレステーブル作成信号であるＲＡ信号は
「１」となりオア回路22の出力31も「１」となる。

【００１６】ＣＬＫ信号はタイミングクロック信号であ
り、出力回路18a はＣＬＫ信号が「０」のタイミングで
オア回路22の出力を読み込み、次にＣＬＫ信号が「１」
になると出力する。

【００１７】スキャンカウンタ15は、優先順位をスキャ
ンするカウンタで、通常、「０→１→２→３→０…」と
いうように、優先順位レベルをスキャンするためにスキ
ャン信号28および29を順次繰り返し出力している。しか
し、スキャンカウンタ15の内容が実行中優先順位レジス
タ (以下、「ＩＳＰＲ」という。）16の出力30の内容と
一致した場合にクリアされて、また「０」からカウント
を始める。ＩＳＰＲ16の内容が「２」の場合は、「０→
１→２→０→…」のようにカウントする。また、スキャ
ンカウンタ15は、オア回路22の出力が「１」のときカウ
ント動作を中断し、内容を保持している。

【００１８】ＩＳＰＲ16は、ＣＰＵ２が割込み処理を行
っている割込み要求の優先順位を記憶しており、ＣＰＵ
２の制御信号９のうちの１本であるＯＥＶＣ信号が
「１」のとき、スキャンカウンタ15の出力であるスキャ
ン信号28および29を読み込む。ここで、ＯＥＶＣ信号
は、発生した割込みに対応したベクタアドレステーブル
17のアドレスを出力し、またＩＳＰＲ16に発生した割込
みの優先順位を記憶させるベクタアドレスＩＳＰＲ記憶
信号である。しかし、以前にＩＳＰＲ16に記憶されてい
た内容はそのまま保持されるが、ＩＳＰＲ16の出力30に
は優先順位の高いレベルの方が出力される。また、ＯＥ
ＶＣ信号が出力されると、ＩＣ（０）11、ＩＣ（１）1
2、ＩＣ（２）13およびＩＣ（３）14のアンド回路115
に対応するアンドゲートの出力が「１」となったとき
に、対応する割込みベクタアドレスが、ベクタアドレス
テーブル17から出力バッファ19を介して内部データバス
20に読み出される。ＣＰＵ２は、この割込みベクタアド
レスにより割込み要求信号７の種類を判別する。

【００１９】ＣＰＵ２の制御信号９のうち１本である割
込み要求フラグ112のクリアを行う割込み要求フラグク
リア信号であるＣＬＲＩＦ信号が「１」となると、アン
ド回路110 の出力が「１」となり割込み要求フラグ112
が「０」にリセットされる。なお、ＲＥＳＥＴ（リセッ
ト）信号はＩＮＴＣ４を初期化する信号で、ＲＥＳＥＴ
信号が「１」になると、割込み要求フラグ112 は
「０」、マスクビット111 は「１」、プライオリティビ
ット116 および117 は「１」および「１」に、ＩＳＰＲ
16は割込み処理が何も実行されていない状態に初期化さ
れる。

【００２０】いま、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮ
Ｔ（２）、およびＩＮＴ（３）信号について、マスクビ
ット111 がそれぞれ「０」、「０」、「０」、「０」、
プライオリティビット116 および117 が「１、０」（優
先順位レベル２）、「１、０」（優先順位レベル２）、
「０、０」（優先順位レベル０）、「０、１」（優先順
位レベル１）に設定している場合を、図14のタイミング
図を用いて説明する。

【００２１】図14において、ＩＮＴ（０）信号がＴ２タ
イミングで発生すると、Ｔ４タイミングでスキャンカウ
ンタ15の出力が優先順位レベル３を示すので、比較器18
で一致が発生し、アンド回路115 の出力のＲＡ信号が
「１」になる。すると、オア回路22の出力が「１」にな
るので、スキャンカウンタ15の内容がレベル２で停止す
る。Ｔ５タイミングでは、ＩＮＴＲＱ信号が「１」とな
り、ＩＮＴ（０）信号が受付けられ、ＣＰＵ２に対し割
込み処理を要求する。

【００２２】ＩＮＴＲＱ信号に対応して、ＣＰＵ２はＯ
ＥＶＣ信号をＴ６タイミングで「１」にする。Ｔ７タイ
ミングでは、ＩＳＰＲ16の出力が優先順位レベル２を示
す。ここで、ＣＰＵ２がＣＬＲＩＦ信号を「１」にした
とすると、割込み要求フラグ112 が「０」にクリアされ
る。すると、アンド回路114 および115 の出力が
「０」、オア回路22の出力も「０」となる。すると、Ｔ
８タイミングではスキャンカウンタ15の内容がＩＳＰＲ
16の出力と一致するため、スキャンカウンタ15はクリア
されて優先順位レベル０からスキャンが始まる。

【００２３】Ｔ10タイミングでＩＮＴ（２）信号が発生
すると、Ｔ11タイミングでスキャンカウンタ15の出力と
ＩＣ（１）12内のプライオリティビット内容とが一致す
るため、Ｔ11タイミングでＩＮＴＲＱ信号が「１」とな
り、優先順位レベル０のＩＮＴ（２）信号が受付けられ
る。すると、Ｔ11タイミング以降、スキャンカウンタ15
の内容は「０」に固定されてしまう。次に、Ｔ14タイミ
ングでＩＮＴ（３）信号が発生したとしても、スキャン
カウンタ15の内容が「０」のため、ＩＣ（３）14内の比
較器で一致出力は発生しないので、現在受付中のＩＮＴ
（２) 信号（優先順位レベル０）より優先順位レベルが
低いＩＮＴ（３）信号（優先順位レベル１）は受付けら
れない。

【００２４】割込み処理の終了時に、ＣＰＵ２がＩＳＰ
Ｒ16に記憶されている最も優先順位の高いレベルをクリ
アするＣＬＲＩＰ信号を発生する。Ｔ15タイミングでＣ
ＰＵ２がＣＬＲＩＰ信号を「１」にすると、ＩＳＰＲ16
は、Ｔ16タイミングで現在出力中の優先順位レベル０を
リセットし、一つ前の優先順位レベル２を出力する。す
ると、スキャンカウンタ15は再び「０→１→」の内容で
順次スキャンを行う。

【００２５】以上のように、従来は、スキャンカウンタ
による優先順位レベルの順次スキャンにより割込み優先
順位制御を行っており、優先順位レベルの低い割込み処
理中にも優先順位の高い割込み処理が割込んで実行でき
る。また、優先順位レベルの高い割込み処理中、優先順
位レベルの低い割込み処理要求は実行できない。

【００２６】

【発明が解決しようとする課題】しかし、この従来の割
込み優先順位制御手段を備えるＩＮＴＣでは、優先順位
を順次スキャンして検索するため、優先順位レベルが多
くなればスキャン動作が一巡するのに時間が多くかかっ
てしまう欠点がある。最近のマイクロコンピュータで
は、割込み要求信号の本数が多くなり、またきめ細かな
制御を行うため、優先順位指定レベルの数が８〜16に拡
大している。もし、優先順位レベルが８レベルの場合で
は、スキャンが一巡するのに８タイミング必要となる。
この場合、割込み要求信号が発生してから受付けられる
までの時間（以下、「応答時間」という。）が最大16タ
イミング必要となり遅くなる。このような従来のＩＮＴ
Ｃは、最近応用が広がっているリアルタイム制御分野に
対応したマイクロコンピュータには応答時間の問題で適
用できない欠点がある。

【００２７】本発明の目的は、前記の欠点を除去するこ
とにより、優先順位指定レベルの数が多くなっても応答
時間を短縮できる割込みコントローラを提供することに
ある。

【００２８】

【課題を解決するための手段】本発明は、複数の割込み
要求信号それぞれに対し２ ⁿ レベルのうち任意の優先順
位レベルに設定する複数のｎビットのプライオリティレ
ジスタと、現在実行中の割込み処理の優先順位レジスタ
を記憶するｎビットの実行中割込み順位レジスタと、割
込みの優先順位を走査するｎ＋１のタイミング信号を順
次繰り返し発生するステージカウンタと、発生したすべ
ての割込み要求信号の前記プライオリティレジスタの内
容と前記実行中割込み優先順位レジスタの内容とを最上
位ビットから最下位ビットへｎ個のタイミングで比較し
て最も優先順位の高い割込みレジスタを検出し、最も優
先順位の高い割込みレジスタの割込みが複数ある場合に
は、前記ｎ個のタイミングに続く１タイミングであらか
じめ定められた優先順位に従い、前記最も優先順位の高
い割込みレベルの割込みのうち１の割込みを選択する手
段とを備えた割込みコントローラであり、さらに、前記
すべての割込みに優先する禁止不可割込み信号入力手段
を備え、前記禁止不可割込み入力があった場合には、前
記ｎ個のタイミングに続く１タイミングで、他のすべて
の割込みに優先した前記禁止不可割込みを選択する手段
を備えたことを特徴とする。

【００２９】また、本発明は、入力される複数の割込み
要求信号の優先順位を制御して処理手段に出力する手段
を備えた情報処理装置における割込みコントローラにお
いて、入力される一般の各割込み要求信号に２ ⁿ 個（ｎ
は自然数）の優先レベルを設定しこの設定された優先順
位レベルと装置ごとに定められた優先順位指定との組合
わせにより最大（ｎ＋１）個のタイミングで割込み要求
を検出する複数の割込み要求信号制御装置と、入力され
る禁止不可割込み要求信号をあらかじめ定められた順序
に従い１タイミングで検出する禁止不可割込み要求信号
制御装置と、優先順位レベルをスキャンする（ｎ＋１）
個のタイミング信号を順次発生するステージカウンタ
と、前記処理手段で現在実行中の割込み処理の優先順位
レベルを記憶する実行中優先順位レジスタと、この優先
順位レジスタの出力に従い現在実行中の割込みを制御す
る現在実行中割込み制御装置とを備え、前記割込み要求
信号制御装置は、割込み要求信号の優先順位レベルを設
定するｎ個のプライオリティレジスタと、ｎ個のタイミ
ングにおいて発生した全ての割込み要求信号の優先順位
レベルと前記実行中優先順位レベルの記憶内容との比較
を最上位レベルから最下位レベルに向かって順次行い、
一連の全てのレベル比較で最も高い優先順位レベルを有
する割込み要求を優先順位が高いと検出する手段と、最
も高い優先順位レベルを有する割込み要求が同時に二つ
以上ある場合には、装置の指定優先順位に従って検出す
る手段とを含み、前記禁止不可割込み要求信号制御装置
は、前記割込み要求信号制御装置におけるｎタイミング
に続く１タイミングで検出する手段を含むことができ
る。

【００３０】また、本発明は、前記情報処理装置は、マ
イクロコンピュータであることが好ましい。

【００３１】

【作用】割込み信号制御装置は、入力された各割込み要
求信号に２ⁿ 個（ｎは自然数）の優先順位レベルを設定
し、ｎタイミングにおいて発生した全ての割込み要求信
号の優先順位レベルと、優先順位レジスタの記憶内容と
の比較を最上位レベルから最下位レベルに向かって順に
行い、一連の全てのレベル比較で最も高い優先順位レベ
ルを有する割込み要求を検出する。また、最も高い優先
順位レベルを有する割込み要求が同時に二つ以上ある場
合には装置ごとの指定優先順位に従って１タイミングで
検出する。そして、禁止不可割込み要求信号制御手段は
前記ｎタイミングに続く次の１タイミングで禁止不可割
込み要求を検出する。

【００３２】従って、例えば、優先順位レベルが８レベ
ル（ｎ＝３）の場合、最大ｎ＋１＝４タイミングあれば
よくなり、大幅に応答時間を短縮することができる。

【００３３】また、いろいろな割込み要求信号に対して
柔軟に対応することができる。

【００３４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００３５】図１は本発明の第一実施例を示すブロック
構成図、および図12は本発明が適用されるマイクロコン
ピュータの要部を示すブロック構成図である。

【００３６】本第一実施例は、マイクロコンピュータ１
の周辺機能ブロック５から入力される割込み要求信号７
としての、４個の割込み信号であるＩＮＴ（０）、ＩＮ
Ｔ（１）、ＩＮＴ（２）およびＩＮＴ（３）信号、なら
びに禁止不可割込み要求信号（以下、ＮＭＩ信号とい
う。）を制御して処理手段としてのＣＰＵ２に渡す手段
を備えたＩＮＴＣ４において、

【００３７】本発明の特徴とするところの、入力される
各割込み要求信号であるＩＮＴ（０）〜ＩＮＴ（３）信
号に２ⁿ 個（ｎは自然数）の優先レベルを設定しこの設
定された優先順位レベルと装置ごとに定められた指定優
先順位との組合わせによりｎタイミングで割込み要求を
検出する四つの割込み要求信号制御装置（以下、「ＩＣ
（０）〜ＩＣ（３）」という。）11〜14と、入力される
ＮＭＩ信号をあらかじめ定められた順序に従い１タイミ
ングで検出する禁止不可割込み要求信号制御装置（以
下、「ＩＣＮＭＩ」という。）45と、優先順位レベルを
スキャンする（ｎ＋１）個のタイミング信号を順次発生
するステージカウンタ32と、ＣＰＵ２で現在実行中の割
込み処理の優先順位レベルに記憶する実行中優先順位レ
ジスタ（以下、「ＩＳＰＲ」という。）16と、このＩＳ
ＰＲ16の出力に従い現在実行中の割込みを制御する現在
実行中割込み制御装置 (以下、「ＩＣＩＳＰＲ」とい
う。）40とを備えている。

【００３８】なお、図１において、17はベクタアドレス
テーブル、18a はＩＮＴＲＱ信号 (割込み処理要求信
号）を出力する出力回路、19は出力バッファ、20は内部
データバス、23はライト制御回路、および36〜38はｐチ
ャネルＭＯＳトランジスタである。

【００３９】次に、図２、図３、図４および図５を用い
て、各部の構成と動作を説明する。ここで図２はステー
ジカウンタ32の詳細回路図、図３はＩＣ（０）11〜ＩＣ
（３）14 (割込み要求信号制御装置) の詳細回路図、図
４はＩＣＩＳＰＲ40 (現在実行中割込み制御装置) の詳
細回路図、および図５はＩＣＮＭＩ45 (禁止不可割込み
要求信号制御回路) の詳細回路図である。

【００４０】図１および図３において、従来例の図13と
同一の参照番号で示す手段は同一の動作を行う。ここで
は、異なる部分だけの説明を行う。

【００４１】図１において、ステージカウンタ32は、割
込み要求の優先順位レベルをスキャンするタイミング信
号であるＳＴＧ（１）、ＳＴＧ（２）およびＳＴＧ
（３）信号ならびにＩＮＴＲＱ信号を出力するタイミン
グを決めるＳＴＧ（０）信号を発生し、タイミング制御
を行う。

【００４２】ＩＳＰＲ16は、ＩＣ（０）11、ＩＣ（１）
12、ＣＰＵ（２）13およびＩＣ（３）14から出力される
優先順位レベルをＯＥＶＣ信号が「１」となるタイミン
グで読み込み、次のＣＬＫ信号に同期してＩＳＰＲ16に
記憶されている優先順位レベルの最も高い値をエンコー
ドしたＩＳＰＲ（１）信号42およびＩＳＰＲ（０）信号
41として出力する。また、ＩＳＰＲ16は、ＯＥＶＣ信号
が「１」となると、ＩＣＮＭＩ45から出力されるＲＡ信
号を読み込む。ここで、ＲＡ信号はベクタテーブルを作
成する信号である。

【００４３】さらに、ＩＳＰＲ16は、割込み要求信号Ｉ
ＮＴ（０）〜ＩＮＴ（３）が何も受付けられていないと
き、あるいは、ＩＣＮＭＩ45からＲＡ信号「１」が出力
され、ＩＳＰＲ16内にラッチされている間は、ＩＳＰＲ
16に優先順位が記憶されていない場合には「０」、記憶
されている場合は「１」が出力されるＩＳＰＲの記憶有
無識別信号であるＥＮＩＳＰＲ信号43を「０」にし、Ｉ
ＳＰＲ16に優先順位レベルが記憶されていて、かつ、Ｉ
ＣＮＭＩ45からのＲＡ信号「１」をＩＳＰＲ16内にラッ
チしていない場合は、ＥＮＩＳＰＲ信号43は「１」にす
る。ＩＳＰＲ16は、ＩＳＰＲ中の最高レベルクリア信号
であるＣＬＲＩＰ信号により現在の優先順位レベルをク
リアして一つ前の優先順位レベルを出力する。さらに、
ＩＳＰＲ16は、ＩＣＮＭＩ45からのＲＡ信号「１」をラ
ッチしている間、ＮＭＩ割込み処理中に他の全ての割込
みを禁止する（「０」のとき禁止）他割込み禁止信号で
あるＮＭＩＤＩ信号46を「０」にしてアンド回路47の出
力を「０」にする。ここで、ＩＳＰＲ（１）信号42は
「２」の重みで、ＩＳＰＲ（０）信号41は「１」の重み
を示す。

【００４４】出力回路18a はＳＴＧ（３）信号のタイミ
ングのＣＬＫ信号が「０」のとき、オア回路22の出力を
読み込み、次のＣＬＫ信号のタイミングで出力し、タイ
ミング信号ＳＴＧ（０）のタイミングでアンド回路34を
介してＩＮＴＲＱ信号を出力する。また、出力回路18a
はＲＥＳＥＴ信号とＣＬＲＩＦ信号により「０」に初期
化される。ｐチャネルＭＯＳトランジスタ36、37および
38はＣＬＫ信号が「１」のとき、インバータ33の出力が
「０」となることで導通し、Ｖ_DDレベルすなわち「１」
が、ベクタ割込み要求検出信号であるＳＬＰＲＨ信号、
ならびに割込みの優先順位判別信号であるＣＭ（１）信
号およびＣＭ（２）信号に印加される。また、ｎチャネ
ルＭＯＳトランジスタ48はＣＬＫ信号が「１」の間遮断
され、ディフォルトの優先順位判別信号であるＣＭＯＴ
信号とＣＭＩＮ信号のレベルを保持する。ＳＬＰＲＨ信
号、ＣＭ（１）、およびＣＭ（２）信号にはそれぞれ図
外のコンデンサが付加されていて、ＣＬＫ信号が「１」
の間に「１」、「１」、「１」に充電される。（以下、
「プリチャージされる」という。）

【００４５】ＩＣ（３）14のＣＭＯＴ信号とＩＣ（２）
13のＣＭＩＮ信号とを接続し、同様に、ＩＣ（２）13の
ＣＭＯＴ信号とＩＣ（１）12のＣＭＩＮ信号、ＩＣ
（１）12のＣＭＯＴ信号とＩＣ（０）11のＣＭＩＮ信
号、ＩＣ（０）11のＣＭＯＴ信号とＩＣＩＳＰＲ40のＣ
ＭＩＮ信号、ならびにＩＣＩＳＰＲ40のＣＭＯＴ信号と
ＩＣＮＭＩ45のＣＭＩＮ信号をそれぞれ接続し、ＩＣＮ
ＭＩ45のＣＭＯＴ信号はｎチャネルＭＯＳトランジスタ
48を通して接地電位ＧＮＤに接続する。

【００４６】図２はステージカウンタ32の詳細を示す回
路図である。

【００４７】初期状態においてＲＥＳＥＴ信号が「１」
になると、ＣＬＫ信号が「０」になるタイミングでラッ
チ321 は「１」、ラッチ323 および325 は「０」および
ＲＳラッチ327 は「０」に初期化される。すると次のＣ
ＬＫ信号が「１」のタイミングでは、ラッチ322 が
「１」、ラッチ324 および326 は「０」となる。次に、
ＣＬＫ信号が「０」になると、ラッチ322 の出力「１」
はアンド回路330 を介してＣＬＫ信号が「０」のときラ
ッチ323 に読み込まれる。同様にして、ＣＬＫ信号が
「１」のときラッチ323 の出力をラッチ324 が読み込ん
で「１」となり、アンド回路331 を介してＣＬＫ信号が
「０」のときラッチ325 に読み込まれる。

【００４８】いま、ＣＬＲＩＦ信号が「０」、ＳＬＰＲ
Ｈ信号が「１」とすると、インバータ341 の出力が
「０」となりアンド回路332 の出力が「０」となるた
め、ＲＳラッチ327 は「０」のままである。アンド回路
339 および340 は「０」、オア回路338 は「０」のた
め、ＣＬＫ信号が「０」となると、ラッチ322 は
「０」、ラッチ324 は「１」、アンド回路343 は「１」
となり、ＳＴＧ（２）信号が「１」になる。また、次の
ＣＬＫ信号が「０」のときラッチ325 は「１」になり、
そのＣＬＫ信号が「１」になるとラッチ325 は「０」、
ラッチ326 は「１」となり、ＣＬＫ信号が「０」のとき
アンド回路344 は「１」となりＳＴＧ（３）信号が
「１」になる。ＳＬＰＲＨ信号が「０」の間は、ＲＳラ
ッチ327 は「１」になることがなく、ラッチ321 および
322 とラッチ323 および324 とラッチ325 および326 と
の間で交互に「１」と「０」とが順次繰り返すので、Ｓ
ＴＧ（１）信号とＳＴＧ（２）信号とＳＴＧ（３）信号
とが順番に出力される。

【００４９】ＳＬＰＲＨ信号が「１」になると、インバ
ータ341 の出力が「１」となり、ラッチ326 の出力が
「１」で、ＣＬＫ信号が「０」のときＲＳラッチ327 が
「１」にセットされる。次に、ＣＬＫ信号が「１」とな
るとラッチ328 は「１」となり、ＳＴＧ（０）信号が出
力される。次に、ＳＬＰＲＨ信号が「１」となるとアン
ド回路339 が「０」となるので、オア回路338 は「０」
となり、ＣＬＲＩＦ信号が「１」になるまでＳＴＧ
（１）信号は出力されない。

【００５０】次に、ＣＬＲＩＦ信号が「１」となると、
アンド回路340 が「１」となるのでＣＬＫ信号が「０」
となるとラッチ321 が「１」になる。ＣＬＲＩＦ信号に
よりオア回路333 が「１」となるため、ＲＳラッチ327
が「０」にリセットされる。従って、ＳＴＧ（０）信号
に続いてＳＴＧ（１）信号が出力される。

【００５１】次に、図３を用いて代表としてＩＣ（０）
11の動作を説明する。

【００５２】ＩＮＴ（０）信号が入力されてマスクビッ
ト111 が「０」、ＥＩ信号が「１」のとき、アンド回路
114 の出力が「１」になる。プライオリティビット116
は「２」の重み、プライオリティビット117 は「１」の
重みである。プライオリティビット116 の内容が「０」
のときインバータ120 の出力が「１」になる。ＳＴＧ
（１）信号が「１」となるとＣＬＫ信号が「０」のタイ
ミングでアンド回路121 の出力が「１」となり、ｎチャ
ネルＭＯＳトランジスタ122 が導通してＣＭ（１）信号
を「０」にする。ＣＭ（１）信号はＣＬＫ信号が「１」
のときプリチャージされていて「１」となっているが、
アンド回路121 が「１」となると「０」になる。同時
に、オア回路124 およびアンド回路125を介してＲＳラ
ッチ126 が「１」にセットされる。

【００５３】次に、ＣＬＫ信号が「１」となると、ラッ
チ127 が「１」となり、ＳＴＧ（３）信号が「１」とな
るときにアンド回路141 が「１」になる。インバータ14
2 が「０」になるとｎチャネルＭＯＳトランジスタ144
が導通せず、前のＣＬＫ信号の「０」により導通したｐ
チャネルＭＯＳトランジスタ146 でプリチャージしたＣ
ＭＩＮ信号と、ＩＣＩＳＰＲ40を介してＧＮＤに接続さ
れたＣＭＯＴ信号が「０」のときのインバータ145 の出
力が「１」になり、アンド回路143 が「１」となって、
ＲＡ信号を出力する。

【００５４】プライオリティビット117 が「０」でラッ
チ127 が「１」のとき、ＳＴＧ（２）信号が「１」とな
るとＣＬＫ信号が「０」のタイミングでアンド回路128
が「１」となり、ｎチャネルＭＯＳトランジスタ129 が
導通しＣＭ（２）信号を「０」にする。ＣＭ（２）信号
はＣＬＫ信号が「１」のときプリチャージされていて
「１」となっているが、アンド回路128 が「１」となる
と「０」となる。

【００５５】アンド回路132 はプライオリティビット11
7 が「１」ＣＭ（２）信号が「０」でＳＴＧ（２）信号
が「１」のとき出力が「１」となる。また、アンド回路
149 は、ＲＡ信号が「０」で、ＣＬＫ信号が「０」のＳ
ＴＧ（３）信号が「１」のタイミングで「１」となる。
オア回路140 は、アンド回路132 の出力が「１」また
は、ＲＥＳＥＴ信号が「1 」、もしくはＣＬＲＩＦ信号
が「１」で、アンド回路149 が「１」のときに「１」と
なり、かつ、次のＣＬＫ信号が「０」のタイミングでＲ
Ｓラッチ126 は「０」に初期化される。

【００５６】オア回路140 の出力が「０」のときインバ
ータ133 の出力が「１」となり、ラッチ127 の出力が
「１」でＳＴＧ（３）信号が「１」のときアンド回路13
5 の出力が「０」となるので、ｎチャネルＭＯＳトラン
ジスタ134 が導通し、ＳＬＰＲＨ信号を「０」にする。
ラッチ127 の出力が「1 」でＳＴＧ（１）、（２）およ
び（３）信号が「０」のとき、つまりＳＴＧ（０）信号
が「１」のとき、アンド回路136 が「１」となり、プラ
イオリティビット116 およひ117 の出力がそれぞれ出力
バッファ138 および139 を介してＰＲ（１）およびＰＲ
（０）信号上に読み出される。

【００５７】次に、ＩＣＩＳＰＲ40の説明を図４を用い
て説明する。

【００５８】図４において、図３と下二桁が同じ参照番
号の回路は同じ動作をする。図３と図４の違いは、図３
のアンド回路114 の出力がＥＮＩＳＰＲ信号に置き換わ
り、プライオリティビット116 および117 の出力がＩＳ
ＰＲ（１）およびＩＳＰＲ（０）信号に置き換わり、ア
ンド回路110 、132 、135 および136 と、オア回路140
と、ｎチャネルＭＯＳトランジスタ134 および144 と、
インバータ131 および133 と、ノア回路137 とが削除さ
れて、ＲＡ信号がないだけ他の回路は全く同一の構成で
ある。

【００５９】次に、ＩＣＮＭＩ45の動作を図５を用いて
説明する。

【００６０】ＲＳラッチ512 はＮＭＩ信号が「１」のと
きにセットされ、リセットされるのはＲＥＳＥＴ信号が
入ってきたとき、またはＣＬＲＩＦ信号が「１」でＲＳ
ラッチ512 の出力Ｑが「１」でアンド回路510 の出力が
「１」となったときである。アンド回路541 の出力が
「1 」となるのは、ＲＳラッチ512 の出力Ｑが「１」で
ＳＴＧ（３）信号のタイミングで「１」となりインバー
タ542 を介してｎチャネルＭＯＳトランジスタ544 を遮
断する。また、ＣＭＯＴ信号は直接ＧＮＤに接続されて
いるので「０」で、ＣＭＩＮ信号はＣＬＫ信号が「１」
のタイミングでプリチャージされているので「１」とな
り、アンド回路543 からのＲＡ信号は「１」となる。Ｒ
Ａ信号が「０」のとき、アンド回路549 の出力はＳＴＧ
（３）信号が「１」、ＣＬＫ信号が「０」のタイミング
で「１」となる。

【００６１】オア回路500 は、ＣＬＲＩＦ信号が「１」
またはＲＥＳＥＴ信号が「１」、またはアンド回路549
の出力が「１」のときに出力「１」となる。アンド回路
535 は、ＲＳラッチ512 の出力Ｑが「１」、インバータ
533 の出力が「１」（オア回路500 の出力が「０」）で
ＳＴＧ（３）信号が「１」、ＣＬＫ信号が「０」のタイ
ミングで出力「１」となり、ｎチャネルＭＯＳトランジ
スタ534 が導通するので、ＳＬＰＲＨ信号が「０」とな
る。

【００６２】また、ＩＣＮＭＩ45に入力されるＮＭＩ信
号は、ＩＣＮＭＩ45内部にプライオリティビットと割込
み要求をマスクするマスクビットを持たず、ＥＩ信号の
影響を受けないので、受付けを禁止することが不可能な
割込み要求信号となる。

【００６３】次に、図１の動作を図６に示すタイミング
チャートを用いて説明する。

【００６４】いま、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮ
Ｔ（２）およびＩＮＴ（３）信号の各マスクビットがそ
れぞれ「０」、「０」、「０」、「０」に、プライオリ
ティビット116 、117 がそれぞれ「１、０」（優先順位
レベル２）、「１、０」（優先順位レベル２）、「０、
０」（優先順位レベル０）、「０、１」（優先順位レベ
ル１）に設定されている場合を考える（従来例と同
じ）。また、ＥＩ信号も「１」となっている。

【００６５】ＳＴＧ（１）信号とＳＴＧ（２）信号とＳ
ＴＧ（３）信号が順次「１」と「０」とを交互に繰り返
して出力しており、Ｔ３タイミングでＩＮＴ（１）信号
が「１」となると割込み要求フラグ112 が「１」とな
る。このとき、割込み要求信号が全く受付けられておら
ずＩＳＰＲ16の出力ＥＮＩＳＰＲ信号43は「０」となっ
ているので、ＩＣＩＳＰＲ40のアンド回路421 は「０」
のままである。同様にＩＣ（０）11、ＩＣ（２）13、Ｉ
Ｃ（３）14のアンド回路121 に対応する回路の出力は
「０」、「０」、「０」であるため、ＣＭ（１）信号は
「１」のままとなる。するとＴ４タイミングではＲＳラ
ッチ126 はＣＬＫ信号が「０」のタイミングで「１」と
なる。

【００６６】Ｔ６タイミングでは、ラッチ127 の出力が
「１」となりＳＴＧ（３）信号が「１」になるタイミン
グでアンド回路141 の出力が「１」となり、前のＣＬＫ
信号が「１」でプリチャージされたＣＭＩＮ信号をｎチ
ャネルＭＯＳトランジスタ144 で遮断し、ＩＣＩＳＰＲ
40およびＩＣ（０）11のインバータ142 が「１」のため
ＧＮＤから直接接続されているインバータ145 の出力の
「１」と、プリチャージによって「１」となっているＣ
ＭＩＮ信号とによりアンド回路143 の出力が、つまりＲ
Ａ信号が「１」となる。アンド回路128 の出力はプライ
オリティビット117 が「１」のため「０」となるのでＣ
Ｍ（２）信号は「１」となる。アンド回路132 の出力は
ＣＭ（２）信号が「１」となりインバータ131 が「０」
のためＲＳラッチ126 はリセットされない。ＩＮＴ
（１）信号に対応するＲＡ信号が「１」のため、Ｔ６タ
イミングでＣＬＫ信号が「０」になると出力回路18a が
「１」となる。また、ＳＴＧ（３）信号が「１」となる
タイミングでアンド回路135 の出力は「１」、ＳＬＰＲ
Ｈ信号は「０」となり、Ｔ７タイミングでＳＴＧ（０）
信号が発生する。Ｔ７タイミングでＳＴＧ（０）信号が
「１」であり出力回路18a 出力が「１」となるのでＩＮ
ＴＲＱ信号が「１」となり、ＣＰＵ２に割込み処理を要
求する。

【００６７】次に、Ｔ９タイミングで、ＣＰＵ２よりＯ
ＥＶＣ信号が出力されると、ＩＮＴ（１）信号に対応す
るベクタアドレスが出力バッファ19を介して内部データ
バス20上に読み出されるとともに、ＩＮＴ（１）信号の
プライオリティビット116 および117 の内容がＰＲ
（１）およびＰＲ（０）信号上に読み出され、ＩＳＰＲ
16に読み込まれる。

【００６８】Ｔ10タイミングでは、ＩＳＰＲ16の出力が
優先順位レベル２となり、ＩＳＰＲ（１）信号42が
「１」、ＩＳＰＲ（０）信号41が「０」、ＥＮＩＳＰＲ
信号43が「１」になる。また、ＣＰＵ2 からＣＬＲＩＦ
信号が出力される。ＣＬＫ信号が「０」となるとＲＳラ
ッチ327 が「０」になりまたラッチ328 が「０」とな
る。次にＴ11タイミングではＳＴＧ（１）信号が発生す
る。

【００６９】Ｔ13タイミングでＩＮＴ（２）信号が発生
した場合は、Ｔ14タイミングにおいて、ＩＣ（２）13の
アンド回路121 に対応する回路が「１」になり、ＣＬＫ
信号が「０」のタイミングでＩＣ（２）13のＲＳラッチ
126 に対応する回路が「１」となる。アンド回路421 は
「０」であり、またアンド回路425 の出力は「０」であ
るので、ＲＳラッチ426 は「０」のままである。以下、
ＩＮＴ（１）信号の場合と同様に、ＳＴＧ（２）、ＳＴ
Ｇ（３）およびＳＴＧ（０）信号がＴ15、Ｔ16およびＴ
17タイミングで発生し、Ｔ16の次のタイミング（Ｔ17）
でＩＮＴＲＱ信号が「１」となる。

【００７０】次に、ＣＰＵ２がＯＥＶＣ信号を「１」に
すると、ＩＳＰＲ16が優先順位レベル０を読み込む。つ
まり優先順位の高い割込みを受付ける。また、ＣＬＲＩ
Ｆ信号によりステージカウンタ32はＳＴＧ（１）信号か
ら出力する。

【００７１】次に、Ｔ19タイミングでＩＮＴ（３）信号
が発生した場合は、Ｔ20タイミングにおいてＩＮＴ
（３）信号に対応する優先順位のチェックが始まる。Ｔ
20タイミングではＩＳＰＲ16の出力であるＩＳＰＲ
（１）42、ＩＳＰＲ（０）41信号はそれぞれ「０」、
「０」となっているため、アンド回路421 が「１」とな
り、ＣＭ（１）信号が「０」となる。すると、ＩＣ
（３）14のアンド回路125 に対応する回路の出力が
「０」のままであるため、ＩＣ（３）14のＲＳラッチ12
6 に対応する回路は「０」のままであり、Ｔ22タイミン
グになってもＩＣ（３）14のＲＡ信号は「０」のままで
ある。また、Ｔ23タイミングにＩＮＴＲＱ信号も発生し
ない。従って、優先順位レベル１のＩＮＴ（３）信号は
優先順位レベル０のＩＮＴ（１）信号の割込み処理中に
割り込めない。Ｔ23タイミングでＣＬＲＩＰ信号が出力
されるとＩＳＰＲ16の内容が一つ前の優先順位レベル２
となる。

【００７２】次に、Ｔ26タイミングでＩＮＴ（０）信号
が発生した場合は、Ｔ27タイミングでは、ＩＳＰＲ16の
出力ＩＳＰＲ（１）42、ＩＳＰＲ（０）41信号はそれぞ
れ「１」、「０」となっているため、アンド回路421 が
「０」となり、ＣＭ（１）信号が「１」になる。アンド
回路425 の出力が「１」になりＲＳラッチ426 がセット
されＣＬＫ信号が「１」になるタイミングでラッチ427
の出力は「１」となる。ＩＳＰＲ（０）信号41が「０」
のためインバータ423 が「１」に、アンド回路428 の出
力は「１」になり、Ｔ28タイミングでＳＴＧ（２）信号
が出力されると、ＣＭ（２）信号は「０」になる。しか
し、ＩＳＰＲ（０）信号が「０」のため、アンド回路43
2 の出力は「０」のままなので、オア回路440 の出力は
「０」となりＲＳラッチ426 はリセットされない。

【００７３】ＩＮＴ（０）信号の優先順位レベル（レベ
ル２）が同じなのでプライオリティビット116 および11
7 は同一で、ＩＣ（０）11の回路も同様に動作し、ラッ
チ127 の出力は「１」となる。ＳＴＧ（３）信号が
「１」となるタイミングでＩＣＩＳＰＲ40のアンド回路
441 とＩＣ（０）11のアンド回路141 の出力が「１」と
なり、インバータ442 とインバータ142 の出力が「０」
となって、ｎチャネルＭＯＳトランジスタ444 と144 が
遮断される。

【００７４】従って、ＣＬＫ信号が「１」となるタイミ
ングでプリチャージされたＣＭＩＮ信号およびＣＭＯＴ
信号のＧＮＤに接続されているＩＣＩＳＰＲ40のＣＭＯ
Ｔ信号だけが「０」となり、ＩＣＩＳＰＲ40のＣＭＩＮ
信号とＩＣ（０）11のＣＭＩＮ信号およびＣＭＯＴ信号
は「１」のままとなる。ＩＣＩＳＰＲ40のインバータ44
5 の出力が「１」となり、アンド回路443 の出力は
「１」となって、インバータ448 の出力は「０」、アン
ド回路449 の出力も「０」となってオア回路440の出力
は「０」となる。

【００７５】ＩＣ（０）11では、インバータ145 の出力
が「０」となり、アンド回路143 の出力が「０」となる
のでＲＡ信号は「０」のままである。同時に、インバー
タ148 の出力が「１」となり、アンド回路149 の出力が
「１」となってオア回路140 の出力を「１」にし、ラッ
チ126 をリセットする。つまり、ＩＮＴ（０）信号の割
込みが受付けられず、ＩＮＴＲＱ信号も出力されない。

【００７６】Ｔ29タイミングで、ＮＭＩ信号が発生した
場合、ＩＣＮＭＩ45はプライオリティ制御、マスクビッ
トおよびＥＩ信号の影響を受けないので、Ｔ30のタイミ
ングでＳＴＧ（１）信号が「１」のとき、無条件にアン
ド回路541 の出力は「１」となり、インバータ542 を介
してｎチャネルＭＯＳトランジスタ544 を遮断する。Ｔ
32タイミングにおいて、ＳＴＧ（３）信号が「１」でＣ
ＬＫ信号が「０」のときにＲＳラッチ512 の出力Ｑが
「１」となっているので、アンド回路535 の出力が
「１」となり、ｎチャネルＭＯＳトランジスタ534 が導
通し、ＳＬＰＲＨ信号は「０」となる。

【００７７】さらに、Ｔ32タイミングで、ＣＭＩＮ信号
は直前のＣＬＫ信号が「１」のときにプリチャージされ
ているため「１」を保持していて、ＩＣＮＭＩ45のＣＭ
ＯＴ信号は直接ＧＮＤに接続されているので「０」で、
アンド回路543 からのＲＡ信号が「１」となり、Ｔ33タ
イミングのＳＴＧ（０）信号が「１」のときにＩＮＴＲ
Ｑ信号をＣＰＵ２に出力する。

【００７８】次に、タイミングチャートは示さないが、
現在何も割込みを受付けていないときに、優先順位レベ
ル０、プライオリティビット116 、117 が「０」、
「０」のＩＮＴ（０）信号とＩＮＴ（１）信号とが発生
した場合、つまり同一優先順位レベルの二つの割込み信
号が発生した場合は、同様に、ＳＴＧ（３）信号が
「１」のタイミングでＩＣ（０）11とＩＣ（１）12のア
ンド回路141 の出力が「１」となり、インバータ142 の
出力が「０」となるので、ｎチャネルＭＯＳトランジス
タ144 が遮断される。

【００７９】いま、割込みを何も受付けていないので、
ＩＣＩＳＰＲ40のラッチ427 の出力は「０」となってい
るのでアンド回路441 の出力は「０」でインバータ442
の出力が「１」となりｎチャネルＭＯＳトランジスタ44
4 は導通していて、同様にＩＣＮＭＩ45のｎチャネルＭ
ＯＳトランジスタ544 も導通しているので、ＩＣ（０）
11のＣＭＯＴ信号はＧＮＤに接続され「０」となり、Ｉ
Ｃ（０）11のＣＭＩＮ信号とＩＣ（１）12のＣＭＯＴ信
号およびＣＭＩＮ信号は「１」なので、ＩＣ（０）11の
インバータ145 の出力だけが「１」なのでアンド回路14
3 の出力、つまりＩＮＴ（０）に対するＲＡ信号は
「１」となる。しかし、ＩＣ（１）12のインバータ145
の出力は「０」になり、アンド回路143 の出力、つまり
ＩＮＴ（１）に対するＲＡ信号は「０」となる。従っ
て、同一優先順位レベルのＩＮＴ（０）信号とＩＮＴ
（１）信号とが同時に発生してもＩＮＴ（０）信号の方
が優先される。

【００８０】また、何も割込みを受付けていないとき
に、優先順位レベル０、プライオリティビット116 およ
び117 が「０」、「０」のＩＮＴ（０）信号と、ＮＭＩ
割込み信号とが同時に入ってきた場合、ＳＴＧ（３）信
号のタイミングでＩＣ（０）11のアンド回路141 が
「１」となり、また、ＩＣＮＭＩ45のアンド回路541 も
「１」となる。その結果、ＩＣ（０）11のｎチャネルＭ
ＯＳトランジスタ144 が遮断され、ＣＬＫ信号が「１」
のときのプリチャージによりＣＭＩＮ信号は「１」とな
っている。さらに、ＩＣＮＭＩ45のｎチャネルＭＯＳト
ランジスタ544が遮断され、ＣＬＫ信号が「１」のとき
のプリチャージによりＣＭＩＮ信号は「１」となってい
るが、ＩＣ（０）11のＣＭＯＴ信号とＩＣＮＭＩ45のＣ
ＭＩＮ信号は接続されているので、ＩＣ（０）11のＣＭ
ＯＴ信号は「１」となる。よって、ＩＣ（０）11のアン
ド回路143 からのＲＡ信号は「０」のままで、ＩＮＴ
（０）信号は受付けられない。また、ＩＣＮＭＩ45のＣ
ＭＯＴ信号は直接ＧＮＤに接続されているので「０」と
なり、ＩＣＮＭＩ45のアンド回路543 からのＲＡ信号が
「１」となり、ＮＭＩ信号が優先される。

【００８１】優先順位レベル０の割込みが既に受付けら
れているときに、ＮＭＩ信号が入ってきた場合は、前記
のＩＣ（０）11と全く同じ理由でＩＣＩＳＰＲ40のアン
ド回路443 の出力は「１」にはならなく、ＩＣＮＭＩ45
のアンド回路543 はＳＴＧ（３）信号のタイミングで
「１」を出力し、ＳＴＧ（０）信号に同期してＩＮＴＲ
Ｑ信号をＣＰＵ２に出力し、ＮＭＩ信号は優先順位レベ
ル０の割込み処理中でも割込むことができる。また、Ｉ
ＣＮＭＩ45からＲＡ信号「１」が出力されると、ＩＳＰ
Ｒ16は、ＥＮＩＳＰＲ信号43を「０」にするので、アン
ド回路425 および421 の出力は「０」に固定されＲＳラ
ッチ426 はセットされない。また、ＩＳＰＲ16はＮＭＩ
ＤＩ信号46「０」を出力し、アンド回路47の出力が
「０」となるため、ＩＣ（０）11、ＩＣ（１）12、ＩＣ
（２）13およびＩＣ（３）14内のアンド回路114 の出力
が「０」に固定され、ＩＮＴ（０）、ＩＮＴ（１）、Ｉ
ＮＴ（２）およびＩＮＴ（３）信号の割込み信号は受付
けられなくなる。つまり、ＮＭＩ信号が最高の優先度を
持つ割込み信号となる。

【００８２】以上のように、優先順位レベルの低い割込
み要求の処理中に優先順位の高い割込み要求の処理が割
り込める制御を、プライオリティビットの重みの大きい
方から、重み別で優先順位をスキャンするため、従来の
ＩＮＴＣにくらべて高速に応答することができ、さら
に、現在受付中の割込み処理と同一の優先順位レベルの
割込みが発生した場合は割込みを受付けなかったり、同
一優先順位レベルの二つ以上の割込みが同時に発生した
場合でも、回路によって設定された優先順位（以下、
「ディフォルト値」という。）が高い方、図１のＮＭ
Ｉ、ＩＮＴ（０）、ＩＮＴ（１）、ＩＮＴ（２）、ＩＮ
Ｔ（３）信号の順位で割込みを受付けて、ディフォルト
値の低い割込みを受付けない制御を行う。さらに、ＩＣ
ＮＭＩ45を図１のように配置することにより、ＮＭＩ信
号は優先順位レベル０の割込み信号と競合しても優先さ
れ、優先順位レベル０の割込みが既に受付けられている
場合でも割込むことができ、禁止が不可能な最高の優先
順位の特別な割込みとなり、しかも、ＩＣＮＭＩ45はＩ
Ｃ（０）11、ＩＣ（１）12、ＩＣ（２）13およびＩＣ
（３）14と全く同一の制御で特別な制御を必要としな
い。

【００８３】従って、本第一実施例は、種々の割込み要
求のさまざまな割込み要求処理に対して、高速に、かつ
柔軟な対応ができる。

【００８４】図７は本発明の第二実施例を示すブロック
構成図で、図８はそのステージカウンタ32の詳細回路
図、図９はＩＣ（０）11〜ＩＣ（３）14の詳細回路図、
および図10はＩＣＩＳＰＲ40の詳細回路図である。

【００８５】本第二実施例は、前述の第一実施例と比較
して、優先順位レベルが８レベルになっているが、優先
順位が８レベルの制御以外は全く同一の制御であり、同
一参照番号がつけられた回路は同様の動作を行う。

【００８６】図７において、図１との違いは、ステージ
カウンタ32からＳＴＧ（４）信号が出力され、また、Ｉ
Ｃ（０）11、ＩＣ（１）12、ＩＣ（２）13およびＩＣ
（３）14に共通にＣＭ（３）信号が入力されていること
である。ＣＭ（３）信号にはＣＭ（１）、ＣＭ（２）信
号と同様にプリチャージするｐチャネルＭＯＳトランジ
スタ39が接続されている。また、ＩＣ（０）11、ＩＣ
（１）12、ＩＣ（２）13およびＩＣ（３）14はともにＰ
Ｒ（２）信号49に接続され、ＰＲ（２）信号49はＩＳＰ
Ｒ16に入力されている。ＩＳＰＲ16からはＩＳＰＲ
（２）信号44がＩＣＩＳＰＲ40に対し出力されている。
ＰＲ（２）信号49はプライオリティビットの「４」の重
みを示す信号で、また、ＩＳＰＲ（２）信号44はＩＳＰ
Ｒ16の「４」の重みを示す信号である。

【００８７】図８において、図２に対し、アンド回路34
7 と、インバータ348 と、ラッチ345 および346 と、ア
ンド回路349 とが追加され、出力としてＳＴＧ（４）信
号が追加される。このステージカウンタ32は、図２とほ
ぼ同様に動作するが、ＳＴＧ（３）信号の次はＳＴＧ
（４）信号が発生するため、通常ＳＴＧ（１）→ＳＴＧ
（２）→ＳＴＧ（３）→ＳＴＧ（４）→ＳＴＧ（１）…
のようにタイミング信号が発生する。

【００８８】図９において、図３に対しＣＭ（３）信号
およびＳＴＧ（４）信号と、インバータ150 および154
と、アンド回路151 および153 と、ｎチャネルＭＯＳト
ランジスタ152 と、出力バッファ155 と、プライオリテ
ィビット115 とが追加されている。また、ノア回路137
にＳＴＧ（４）信号が入力されている。インバータ120
および123 にはそれぞれプライオリティビット115 およ
び116 がプライオリティビット116 および117 に代わり
入力されている。プライオリティビット115 は「４」の
重みを示し、プライオリティビット115 、116 および11
7 で０〜７の８レベルの優先順位を表す。従って、優先
順位レベルのスキャンは「４」の重みがＳＴＧ（１）信
号、「２」の重みがＳＴＧ（２）信号、「１」の重みが
ＳＴＧ（３）信号によりスキャンされる。

【００８９】図９の動作は、プライオリティビットが１
ビット追加された以外は図３と同じで、ＳＴＧ（４）信
号が発生したときに、ＲＳラッチ126 が「０」にリセッ
トされないとＳＬＰＲＨ信号が「１」となるので、次の
タイミングでＳＴＧ（０）信号が発生し、割込み要求が
受付けられたことになる。

【００９０】図10において、図４に対し、ＣＭ（３）信
号およびＳＴＧ（４）信号と、インバータ450 および45
4 と、アンド回路451 および453 と、ｎチャネルＭＯＳ
トランジスタ452 とが追加されている。また、ＩＳＰＲ
（２）信号がインバータ420 に、ＩＳＰＲ（１）信号が
インバータ423 に、ＩＳＰＲ（０）信号がインバータ45
0 に入力されている。図９と同様に、図10では「４」の
重みから優先順位レベルのスキャンを行う構成になって
いる。

【００９１】図11は図５に対して、ＳＴＧ（３）信号が
ＳＴＧ（４）信号になっただけで、回路構成上は全く同
一構成である。図11のＩＣＮＭＩ40の動作は、図５の４
レベルのスキャン動作が８レベルの動作になったのみで
基本動作は図５と同じである。

【００９２】以上のように、本第二実施例では、「４」
の重み→「２」の重み→「１」の重みと３タイミングで
８レベルの優先順位を制御する場合でも、ＳＴＧ（４）
信号が出力するタイミングで第一実施例と同様に、ＩＣ
ＮＭＩ45のＣＭＯＴ信号をＧＮＤに接続して、ＩＣＩＳ
ＰＲ40、ＩＣ（０）11、ＩＣ（１）12、ＩＣ（２）13お
よびＩＣ（３）14のＣＭＯＴ信号と、ＣＭＩＮ信号とを
それぞれ接続することによって、同一優先順位レベルの
二つ以上の割込み要求に対し、ディフォルト値による優
先順位の制御を１タイミングでスキャンすることができ
る。

【００９３】以上から、優先順位レベルが16レベル（２
⁴ ) となると、５タイミングでスキャンできることが容
易に分かる。

【００９４】従って、２ⁿ レベルの優先順位レベルは、
ｎ＋１タイミングで割込み要求に対しての優先順位判別
制御ができることは明らかである。

【００９５】

【発明の効果】以上、説明したように本発明の割込みコ
ントローラは、優先順位レベルのレベル数が２ⁿ 以内の
場合に、優先順位レベルのスキャンを２ⁿ →２^n-1 →…
２⁰ の順序で順次行い、次に、ディフォルト値による優
先順位を１タイミングでスキャンすることで、わずかｎ
＋１回のタイミングで、同一優先順位レベルであっても
ディフォルト値によって、禁止が可能な割込み信号のう
ち、最も高い優先順位を持つ割込み信号を検出すること
ができ、さらに、禁止が不可能でかつ全ての割込みの中
で最も優先順位の高いＮＭＩ信号にも対応することがで
きる。

【００９６】従って、本発明によれば、リアルタイム処
理を行うマイクロコンピュータに最適な種々の割込み要
求のさまざまな割込み要求処理に対し、高速に、かつ柔
軟な対応ができる割込みコントローラを提供することが
でき、その効果は大である。

【図面の簡単な説明】

【図１】 本発明の第一実施例を示すブロック構成図。

【図２】 図１のステージカウンタの詳細回路図。

【図３】 図１の割込み要求信号制御回路の詳細回路
図。

【図４】 図１の実行中割込み要求信号制御回路の詳細
回路図。

【図５】 図１のＮＭＩ割込み要求信号制御回路の詳細
回路図。

【図６】 図１の動作タイミングチャート。

【図７】 本発明の第二実施例を示すブロック構成図。

【図８】 図７のステージカウンタの詳細回路図。

【図９】 図７の割込み要求信号制御回路の詳細回路
図。

【図10】 図７の実行中割込み要求制御回路の詳細回路
図。

【図11】 図７のＮＭＩ割込み要求信号制御回路の詳細
回路図。

【図12】 一般のマイクロコンピュータを示すブロック
構成図。

【図13】 従来例を示すブロック構成図。

【図14】 図13の動作タイミングチャート。

【符号の説明】

１ マイクロコンピュータ ２ 中央演算装置（ＣＰＵ） ３ メモリ ４ 割込みコントローラ（ＩＮＴＣ） ５ 周辺機能ブロック ６ 内部バス ７ 割込み要求信号（ＩＮＴ（０）〜ＩＮＴ（３)) ８ 割込み処理要求信号（ＩＮＴＲＱ信号） ９ 制御信号 11 割込み要求信号制御装置（０)(ＩＣ（０)) 12 割込み要求信号制御装置（１)(ＩＣ（１)) 13 割込み要求信号制御装置（２)(ＩＣ（２)) 14 割込み要求信号制御装置（３)(ＩＣ（３)) 15 スキャンカウンタ 16 実行中優先順位レジスタ (ＩＳＰＲ) 17 ベクタアドレステーブル 18、118 比較器 18a 出力回路 19、155 出力バッファ 20 内部データバス 21、33、119 、120 、123 、130 、131 、133 、142 、
145 、147 、148 、150 、154 、334 、335 、341 、34
8 、420 、423 、430 、431 、442 、445 、447 、448
、450 、454 、533 、542 、545 、547 、548 イ
ンバータ 22、113 、124 、140 、329 、333 、338 、424 、440
、500 、513オア回路 23 ライト制御回路 24〜27 (ライト信号制御回路の）出力 28、29 スキャン信号 30 (ＩＳＰＲの）出力 31 (オア回路22の) 出力 32 ステージカウンタ 34、35、47、110 、114 、115 、121 、125 、128 、13
2 、135 、136 、141 、143 、149 、151 、153 、330
、331 、332 、339 、340 、342 、343 、344 、347
、349 、421 、425 、428 、432 、441 、443 、449
、451 、453 、510 、535 、541 、543 、549 ア
ンド回路 36、37、38、39、146 、446 、546 ｐチャネルＭＯＳ
トランジスタ 40 現在実行中割込み制御装置 (ＩＣＩＳＰＲ) 41 ＩＳＰＲ（０）信号 42 ＩＳＰＲ（１）信号 43 ＥＮＩＳＰＲ信号 44 ＩＳＰＲ（２）信号 45 禁止不可割込み要求信号制御装置 (ＩＣＮＭＩ) 46 ＮＭＩＤＩ信号 48、122 、129 、134 、144 、152 、422 、429 、444
、452 、534、544 ｎチャネルＭＯＳトランジスタ 49 ＰＲ（２）信号 111 マスクビットラッチ (マスクビット) 112 割込み要求フラグラッチ (割込み要求フラグ) 115 、116 、117 プライオリティビットラッチ (プ
ライオリティビット) 126 、327 、426 、512 ＲＳラッチ 127 、321 〜326 、328 、345 、346 、427 ラッチ 137 ノア回路 138 、139 、155 出力バッファ ＣＬＫ クロック信号 ＣＬＲＩＦ 割込み要求フラグクリア信号 ＣＬＲＩＰ ＩＳＰＲ中の最高レベルクリア信号 ＣＭ（１）〜ＣＭ（３） 割込み優先順位判別信号 ＣＭＩＮ、ＣＭＯＴ ディフォルトの優先順位判別信
号 ＥＩ ベクタ割込み許可・禁止指定信号 ＥＮＩＳＰＲ ＩＳＰＲの記憶有無識別信号 ＩＳＰＲ（０）〜ＩＳＰＲ（２） ＩＳＰＲの出力信
号 ＩＮＴ、ＩＮＴ（０）〜ＩＮＴ（３） 割込み要求信
号 ＩＮＴＲＱ 割込み処理要求信号 ＮＭＩ 禁止不可割込み要求信号 ＮＭＩＤＩ 他割込み禁止信号 ＯＥＶＣ ベクタアドレスＩＳＰＲ記憶信号 ＰＲ（０）〜ＰＲ（２） プライオリティビットラッ
チ出力信号 ＲＡ ベクタアドレステーブル作成信号 ＲＥＳＥＴ リセット信号 ＳＬＰＲＨ ベクタ割込み要求検出信号 ＳＴＧ（０）〜ＳＴＧ（４） タイミング信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−276241（ＪＰ，Ａ) 特開 昭47−41541（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数の割込み要求信号それぞれに対し２
   ⁿ レベルのうち任意の優先順位レベルに設定する複数の
   ｎビットのプライオリティレジスタと、 現在実行中の割込み処理の優先順位レジスタを記憶する
   ｎビットの実行中割込み順位レジスタと、 割込みの優先順位を走査するｎ＋１のタイミング信号を
   順次繰り返し発生するステージカウンタと、 発生したすべての割込み要求信号の前記プライオリティ
   レジスタの内容と前記実行中割込み優先順位レジスタの
   内容とを最上位ビットから最下位ビットへｎ個のタイミ
   ングで比較して最も優先順位の高い割込みレジスタを検
   出し、最も優先順位の高い割込みレジスタの割込みが複
   数ある場合には、前記ｎ個のタイミングに続く１タイミ
   ングであらかじめ定められた優先順位に従い、前記最も
   優先順位の高い割込みレベルの割込みのうち１の割込み
   を選択する手段と を備えた割込みコントローラであり、 さらに、前記すべての割込みに優先する禁止不可割込み
   信号入力手段を備え、 前記禁止不可割込み入力があった場合には、前記ｎ個の
   タイミングに続く１タイミングで、他のすべての割込み
   に優先した前記禁止不可割込みを選択する手段を備えた
   ことを特徴とする割込みコントローラ。