JPH0827725B2 - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH0827725B2 JPH0827725B2 JP6016287A JP6016287A JPH0827725B2 JP H0827725 B2 JPH0827725 B2 JP H0827725B2 JP 6016287 A JP6016287 A JP 6016287A JP 6016287 A JP6016287 A JP 6016287A JP H0827725 B2 JPH0827725 B2 JP H0827725B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Description
【発明の詳細な説明】 〔概要〕 レジスタ回路であって複数個のビットレジスタをそな
え、各ビットレジスタにはそれぞれ対応するビットセレ
クト信号と該各ビットレジスタに共通のデータ信号とが
入力され、所定のビットセレクト信号が有効の状態にお
いてデータ信号が入力されたとき、該有効のビットセレ
クト信号が入力されているビットレジスタのみがセット
され、該セットされたビットレジスタ以外のビットレジ
スタがリセットされる。これにより各レジスタの同じビ
ットだけに注目すれば、常に１個所だけが“1"にセット
されることになり、複雑な動作を行うことなく２重登録
の防止ができる。
え、各ビットレジスタにはそれぞれ対応するビットセレ
クト信号と該各ビットレジスタに共通のデータ信号とが
入力され、所定のビットセレクト信号が有効の状態にお
いてデータ信号が入力されたとき、該有効のビットセレ
クト信号が入力されているビットレジスタのみがセット
され、該セットされたビットレジスタ以外のビットレジ
スタがリセットされる。これにより各レジスタの同じビ
ットだけに注目すれば、常に１個所だけが“1"にセット
されることになり、複雑な動作を行うことなく２重登録
の防止ができる。
本発明はレジスタ回路に関し、特に２重登録の防止を
可能にしたレジスタ回路に関する。
可能にしたレジスタ回路に関する。
従来、複数個のビットレジスタをそなえたレジスタ回
路においては、各ビットレジスタの個々のビットが独立
してセットあるいはリセットされるように構成されてい
る。
路においては、各ビットレジスタの個々のビットが独立
してセットあるいはリセットされるように構成されてい
る。
しかしながら上述したような従来形のレジスタ回路に
おいては、上記複数個のビットレジスタのうち任意のビ
ットをセットし、他のビットをリセットする場合、各ビ
ットレジスタの状態があらかじめ分っていなければなら
ず、そのため１度レジスタの状態を読出し、再度書込み
を行う必要があるためそれだけ手順が複雑になるという
問題点を生ずる。
おいては、上記複数個のビットレジスタのうち任意のビ
ットをセットし、他のビットをリセットする場合、各ビ
ットレジスタの状態があらかじめ分っていなければなら
ず、そのため１度レジスタの状態を読出し、再度書込み
を行う必要があるためそれだけ手順が複雑になるという
問題点を生ずる。
上記問題点を解決するために、本願発明によれば、 記憶部とそれに接続されたコントロール部とを有する
ビットレジスタを複数個具備し、 各ビットレジスタのコントロール部は、複数のビット
レジスタに共通のデータ信号と、複数のビットレジスタ
のうちの１個のビットレジスタに対する信号のみが有効
となり、残りのビットレジスタに対する信号は無効とな
るビットセレクト信号とを受け、 前記各コントロール部は、前記データ信号と、前記ビ
ットセレクト信号と、当該コントロール部の記憶部の記
憶状態を表す信号とを入力とし、 前記データ信号がセット状態を示すときに前記ビット
セレクト信号が有効であると前記記憶部をセット状態と
し、前記データ信号がセット状態を示すときに前記ビッ
トセレクト信号が無効であると前記記憶部をリセット状
態とし、 前記データ信号が非セット状態を示すときは、前記ビ
ットセレクト信号の有効、無効にかかわらず、前記記憶
部の記憶状態を表す信号を前記記憶部に出力して記憶部
の記憶状態を保持させる論理回路を含むこと を特徴とするレジスタ回路が提供される。
ビットレジスタを複数個具備し、 各ビットレジスタのコントロール部は、複数のビット
レジスタに共通のデータ信号と、複数のビットレジスタ
のうちの１個のビットレジスタに対する信号のみが有効
となり、残りのビットレジスタに対する信号は無効とな
るビットセレクト信号とを受け、 前記各コントロール部は、前記データ信号と、前記ビ
ットセレクト信号と、当該コントロール部の記憶部の記
憶状態を表す信号とを入力とし、 前記データ信号がセット状態を示すときに前記ビット
セレクト信号が有効であると前記記憶部をセット状態と
し、前記データ信号がセット状態を示すときに前記ビッ
トセレクト信号が無効であると前記記憶部をリセット状
態とし、 前記データ信号が非セット状態を示すときは、前記ビ
ットセレクト信号の有効、無効にかかわらず、前記記憶
部の記憶状態を表す信号を前記記憶部に出力して記憶部
の記憶状態を保持させる論理回路を含むこと を特徴とするレジスタ回路が提供される。
上記構成によれば、上記複数個のビットレジスタをそ
なえた複数ビットのレジスタ回路において、常に１ビッ
トのみがセットされるとになり、複雑な動作を行なうこ
となく２重登録の防止を行うことができる。
なえた複数ビットのレジスタ回路において、常に１ビッ
トのみがセットされるとになり、複雑な動作を行なうこ
となく２重登録の防止を行うことができる。
第１図は、本発明の１実施例としてのレジスタ回路の
構成を示すものであって、R1乃至R7はそれぞれビットレ
ジスタを示している。各ビットレジスタR1乃至R7には共
通のデータ信号Dinが入力されるとともに、各ビットレ
ジスタ毎にそれぞれ対応するアドレス信号（ビットセレ
クト信号）A1乃至A7が入力される。該アドレス信号（ビ
ットセレクト信号）A1乃至A7はそのうちの１個のみ（例
えばA1のみ）が有効となり（例えば“1"となり）、その
とき残りのアドレス信号（例えばA2乃至A7）は無効（例
えば“0"）となる。なおこれらのアドレス信号（ビット
セレクト信号）は、２個以上の（すなわち異なる）アド
レス信号（ビットセレクト信号）が同時に有効となる
（例えば“1"となる）ことがないように、例えばデコー
ダで区別されている。
構成を示すものであって、R1乃至R7はそれぞれビットレ
ジスタを示している。各ビットレジスタR1乃至R7には共
通のデータ信号Dinが入力されるとともに、各ビットレ
ジスタ毎にそれぞれ対応するアドレス信号（ビットセレ
クト信号）A1乃至A7が入力される。該アドレス信号（ビ
ットセレクト信号）A1乃至A7はそのうちの１個のみ（例
えばA1のみ）が有効となり（例えば“1"となり）、その
とき残りのアドレス信号（例えばA2乃至A7）は無効（例
えば“0"）となる。なおこれらのアドレス信号（ビット
セレクト信号）は、２個以上の（すなわち異なる）アド
レス信号（ビットセレクト信号）が同時に有効となる
（例えば“1"となる）ことがないように、例えばデコー
ダで区別されている。
いま、あるアドレス信号（ビットセレクト信号）例え
ばA1が有効な状態で入力データDinがセットされたとす
ると、該有効なアドレス信号A1が入力されるビットレジ
スタR1がセットされ、その出力信号DOUT１が例えばハイ
レベルとなる。そのとき無効のアドレス信号A2乃至A7が
入力されている他のビットレジスタR2乃至R7について
は、該入力データDinが該ビットレジスタR1にセットさ
れた時点でリセットされ、それらの出力信号DOUT２乃至
DOUT７が例えばロウレベルとなる。すなわち、後述する
第１表に示されるように、入力データDinがセットされ
たときに、有効な（例えば“1"の）アドレス信号が入力
されているビットレジスタのみがセットされ、それと同
時にそのとき無効の（例えば“0"の）アドレス信号が入
力されている残りのビットレジスタはすべてリセットさ
れるもので、そのための該ビットレジスタの構成の具体
例は後述する第２図に示されている。なお各ビットレジ
スタR1乃至R7は後述するように例えばＤフリップフロッ
プをそなえており、該Ｄフリップフロップにゲート信号
Ｇを供給することによって、該ビットレジスタR1乃至R7
の各出力を上記セット状態またはリセット状態にラッチ
するタイミングが決定される。なおセット信号Ｓ（この
場合“1"とする）によって各ビットレジスタR1乃至R7が
セット状態に初期設定され、またリセット信号Ｒ（この
場合“0"とする）によって各ビットレジスタR1乃至R7が
リセット状態に初期設定される。
ばA1が有効な状態で入力データDinがセットされたとす
ると、該有効なアドレス信号A1が入力されるビットレジ
スタR1がセットされ、その出力信号DOUT１が例えばハイ
レベルとなる。そのとき無効のアドレス信号A2乃至A7が
入力されている他のビットレジスタR2乃至R7について
は、該入力データDinが該ビットレジスタR1にセットさ
れた時点でリセットされ、それらの出力信号DOUT２乃至
DOUT７が例えばロウレベルとなる。すなわち、後述する
第１表に示されるように、入力データDinがセットされ
たときに、有効な（例えば“1"の）アドレス信号が入力
されているビットレジスタのみがセットされ、それと同
時にそのとき無効の（例えば“0"の）アドレス信号が入
力されている残りのビットレジスタはすべてリセットさ
れるもので、そのための該ビットレジスタの構成の具体
例は後述する第２図に示されている。なお各ビットレジ
スタR1乃至R7は後述するように例えばＤフリップフロッ
プをそなえており、該Ｄフリップフロップにゲート信号
Ｇを供給することによって、該ビットレジスタR1乃至R7
の各出力を上記セット状態またはリセット状態にラッチ
するタイミングが決定される。なおセット信号Ｓ（この
場合“1"とする）によって各ビットレジスタR1乃至R7が
セット状態に初期設定され、またリセット信号Ｒ（この
場合“0"とする）によって各ビットレジスタR1乃至R7が
リセット状態に初期設定される。
第２図は、第１図のレジスタ回路を構成するビットレ
ジスタ１ビット分（例えばR1）の具体例を示す回路図で
あって、Ｃはコントロール部、Ｍは記憶部である。
ジスタ１ビット分（例えばR1）の具体例を示す回路図で
あって、Ｃはコントロール部、Ｍは記憶部である。
該コントロール部ＣはナンドゲートC1,C3,C4およびイ
ンバータC2により構成される。該ナンドゲートC1には上
記入力データDinおよびアドレス信号（ビットセレクト
信号）A1が入力され、一方上記ナンドゲートC3には、該
入力データDinがインバータC2を介して入力されるとと
もに、該記憶部Ｍ内に設けられたＤフリップフロップFF
の出力信号がフィードバックされて入力される。ナンド
ゲートC1およびC3の各出力はナンドゲートC4に入力され
る。
ンバータC2により構成される。該ナンドゲートC1には上
記入力データDinおよびアドレス信号（ビットセレクト
信号）A1が入力され、一方上記ナンドゲートC3には、該
入力データDinがインバータC2を介して入力されるとと
もに、該記憶部Ｍ内に設けられたＤフリップフロップFF
の出力信号がフィードバックされて入力される。ナンド
ゲートC1およびC3の各出力はナンドゲートC4に入力され
る。
一方、該記憶部Ｍは、ＤフリップフロップFF、インバ
ータI1およびI2により構成されており、該Ｄフリップフ
ロップのＤ端子には上記ナンドゲートC4の出力信号が入
力され、Ｇ端子には上記ゲート信号ＧがインバータI1を
介して入力され、Ｓ端子には上記セット信号Ｓがインバ
ータI2を介して入力され、端子には上記リセット信号
が直接入力され、Ｑ端子がその出力端子である。この
ようにして該ビットレジスタR1に所定レベルの入力デー
タDin、アドレス信号Ａ（この場合はA1）、ゲート信号
Ｇ、セット信号Ｓ、およびリセット信号が入力された
ときの出力Ｑ（この場合はDOUT１）の状態は、次の第１
表に示す真理値表で表されるようになる。
ータI1およびI2により構成されており、該Ｄフリップフ
ロップのＤ端子には上記ナンドゲートC4の出力信号が入
力され、Ｇ端子には上記ゲート信号ＧがインバータI1を
介して入力され、Ｓ端子には上記セット信号Ｓがインバ
ータI2を介して入力され、端子には上記リセット信号
が直接入力され、Ｑ端子がその出力端子である。この
ようにして該ビットレジスタR1に所定レベルの入力デー
タDin、アドレス信号Ａ（この場合はA1）、ゲート信号
Ｇ、セット信号Ｓ、およびリセット信号が入力された
ときの出力Ｑ（この場合はDOUT１）の状態は、次の第１
表に示す真理値表で表されるようになる。
このようにして入力データDinがセットされた状態で
アドレス信号（ビットセレクト信号）Ａが有効“1"な
ら、該ビットレジスタはセットされ（上記表の３段
目）、一方、該入力データDinがセットされた状態でア
ドレス信号（ビットセレクト信号）Ａが無効“0"なら、
該ビットレジスタはリセットされる（上記表の２段
目）。なおそのときゲート信号Ｇがセット“1"となって
いることによって、上記出力Ｑのセット状態またはリセ
ット状態がラッチされることは上述したとおりである。
またセット信号Ｓが“1"となったときは該ビットレジス
タの出力はセット状態に初期設定され、リセット信号
が“0"となったときは該ビットレジスタの出力はリセッ
ト状態に初期設定される。なお第１表中“−”とあるの
は、“1"又は“0"に無関係であることを意味する。
アドレス信号（ビットセレクト信号）Ａが有効“1"な
ら、該ビットレジスタはセットされ（上記表の３段
目）、一方、該入力データDinがセットされた状態でア
ドレス信号（ビットセレクト信号）Ａが無効“0"なら、
該ビットレジスタはリセットされる（上記表の２段
目）。なおそのときゲート信号Ｇがセット“1"となって
いることによって、上記出力Ｑのセット状態またはリセ
ット状態がラッチされることは上述したとおりである。
またセット信号Ｓが“1"となったときは該ビットレジス
タの出力はセット状態に初期設定され、リセット信号
が“0"となったときは該ビットレジスタの出力はリセッ
ト状態に初期設定される。なお第１表中“−”とあるの
は、“1"又は“0"に無関係であることを意味する。
第３図は、本発明のレジスタ回路の他の実施例を示す
もので、各ビットレジスタR1乃至R7にはそれぞれ複数ビ
ット分のレジスタR11〜R17,R21〜R27,…R71〜R77が設け
られる。そして各ビットレジスタR1乃至R7の１ビット目
のビットレジスタR11,R21、…R71には入力データDin１
が入力され、２ビット目のビットレジスタR12,R22,…R7
2には入力データDin２が入力され、同様にして７ビット
目のビットレジスタR17,R27,…R77には入力データDin７
が入力される。
もので、各ビットレジスタR1乃至R7にはそれぞれ複数ビ
ット分のレジスタR11〜R17,R21〜R27,…R71〜R77が設け
られる。そして各ビットレジスタR1乃至R7の１ビット目
のビットレジスタR11,R21、…R71には入力データDin１
が入力され、２ビット目のビットレジスタR12,R22,…R7
2には入力データDin２が入力され、同様にして７ビット
目のビットレジスタR17,R27,…R77には入力データDin７
が入力される。
またビットレジスタR1に設けられた各ビット分のレジ
スタR11〜R17にはビットセレクト信号BS1が入力され、
以下同様にしてビットレジスタR7が設けられた各ビット
分のレジスタR71乃至R77にはビットセレクト信号BS7が
入力される。上記各レジスタR11〜R71,R12〜R72,…R17
〜R77は、それぞれそれらに入力されるビットセレクト
信号BS1乃至BS7のどれかが有効になった場合に、該有効
のビットセレクト信号が入力されるビットセレクタに所
定の入力データDin１乃至Din７が書込まれ記憶（ラッ
チ）される。
スタR11〜R17にはビットセレクト信号BS1が入力され、
以下同様にしてビットレジスタR7が設けられた各ビット
分のレジスタR71乃至R77にはビットセレクト信号BS7が
入力される。上記各レジスタR11〜R71,R12〜R72,…R17
〜R77は、それぞれそれらに入力されるビットセレクト
信号BS1乃至BS7のどれかが有効になった場合に、該有効
のビットセレクト信号が入力されるビットセレクタに所
定の入力データDin１乃至Din７が書込まれ記憶（ラッ
チ）される。
すなわち例えばビットレジスタR2の１ビット目のレジ
スタR21に“1"がセットされている場合に、ビットセレ
クト信号BS1を有効すなわち“1"にして、ビットレジス
タR1の１ビット目のレジスタR11に入力データDin１を書
込んだ結果、該レジスタR11が“1"にセットされた（D
OUT11が“1"となる）とすると、それによって該レジス
タR21（このときビットセレクト信号BS2は無効すなわち
“0"とされている。）は自動的に“0"にリセットされる
（DOUT21が“0"となる）。このようにして各ビットレジ
スタR1乃至R7の同じビットについてのレジスタ（例えば
R11〜R71）だけに注目すれば、常に１個のレジスタ（例
えばR11）のみが“1"にセットされ（DOUT11が“1"とな
る）、それよって他のレジスタ（例えばR21乃至R71）
は、“0"にリセットされる（DOUT21乃至DOUT71は“0"と
なる）ので、複雑な動作を行なうことなく２重登録の防
止ができる。
スタR21に“1"がセットされている場合に、ビットセレ
クト信号BS1を有効すなわち“1"にして、ビットレジス
タR1の１ビット目のレジスタR11に入力データDin１を書
込んだ結果、該レジスタR11が“1"にセットされた（D
OUT11が“1"となる）とすると、それによって該レジス
タR21（このときビットセレクト信号BS2は無効すなわち
“0"とされている。）は自動的に“0"にリセットされる
（DOUT21が“0"となる）。このようにして各ビットレジ
スタR1乃至R7の同じビットについてのレジスタ（例えば
R11〜R71）だけに注目すれば、常に１個のレジスタ（例
えばR11）のみが“1"にセットされ（DOUT11が“1"とな
る）、それよって他のレジスタ（例えばR21乃至R71）
は、“0"にリセットされる（DOUT21乃至DOUT71は“0"と
なる）ので、複雑な動作を行なうことなく２重登録の防
止ができる。
したがって上記第３図のレジスタ回路を用いて、例え
ば各システムから入力される割込信号の割込優先順位を
正しく登録することが可能となる。すなわち例えば７個
のシステムからの割込優先順位を該レジスタ回路に登録
するにあたり、例えばシステム１乃至７からの割込み信
号をそれぞれ上記入力データDin１乃至Din７に対応させ
るものとし、一方ビットセレクト信号BS1乃至BS7をそれ
ぞれ割込優先順位１〜７に対応させるものとして、入力
データDin１入力時にビットセレクト信号BS1が有効にな
っていれば、該入力データDin１は該レジスタR11にセッ
トされ（DOUT11が“1"となり）、該システム１からの割
込優先順位は第１番目の優先順位となる。同様にして例
えば入力データDin７入力時にビットセレクト信号BS2が
有効になっていれば、該入力データDin７は該レジスタR
27にセットされ（DOUT27が“1"となり）、該システム７
からの割込優先順位は第２番目の優先順位となる。この
ようにして各システム１乃至７からの割込優先順位がそ
れぞれ第１番目から第７番目のどれかに設定登録され
る。なおその優先順位はユーザ側で自由に書き変え可能
であることは上述したレジスタ回路の動作から明らかで
ある。
ば各システムから入力される割込信号の割込優先順位を
正しく登録することが可能となる。すなわち例えば７個
のシステムからの割込優先順位を該レジスタ回路に登録
するにあたり、例えばシステム１乃至７からの割込み信
号をそれぞれ上記入力データDin１乃至Din７に対応させ
るものとし、一方ビットセレクト信号BS1乃至BS7をそれ
ぞれ割込優先順位１〜７に対応させるものとして、入力
データDin１入力時にビットセレクト信号BS1が有効にな
っていれば、該入力データDin１は該レジスタR11にセッ
トされ（DOUT11が“1"となり）、該システム１からの割
込優先順位は第１番目の優先順位となる。同様にして例
えば入力データDin７入力時にビットセレクト信号BS2が
有効になっていれば、該入力データDin７は該レジスタR
27にセットされ（DOUT27が“1"となり）、該システム７
からの割込優先順位は第２番目の優先順位となる。この
ようにして各システム１乃至７からの割込優先順位がそ
れぞれ第１番目から第７番目のどれかに設定登録され
る。なおその優先順位はユーザ側で自由に書き変え可能
であることは上述したレジスタ回路の動作から明らかで
ある。
第４図は、第３図に示されるレジスタ回路を用いた割
込コントローラ１の全体構成図を示すもので、各システ
ム（第３図に示されるレジスタ回路の場合は各システム
１乃至７）からの割込信号が入力部11を介して割込変換
部12に入力される。ここでレベルマネージメントレジス
タ13は第３図のレジスタ回路に対応するもので、アドレ
スバス（ビットセレクト信号BS1乃至BS7を入力するバ
ス）およびデータバス（入力データDin１乃至Din７を入
力するバス）を介してユーザが、上記第３図のレジスタ
回路において説明したように、所定のビットレジスタに
所定の入力データをセットして、各システム（この場合
システム１乃至７）の割込優先順位が設定登録されてい
る。なおこの割込優先順位は該アドレスバス、データバ
スを介してユーザ側において任意に書き変え（プログラ
ム）可能であることは上述したとおりである。
込コントローラ１の全体構成図を示すもので、各システ
ム（第３図に示されるレジスタ回路の場合は各システム
１乃至７）からの割込信号が入力部11を介して割込変換
部12に入力される。ここでレベルマネージメントレジス
タ13は第３図のレジスタ回路に対応するもので、アドレ
スバス（ビットセレクト信号BS1乃至BS7を入力するバ
ス）およびデータバス（入力データDin１乃至Din７を入
力するバス）を介してユーザが、上記第３図のレジスタ
回路において説明したように、所定のビットレジスタに
所定の入力データをセットして、各システム（この場合
システム１乃至７）の割込優先順位が設定登録されてい
る。なおこの割込優先順位は該アドレスバス、データバ
スを介してユーザ側において任意に書き変え（プログラ
ム）可能であることは上述したとおりである。
したがって上述したように所定のシステム（例えばシ
ステム１）からの割込信号が割込変換部12に入力される
と、該割込変換部12において該入力された割込信号と該
レベルマネージメントレジスタ13の出力（レジスタ13内
の登録内容に対応する）とが比較され、該システム（こ
の場合システム１）からの割込入力信号の割込優先順位
が第何番目の優先順位であるかが判別され、その優先順
位に対応するレベルの出力信号が出力部14を介してCPU2
に入力される。すなわち上記第３図についての説明に示
されるように、仮にシステム１からの割込優先順位が第
１番目であるとすると、上記レジスタR11の出力DOUT11
が“1"となり、そのときレジスタR21〜R71の出力DOUT21
〜DOUT71は“0"となる。したがって該システム１からの
割込入力信号と上記レジスタR11〜R71の各出力との論理
積をそれぞれとるようにすれば、上記の例ではレジスタ
R11の出力のみが“1"となり、該システム１からの割込
入力信号と該レジスタR11の出力との論理積のみが“1"
となるため、これによってその割込優先順位が第１番目
であることが判別され（同様に仮にシステム７からの割
込優先順位が第２番目であるとすると、上記第３図にお
けるレジスタR17〜R77のうちR27の出力のみが“1"とな
り、該システム２からの割込入力信号と該レジスタR27
の出力との論理積が“1"となることによって、その割込
優先順位が第２番目であることが判別され）、このよう
にして該割込み変換部12において各システムからの割込
信号の割込優先順位が判別されて、その優先順位に対応
する割込みレベルの信号が該変換部12から出力される。
なお複数のシステムから同時に割込信号が入力された場
合には、そのうちのどのシステムからの割込信号が最も
優先順位が高いかを該割込変換部12で判別して、そのう
ちの最優先の順位に対応するレベルの出力信号が該出力
部14を介してCPU2に入力される。すなわち仮に上記シス
テム１からの割込優先順位が第１番目であるとすると、
該システム１からの割込信号が入力された場合には、他
のシステムからの割込入力の有無にかかわらずプライオ
リティ・エンコンダの出力（例えば３ビット出力とす
る）は“0.0.0"（すなわちその割込レベルは“0"）とな
り、このときには該システム１からの割込信号の割込入
力のみが優先的に許可される。また仮に上記システム７
からの割込優先順位が第２番目であるとすると、該シス
テム７からの割込信号が入力されたときに該システム７
よりも優先順位の高い該システム１からの割込信号が入
力されていない限り、それ以外のシステムからの割込入
力の有無にかかわらず上記プライオリティ・エンコーダ
の出力は“0.0.1"（すなわちその割込レベルは“1"）と
なり、このときには該システム７からの割込信号の割込
入力のみが許可される。そして仮にシステム３からの割
込優先順位が最も低い（この場合第７番目）であるとす
ると、該システム３からの割込信号が入力されたときに
他の何れのシステムからも割込信号が入力されていなけ
れば、上記プライオリティ・エンコーダの出力は“1.1.
0"（すなわちその割込レベルは“6"）となり、このとき
には該システム３からの割込信号の割込入力が許可され
る。そして該CPU2に入力された割込信号に対して該CPU2
がその割込を許可することによって該CPU2から割込許可
信号（割込アクノレッジ信号）が判別回路15に送出さ
れ、該判別回路15においてその許可レベル（割込優先順
位のレベルに対応する）を判別してその判別結果に対応
する信号が該割込信号を送出したシステムに対して返送
される。
ステム１）からの割込信号が割込変換部12に入力される
と、該割込変換部12において該入力された割込信号と該
レベルマネージメントレジスタ13の出力（レジスタ13内
の登録内容に対応する）とが比較され、該システム（こ
の場合システム１）からの割込入力信号の割込優先順位
が第何番目の優先順位であるかが判別され、その優先順
位に対応するレベルの出力信号が出力部14を介してCPU2
に入力される。すなわち上記第３図についての説明に示
されるように、仮にシステム１からの割込優先順位が第
１番目であるとすると、上記レジスタR11の出力DOUT11
が“1"となり、そのときレジスタR21〜R71の出力DOUT21
〜DOUT71は“0"となる。したがって該システム１からの
割込入力信号と上記レジスタR11〜R71の各出力との論理
積をそれぞれとるようにすれば、上記の例ではレジスタ
R11の出力のみが“1"となり、該システム１からの割込
入力信号と該レジスタR11の出力との論理積のみが“1"
となるため、これによってその割込優先順位が第１番目
であることが判別され（同様に仮にシステム７からの割
込優先順位が第２番目であるとすると、上記第３図にお
けるレジスタR17〜R77のうちR27の出力のみが“1"とな
り、該システム２からの割込入力信号と該レジスタR27
の出力との論理積が“1"となることによって、その割込
優先順位が第２番目であることが判別され）、このよう
にして該割込み変換部12において各システムからの割込
信号の割込優先順位が判別されて、その優先順位に対応
する割込みレベルの信号が該変換部12から出力される。
なお複数のシステムから同時に割込信号が入力された場
合には、そのうちのどのシステムからの割込信号が最も
優先順位が高いかを該割込変換部12で判別して、そのう
ちの最優先の順位に対応するレベルの出力信号が該出力
部14を介してCPU2に入力される。すなわち仮に上記シス
テム１からの割込優先順位が第１番目であるとすると、
該システム１からの割込信号が入力された場合には、他
のシステムからの割込入力の有無にかかわらずプライオ
リティ・エンコンダの出力（例えば３ビット出力とす
る）は“0.0.0"（すなわちその割込レベルは“0"）とな
り、このときには該システム１からの割込信号の割込入
力のみが優先的に許可される。また仮に上記システム７
からの割込優先順位が第２番目であるとすると、該シス
テム７からの割込信号が入力されたときに該システム７
よりも優先順位の高い該システム１からの割込信号が入
力されていない限り、それ以外のシステムからの割込入
力の有無にかかわらず上記プライオリティ・エンコーダ
の出力は“0.0.1"（すなわちその割込レベルは“1"）と
なり、このときには該システム７からの割込信号の割込
入力のみが許可される。そして仮にシステム３からの割
込優先順位が最も低い（この場合第７番目）であるとす
ると、該システム３からの割込信号が入力されたときに
他の何れのシステムからも割込信号が入力されていなけ
れば、上記プライオリティ・エンコーダの出力は“1.1.
0"（すなわちその割込レベルは“6"）となり、このとき
には該システム３からの割込信号の割込入力が許可され
る。そして該CPU2に入力された割込信号に対して該CPU2
がその割込を許可することによって該CPU2から割込許可
信号（割込アクノレッジ信号）が判別回路15に送出さ
れ、該判別回路15においてその許可レベル（割込優先順
位のレベルに対応する）を判別してその判別結果に対応
する信号が該割込信号を送出したシステムに対して返送
される。
本発明によれば、複数個のビットレジスタをそなえた
複数ビットのレジスタ回路において、有効なビットセレ
クト信号が入力された１ビットのみがセットされ、その
とき他のビットは強制的にリセットされることにより、
複雑な動作を行うことなく２重登録の防止を行うことが
でき、例えば、複数のシステムからの各割込信号に対す
る割込優先順位を確実に設定し、その書き変えをも自由
に行うことができる。
複数ビットのレジスタ回路において、有効なビットセレ
クト信号が入力された１ビットのみがセットされ、その
とき他のビットは強制的にリセットされることにより、
複雑な動作を行うことなく２重登録の防止を行うことが
でき、例えば、複数のシステムからの各割込信号に対す
る割込優先順位を確実に設定し、その書き変えをも自由
に行うことができる。
第１図は、本発明のレジスタ回路の１実施例を示す回路
図、 第２図は、第１図のレジスタ回路を構成するビットレジ
スタ１ビット分の具体例を示す回路図、 第３図は、本発明のレジスタ回路の他の実施例を示す回
路図、 第４図は、第３図に示されるレジスタ回路を用いた割込
コントローラの全体構成図である。 （符号の説明） R1〜R7…ビットレジスタ、Ｃ…コントロール部、Ｍ…記
憶部、FF…Ｄフリップフロップ、Din１〜Din７…入力デ
ータ、A1〜A7,BS1〜BS7…アドレス信号（ビットセレク
ト信号）。
図、 第２図は、第１図のレジスタ回路を構成するビットレジ
スタ１ビット分の具体例を示す回路図、 第３図は、本発明のレジスタ回路の他の実施例を示す回
路図、 第４図は、第３図に示されるレジスタ回路を用いた割込
コントローラの全体構成図である。 （符号の説明） R1〜R7…ビットレジスタ、Ｃ…コントロール部、Ｍ…記
憶部、FF…Ｄフリップフロップ、Din１〜Din７…入力デ
ータ、A1〜A7,BS1〜BS7…アドレス信号（ビットセレク
ト信号）。
Claims (1)
- 【請求項１】記憶部とそれに接続されたコントロール部
とを有するビットレジスタを複数個具備し、 各ビットレジスタのコントロール部は、複数のビットレ
ジスタに共通のデータ信号と、複数のビットレジスタの
うちの１個のビットレジスタに対する信号のみが有効と
なり、残りのビットレジスタに対する信号は無効となる
ビットセレクト信号とを受け、 前記各コントロール部は、前記データ信号と、前記ビッ
トセレクト信号と、前記記憶部の記憶状態を表す信号と
を入力とし、 前記データ信号がセット状態を示すときに前記ビットセ
レクト信号が有効であると前記記憶部をセット状態と
し、前記データ信号がセット状態を示すときに前記ビッ
トセレクト信号が無効であると前記記憶部をリセット状
態とし、 前記データ信号が非セット状態を示すときは、前記ビッ
トセレクト信号の有効、無効にかかわらず、前記記憶部
の記憶状態を表す信号を前記記憶部に出力して記憶部の
記憶状態を保持させる論理回路を含むこと を特徴とするレジスタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016287A JPH0827725B2 (ja) | 1987-03-17 | 1987-03-17 | レジスタ回路 |
| US07/164,287 US4866742A (en) | 1987-03-17 | 1988-03-04 | Register circuit with plural registers simultaneously reset when a selected register receives data |
| EP88302202A EP0283230B1 (en) | 1987-03-17 | 1988-03-14 | A register circuit |
| KR1019880002806A KR920003699B1 (ko) | 1987-03-17 | 1988-03-17 | 레지스터회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6016287A JPH0827725B2 (ja) | 1987-03-17 | 1987-03-17 | レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226735A JPS63226735A (ja) | 1988-09-21 |
| JPH0827725B2 true JPH0827725B2 (ja) | 1996-03-21 |
Family
ID=13134181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6016287A Expired - Fee Related JPH0827725B2 (ja) | 1987-03-17 | 1987-03-17 | レジスタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4866742A (ja) |
| EP (1) | EP0283230B1 (ja) |
| JP (1) | JPH0827725B2 (ja) |
| KR (1) | KR920003699B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| DE3855180T2 (de) * | 1988-10-24 | 1996-10-02 | Toshiba Kawasaki Kk | Programmierbarer Halbleiterspeicher |
| US5125011A (en) * | 1990-02-13 | 1992-06-23 | Chips & Technologies, Inc. | Apparatus for masking data bits |
| JPH04100150A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | レジスタ回路 |
| US5166960A (en) * | 1992-04-20 | 1992-11-24 | Xerox Corporation | Parallel multi-phased a-Si shift register for fast addressing of an a-Si array |
| US5903283A (en) * | 1997-08-27 | 1999-05-11 | Chips & Technologies, Inc. | Video memory controller with dynamic bus arbitration |
| JP5027435B2 (ja) * | 2006-03-31 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3274555A (en) * | 1962-02-26 | 1966-09-20 | Sperry Rand Corp | Digital data transfer circuit utilizing tunnel diodes |
| DE1487826B2 (de) * | 1966-05-21 | 1972-02-24 | Siemens AG, 1000 Berlin u. 8000 München | Schaltungsanordnung zur prioritaetsgerechten datenuebertragung |
| DE2041149A1 (de) * | 1969-12-02 | 1971-06-16 | Elektro App Werke Berlin Trept | Vorrangschaltung |
| JPS51148307A (en) * | 1975-06-16 | 1976-12-20 | Hitachi Ltd | Speech path network control system |
| US4045693A (en) * | 1976-07-08 | 1977-08-30 | Gte Automatic Electric Laboratories Incorporated | Negative r-s triggered latch |
| JPS5935453B2 (ja) * | 1976-11-30 | 1984-08-29 | 日本電気株式会社 | 割込優先順位決定回路 |
| DE2848803A1 (de) * | 1978-11-10 | 1980-05-22 | Bosch Gmbh Robert | Schaltungsanordnung zur uebertragung eines digitalen datensignals |
| JPS56159742A (en) * | 1980-05-13 | 1981-12-09 | Nec Corp | Priority level controller |
| US4419762A (en) * | 1982-02-08 | 1983-12-06 | Sperry Corporation | Asynchronous status register |
| JPS59142626A (ja) * | 1983-02-01 | 1984-08-15 | Nec Corp | バス競合防止回路 |
| JPS619748A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 入出力制御装置 |
| DE3477072D1 (en) * | 1984-09-05 | 1989-04-13 | Siemens Ag | Arrangement for priority allocation |
-
1987
- 1987-03-17 JP JP6016287A patent/JPH0827725B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-04 US US07/164,287 patent/US4866742A/en not_active Expired - Lifetime
- 1988-03-14 EP EP88302202A patent/EP0283230B1/en not_active Expired - Lifetime
- 1988-03-17 KR KR1019880002806A patent/KR920003699B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003699B1 (ko) | 1992-05-09 |
| KR880011656A (ko) | 1988-10-29 |
| US4866742A (en) | 1989-09-12 |
| JPS63226735A (ja) | 1988-09-21 |
| EP0283230A3 (en) | 1990-07-04 |
| EP0283230B1 (en) | 1994-07-27 |
| EP0283230A2 (en) | 1988-09-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |