JPH05257878A - バッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】 記憶手段がフル状態になるまで命令キャッシ
ュ側及びデータキャッシュ側の外部装置へのアクセスの
要求とそのアドレスを記憶することができ、ＢＣＵに内
蔵される記憶手段全てを有効に利用する。 【構成】 バッファ装置は、外部から入力されるデータ
４１と２段目の記憶手段に記憶されているデータを入力
とし、その出力を出力データとして外部に出力する第２
の記憶手段から成る１段目の記憶手段１(1)と、外部か
ら入力されるデータと（ｉ−１）段目［２≦ｉ≦（Ｎ−
１）］の記憶手段に記憶されているデータと（ｉ＋１）
段目の記憶手段に記憶されているデータを入力とする第
１の記憶手段から成るｉ段目の記憶手段１(2)〜１(n-1)
と、外部から入力されるデータと（Ｎ−１）段目の記憶
手段に記憶されているデータを入力とする第２の記憶手
段から成るＮ段目の記憶手段１(n)をＮ段（Ｎ≧２）接
続した記憶手段群１と、外部から入力される制御信号３
１により記憶手段群１を制御する内部制御信号５を生成
する制御装置２とを備えた構成を採用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサにお
いて、マイクロプロセッサと外部装置との間でデータ転
送を行なうためのバッファ装置に関するものである。

【０００２】

【従来の技術】近年マイクロプロセッサには、マイクロ
プロセッサと外部装置との間で効率良くデータの転送を
行なうためにバスコントロールユニット（以下ＢＣＵと
呼ぶ）が内蔵されており、データの転送効率の向上のた
めにＢＣＵ内部にはデータの読み出し専用のリードバッ
ファやデータの書き込み専用のライトバッファなど、目
的に応じたバッファを独立に複数個内蔵するものが増加
してきている。

【０００３】またマイクロプロセッサには、命令キャッ
シュとデータキャッシュの２つを内蔵するものが多く、
外部装置とのデータ転送に対するアクセスの要求信号及
びアドレスは、この２つキャッシュから発行される場合
が多い。すなわち、命令キャッシュ側からのデータ転送
のアクセスの要求及びアドレスと、データキャッシュ側
のデータ転送のアクセスの要求及びアドレスとが存在す
るため、ＢＣＵ内部にはそれぞれのアクセスの要求に対
するアドレスを一時的に記憶するバッファが独立して存
在する。データ転送の順番は命令側のアクセスとデータ
側のアクセスの優先順位に従って行なう。

【０００４】以下図面を参照しながら、上記した従来の
ＢＣＵの内蔵されているバッファ装置の一例について説
明する。図６は、命令キャッシュ側及びデータキャッシ
ュ側の外部に発行するアドレスを記憶する箇所の従来の
ＢＣＵに内蔵されるバッファ装置の構成図である。図６
において、１１は命令キャッシュからのアドレス４１１
を記憶する命令側のバッファ、１２はデータキャッシュ
からのアドレス４１２を記憶するデータ側のバッファ、
６１は前記２つのバッファ１１，１２から出力されるア
ドレスを優先順位に従い、いずれか一方のアドレスを選
択し外部装置に出力データ４１として出力するためのセ
レクタ装置である。また、２は外部から入力される制御
信号３１を用いて、命令側のバッファ１１を制御する制
御信号５１、データ側のバッファ１２を制御する制御信
号５２、セレクタ装置６１を制御する制御信号６２及び
外部へ出力する制御信号３２を生成する制御装置であ
る。バッファ１１及びバッファ１２はそれぞれ１段とす
る。外部装置へのアクセスは命令キャッシュ側よりデー
タキャッシュ側の方が優先順位が高いものと仮定する。

【０００５】以上のように構成されたバッファ装置につ
いてその動作について説明する。本マイクロプロセッサ
以外の外部装置が外部バスを使用している際に、命令及
びデータキャッシュからの外部装置へのアクセスの要求
が出され、それに対するアドレスが各キャッシュから発
行される場合、バッファ１１は命令キャッシュからアド
レスを、バッファ１２はデータキャッシュからのアドレ
スを記憶する。その後、外部装置が外部バスの使用権を
放棄し、本マイクロプロセッサが外部バスの使用権を得
ると、外部装置に対しアクセスを開始する。この時、ア
クセスの要求は命令キャッシュ側とデータキャッシュ側
の両方からあるので、セレクタ装置６１が優先順位の高
いデータキャッシュ側のバッファ１２の出力であるアド
レスを選択し外部装置に出力する。データ側のアクセス
の終了後、残りの命令キャッシュ側のバッファ１２の出
力であるアドレスを選択し外部装置に出力する。

【０００６】

【発明が解決しようとする課題】しかしながらこの構成
では、２個あるバッファ１１，１２を有効に使用してい
ない。例えば、データキャッシュ側からはアクセスの要
求が有りデータ側のバッファ１２にアドレスが記憶さ
れ、命令キャッシュ側からはアクセスの要求が無く命令
側のバッファ１１にはアドレスが記憶されていない場合
を考える。この時、外部バスを他の外部装置が使用して
いる場合、データ側のアドレスを発行することができな
い。そこで、データキャッシュが次のアクセスの要求が
発行をしようとしても、データ側のバッファ１２はフル
の状態であるためアクセスの要求を受け付けることがで
きない。ＢＣＵ内に存在する２つバッファのうち、命令
側のバッファ１１にはアドレスが記憶されていない。し
かし、命令側のバッファ１１とデータ側のバッファ１２
は独立して存在し、独立に動作するため、データ側のア
クセスの要求で命令側のバッファ１１を使用することが
できない。以上説明した状況においてＢＣＵに内蔵され
るバッファを有効に利用していないという問題点を有し
ていた。

【０００７】従って、本発明は上記の問題点を解決する
もので、その目的はＢＣＵに内蔵されるバッファを有効
に利用することが可能なバッファ装置を提供するもので
ある。

【０００８】

【課題を解決するための手段】上記の問題点を解決する
ために本発明のバッファ装置は、記憶手段をＮ段（Ｎ≧
２）直列に接続した記憶手段群と、外部から入力される
制御信号により前記記憶手段群を制御する内部制御信号
と前記記憶手段群の内部状態を示す外部制御信号を生成
する制御手段とを備え、前記記憶手段群に入力されたデ
ータを任意のルールに従い出力させることを特徴とする
ものである。

【０００９】さらに詳細に述べると、本発明のバッファ
装置は、外部から入力されるデータと２段目の記憶手段
に記憶されているデータを入力とし、その出力を出力デ
ータとして外部に出力する第２の記憶手段から成る１段
目の記憶手段と、外部から入力されるデータと（ｉ−
１）段目［２≦ｉ≦（Ｎ−１）］の記憶手段に記憶され
ているデータと（ｉ＋１）段目の記憶手段に記憶されて
いるデータを入力とする第１の記憶手段から成るｉ段目
の記憶手段と、外部から入力されるデータと（Ｎ−１）
段目の記憶手段に記憶されているデータを入力とする第
２の記憶手段から成るＮ段目の記憶手段をＮ段（Ｎ≧
２）接続した記憶手段群と、外部から入力される制御信
号により前記記憶手段群を制御する内部制御信号を生成
する制御装置とを備えた構成を採用するものである。ま
た、記憶手段は複数の入力データからいずれか１つを選
択し記憶するものである。

【００１０】

【作用】本発明は上記した構成によって、命令キャッシ
ュ側とデータキャッシュ側の記憶手段を１つにまとめ、
記憶手段がフルの状態になるまで命令キャッシュ及びデ
ータキャッシュ側の外部装置へのアクセスのためのアド
レスを連続に記憶することができ、ＢＣＵに内蔵される
複数の記憶手段を有効に利用することができることにな
る。

【００１１】

【実施例】以下本発明の一実施例について、図１〜図５
を参照しながら説明する。図２は本発明の第１の実施例
におけるバッファ装置の構成図である。本実施例はバッ
ファを２段（Ｎ＝２）と仮定する。従って、１段目の記
憶手段１１は外部から入力されるデータと２段目の記憶
手段１２から出力されるデータの２つが入力となり、ま
た２段目の記憶手段１２は外部からの入力されるデータ
と１段目の記憶手段１１から出力されるデータの２つが
入力となる。入力データ４１の優先順位は、プライオリ
ティ信号３１４により示され、また、記憶手段１１、１
２に記憶されているデータの優先順位はプライオリティ
ビット２２１、２２２によって示される。優先順位は０
より１の方が高いものと仮定する。つまり、命令キャッ
シュ側：０、データキャッシュ側：１とする。

【００１２】図２において、１１はイネーブル信号５１
２の立ち上がりでデータをラッチするエッジトリガ型の
フリップフロップ１１１と、入力セレクト信号５１１に
より入力データを選択する２つのパストランジスタから
成る２入力セレクタ１１２より構成される１段目の記憶
手段、１２はイネーブル信号５２２の立ち上がりでデー
タをラッチするエッジトリガ型のフリップフロップ１２
１と、入力セレクト信号５２１により入力データを選択
する２つのパストランジスタから成る２入力セレクタ１
２２より構成される２段目の記憶手段である。２入力セ
レクタ１１２は、入力セレクト信号５１１が０の時外部
から入力される入力データ４１を選択し、１の時２段目
の記憶手段１２の出力であるデータを選択する。また、
２入力セレクタ１２２は、入力セレクト信号５２１が０
の時外部から入力される入力データ４１を選択し、１の
時１段目の記憶手段１１の出力であるデータを選択す
る。アドレスは命令側キャッシュ及びデータキャッシュ
側共に入力データ４１としてバッファ装置に入力され
る。どちらから入力されたアドレスかは、プライオリテ
ィ信号３１４を見ればわかる。また、外部へ出力される
出力データ４２は１段目の記憶手段１１の出力である。

【００１３】制御装置２は、内部に１段目の記憶手段１
１に対応したバリットビット２１１、プライオリティビ
ット２２１と、２段目の記憶手段１２に対応したバリッ
トビット２１２、プライオリティビット２２２の４つの
内部状態ビットを持つ。バリッドビットは、各記憶手段
のデータが有効であるか無効であるのかを示す内部状態
ビットであり、１の時有効、０の時無効を示す。プライ
オリティビットは、各記憶手段に保持されているデータ
の優先順位を示す状態状態ビットである。また、制御装
置２には、外部から入力される制御信号３１１〜３１５
によって制御される制御装置であり、制御信号３１１〜
３１５としては同期クロック３１１、リセット信号３１
２、アクセスの要求である（入力データが有効であるこ
とを示す）リクエスト信号３１３、現入力データのプラ
イオリティを示すプライオリティ信号３１４、外部装置
にデータを出力に関する要求の出力イネーブル信号３１
５である。また、制御装置２が次のアクセスの要求が受
け付けられることを示すアクノレッジ信号３２１を外部
に出力している。それぞれの内部状態ビット２１１、２
１２、２２１、２２２は、リセット信号が入力されると
全て０の値を保持する。この状態が初期化直後の状態と
する。内部状態ビットの値は、（表１）に示すように全
部で６種類である。

【００１４】

【表１】

【００１５】次に、このバッファ装置の動作を説明す
る。状態遷移は図３(a)に示す通り１９通り存在する。

【００１６】（１）状態Ｓ０から状態Ｓ０へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、また１段目の記憶手段１１及び２段目の
記憶手段１２には何も保持されない。

【００１７】（２）状態Ｓ０から状態Ｓ１へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が０であ
り、かつ出力イネーブル信号３１５がアサートされてい
ないので、１段目の記憶手段１１に対応したバリッドビ
ット２１１は１となり、プライオリティビット２２１は
０を保持する。そのため、セレクト信号５１１は０すな
わち入力データ４１を選択し、イネーブル信号５１２が
アサートされ、その立ち上がりでフリップフロップ１１
２に入力データ４１を記憶する。また２段目の記憶手段
１２を動作させる制御信号５２１、５２２は変化しない
ので２段目の記憶手段１２には何も保持されない。

【００１８】（３）状態Ｓ０から状態Ｓ２へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が０であ
り、かつ出力イネーブル信号３１５がアサートされてい
ないので、１段目の記憶手段１１に対応したバリッドビ
ット２１１は１となり、プライオリティビット２２１は
１を保持する。そのため、セレクト信号５１１は０すな
わち入力データ４１を選択し、イネーブル信号５１２が
アサートされ、その立ち上がりでフリップフロップ１１
２に入力データ４１を記憶する。また２段目の記憶手段
１２を動作させる制御信号５２１、５２２は変化しない
ので２段目の記憶手段１２には何も保持されない。

【００１９】（４）状態Ｓ１から状態Ｓ３へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が０であ
り、かつ出力イネーブル信号３１５がアサートされてい
ない。また、バッファ１１には優先順位０のデータが保
持されており、これは入力データの優先順位と同じであ
るので、１段目の記憶手段１１を動作させる制御信号５
１１、５１２は変化しないので前サイクルまで記憶して
いたデータを記憶したままである。また、２段目の記憶
手段１２に対応したバリッドビット２１２は１となり、
プライオリティビット２２２は１を保持する。そのた
め、セレクト信号５２１は０すなわち入力データ４１を
選択し、イネーブル信号５２２がアサートされ、その立
ち上がりでフリップフロップ１２２に入力データ４１を
記憶する。

【００２０】（５）状態Ｓ１から状態Ｓ４へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が１であ
り、かつ出力イネーブル信号３１５がアサートされてい
ない。また、１段目の記憶手段１１には優先順位０のデ
ータが保持されているので、これは入力データの優先順
位より低いので１段目の記憶手段１１に保持されている
データは２段目の記憶手段１２に、入力データ４１は１
段目の記憶手段１１に保持させる。従って、１段目の記
憶手段１１に対応したバリッドビット２１１は１とな
り、プライオリティビット２２１は１を保持し、２段目
の記憶手段１２に対したバリッドビット２１２は１とな
り、プライオリティビット２２２は０を保持する。その
ため、セレクト信号５２１は０すなわち入力データ４１
を選択し、セレク信号５２１は１すなわち１段目の記憶
手段１１に記憶されているデータを選択する。また、イ
ネーブル信号５１２、５２２は同時にアサートされ、そ
の立ち上がりでフリップフロップ１１１に入力データ４
１を記憶し、フリップフロップ１２１に１段目の記憶手
段１１に保持されているデータを記憶する。

【００２１】（６）状態Ｓ２から状態Ｓ４へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が０であ
り、かつ出力イネーブル信号３１５がアサートされてい
ない。また、１段目の記憶手段１１には優先順位１のデ
ータが保持されているので、これは入力データの優先順
位よりも高いので、１段目の記憶手段１１を動作させる
制御信号５１１、５１２は変化しないので前サイクルま
で記憶していたデータを記憶したままである。また、２
段目の記憶手段１２に対応したバリッドビット２１２は
１となり、プライオリティビット２２２は０を保持す
る。そのため、セレクト信号５２１は０すなわち入力デ
ータ４１を選択し、イネーブル信号５２２がアサートさ
れ、その立ち上がりでフリップフロップ１２２に入力デ
ータ４１を記憶する。

【００２２】（７）状態Ｓ２から状態Ｓ５へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が１であ
り、かつ出力イネーブル信号３１５がアサートされてい
ない。また、１段目の記憶手段１１には優先順位１のデ
ータが保持されているので、これは入力データの優先順
位と同じであるので、１段目の記憶手段１１を動作させ
る制御信号５１１、５１２は変化しないので前サイクル
まで記憶していたデータを記憶したままである。また、
２段目の記憶手段１２に対応したバリッドビット２１２
は１となり、プライオリティビット２２２は１を保持す
る。そのため、セレクト信号５２１は０すなわち入力デ
ータ４１を選択し、イネーブル信号５２２がアサートさ
れ、その立ち上がりでフリップフロップ１２２に入力デ
ータ４１を記憶する。

【００２３】（８）状態Ｓ１から状態Ｓ１へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、１段目の記憶手段１１には前のデータ
が、また２段目の記憶手段１２には何も記憶されていな
い。または、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が０であり、かつ出力イネーブル信号３１５がアサ
ートされている。この時、優先順位が０である１段目の
記憶手段１１に記憶されているデータは出力データ４２
として外部に出力されと同時に、１段目の記憶手段１１
に入力データ４１が保持される。すなわち、１段目の記
憶手段１１に対応したバリッドビット２１１は１とな
り、プライオリティビット２１２は０を保持する。その
ため、セレクト信号５１１は０すなわち入力データ４１
を選択し、イネーブル信号５１２がアサートされ、その
立ち上がりでフリップフロップ１１１に入力データ４１
を記憶する。また２段目の記憶手段１２を動作させる制
御信号５２１、５２２は変化しないので２段目の記憶手
段１２には何も保持されない。

【００２４】（９）状態Ｓ２から状態Ｓ２へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、１段目の記憶手段１１には前のデータ
が、また２段目の記憶手段１２には何も保持されていな
い。または、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が１であり、かつ出力イネーブル信号３１５がアサ
ートされている。この時、優先順位が１である１段目の
記憶手段１１に記憶されているデータは出力データ４２
として外部に出力されと同時に、１段目の記憶手段１１
に入力データ４１が保持される。すなわち、１段目の記
憶手段１１に対応したバリッドビット２１１は１とな
り、プライオリティビット２１２は１を保持する。その
ため、セレクト信号５１１は０すなわち入力データ４１
を選択し、イネーブル信号５１２がアサートされ、その
立ち上がりでフリップフロップ１１１に入力データ４１
を記憶する。また２段目の記憶手段１２を動作させる制
御信号５２１、５２２は変化しないので２段目の記憶手
段１２には何も保持されない。

【００２５】（１０）状態Ｓ１から状態Ｓ２へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が１であ
り、かつ出力イネーブル信号３１５がアサートされてい
る。この時、優先順位が０である１段目の記憶手段１１
に記憶されているデータは出力データ４２として外部に
出力されと同時に、１段目の記憶手段１１に入力データ
４１が保持される。すなわち、１段目の記憶手段１１に
対応したバリッドビット２１１は１となり、プライオリ
ティビット２１２は１を保持する。そのため、セレクト
信号５１１は０すなわち入力データ４１を選択し、イネ
ーブル信号５１２がアサートされ、その立ち上がりでフ
リップフロップ１１１に入力データ４１を記憶する。ま
た２段目の記憶手段１２を動作させる制御信号５２１、
５２２は変化しないので２段目の記憶手段１２には何も
保持されない。

【００２６】（１１）状態Ｓ２から状態Ｓ１へ リクエスト信号３１３がアサートされ、現入力データ４
１の優先順位を示すプライオリティ信号３１４が０であ
り、かつ出力イネーブル信号３１５がアサートされてい
る。この時、優先順位が１である１段目の記憶手段１１
に記憶されているデータは出力データ４２として外部に
出力されと同時に、１段目の記憶手段１１に入力データ
４１が保持される。すなわち、１段目の記憶手段１１に
対応したバリッドビット２１１は１となり、プライオリ
ティビット２１２は０を保持する。そのため、セレクト
信号５１１は０すなわち入力データ４１を選択し、イネ
ーブル信号５１２がアサートされ、その立ち上がりでフ
リップフロップ１１１に入力データ４１を記憶する。ま
た２段目の記憶手段１２を動作させる制御信号５２１、
５２２は変化しないので２段目の記憶手段１２には何も
保持されない。

【００２７】（１２）状態Ｓ３から状態Ｓ３へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、１段目の記憶手段１１、２段目の記憶手
段１２には前のデータが保持されている。

【００２８】（１３）状態Ｓ４から状態Ｓ４へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、１段目の記憶手段１１、２段目の記憶手
段１２には前のデータが保持されている。

【００２９】（１４）状態Ｓ５から状態Ｓ５へ リクエスト信号３１３及び出力イネーブル信号３１５が
アサートされていないので、内部の状態は変化しない。
従って、１段目の記憶手段１１及び２段目の記憶手段１
２を動作させる制御信号５１１、５１２、５２１、５２
２も変化せず、１段目の記憶手段１１、２段目の記憶手
段１２には前のデータが保持されている。

【００３０】（１５）状態Ｓ１から状態Ｓ０へ 出力イネーブル信号３１５がアサートされ、リクエスト
信号３１３がアサートされていないので、１段目の記憶
手段１１に記憶されているデータは出力データ４２とし
て外部に出力される。その時、１段目の記憶手段１１に
対応するバリッドビット２１１は０となり、プライオリ
ティビット２１２は０を保持する。また、１段目の記憶
手段１１及び２段目の記憶手段１２を動作させる制御信
号５１１、５１２、５２１、５２２は変化しない。

【００３１】（１６）状態Ｓ２から状態Ｓ０へ 出力イネーブル信号３１５がアサートされ、リクエスト
信号３１３がアサートされていないので、１段目の記憶
手段１１に記憶されているデータは出力データ４２とし
て外部に出力される。その時、１段目の記憶手段１１に
対応するバリッドビット２１１は０となり、プライオリ
ティビット２１２は０を保持する。また、１段目の記憶
手段１１及び２段目の記憶手段１２を動作させる制御信
号５１１、５１２、５２１、５２２は変化しない。

【００３２】（１７）状態Ｓ３から状態Ｓ１へ 出力イネーブル信号３１５がアサートされ、リクエスト
信号３１３がアサートされていないので、１段目の記憶
手段１１に記憶されているデータは出力データ４２とし
て外部に出力されると同時に、２段目の記憶手段１２に
記憶されているデータは１段目の記憶手段１１に記憶さ
れる。すなわち、１段目の記憶手段１１に対応するバリ
ッドビット２１１は１となり、プライオリティビット２
１２は０を保持する。また２段目の記憶手段１２に対応
するバリッドビット２２１は０、プライオリティビット
２２２は０を保持する。すなわち、セレクト信号５１１
は１すなわち２段目の記憶手段１２に記憶されているデ
ータを選択し、イネーブル信号５１２がアサートされ、
その立ち上がりでフリップフロップ１１１に２段目の記
憶手段１２から出力されるデータを記憶する。２段目の
記憶手段１２を動作させる制御信号５２１、５２２は変
化しない。

【００３３】（１８）状態Ｓ４から状態Ｓ１へ 出力イネーブル信号３１５がアサートされ、リクエスト
信号３１３がアサートされていないので、１段目の記憶
手段１１に記憶されているデータは出力データ４２とし
て外部に出力されると同時に、２段目の記憶手段１２に
記憶されているデータは１段目の記憶手段１１に記憶さ
れる。すなわち、１段目の記憶手段１１に対応するバリ
ッドビット２１１は１となり、プライオリティビット２
１２は０を保持する。また２段目の記憶手段１２に対応
するバリッドビット２２１は０、プライオリティビット
２２２は０を保持する。すなわち、セレクト信号５１１
は１すなわち２段目の記憶手段１２に記憶されているデ
ータを選択し、イネーブル信号５１２がアサートされ、
その立ち上がりでフリップフロップ１１１に２段目の記
憶手段１２から出力されるデータを記憶する。２段目の
記憶手段１２を動作させる制御信号５２１、５２２は変
化しない。

【００３４】（１９）状態Ｓ５から状態Ｓ２へ 出力イネーブル信号３１５がアサートされ、リクエスト
信号３１３がアサートされていないので、１段目の記憶
手段１１に記憶されているデータは出力データ４２とし
て外部に出力されると同時に、２段目の記憶手段１２に
記憶されているデータは１段目の記憶手段１１に記憶さ
れる。すなわち、１段目の記憶手段１１に対応するバリ
ッドビット２１１は１となり、プライオリティビット２
１２は１を保持する。また２段目の記憶手段１２に対応
するバリッドビット２２１は０、プライオリティビット
２２２は０を保持する。すなわち、セレクト信号５１１
は１すなわち２段目の記憶手段１２に記憶されているデ
ータを選択し、イネーブル信号５１２がアサートされ、
その立ち上がりでフリップフロップ１１１に２段目の記
憶手段１２から出力されるデータを記憶する。２段目の
記憶手段１２を動作させる制御信号５２１、５２２は変
化しない。

【００３５】また制御手段の遷移条件は図３(b)に示す
ように全部で８種類ある。 （１）遷移条件１は、リクエスト信号３１３及びアウト
プットイネーブル信号３１５がアサートされていない場
合。

【００３６】（２）遷移条件２は、アウトプットイネー
ブル信号３１５がアサートされていないで、リクエスト
信号３１３がアサートされそのデータの優先順位が０の
場合。

【００３７】（３）遷移条件３は、アウトプットイネー
ブル信号３１５がアサートされていないで、リクエスト
信号３１３がアサートされそのデータの優先順位が１の
場合。

【００３８】（４）遷移条件４は、リクエスト信号３１
３がアサートされていないで、アウトプットイネーブル
信号３１５がアサートされている場合。

【００３９】（５）遷移条件５は、リクエスト信号３１
３及びアウトプットイネーブル信号３１５がアサートさ
れていない場合。及び、リクエスト信号３１３及びアウ
トプットイネーブル信号３１５がアサートされておりデ
ータの優先順位が０の場合。

【００４０】（６）遷移条件６は、リクエスト信号３１
３及びアウトプットイネーブル信号３１５がアサートさ
れていない場合。及び、リクエスト信号３１３及びアウ
トプットイネーブル信号３１５がアサートされておりデ
ータの優先順位が１の場合。

【００４１】（７）遷移条件７は、リクエスト信号３１
３及びアウトプットイネーブル信号３１５がアサートさ
れておりデータの優先順位が１の場合。

【００４２】（８）遷移条件８は、リクエスト信号３１
３及びアウトプットイネーブル信号３１５がアサートさ
れておりデータの優先順位が０の場合である。

【００４３】図４に制御装置２からの出力される制御信
号の論理条件を示す。図５にこのバッファ装置の幾つか
の動作を示す図である。図５(a)は、状態遷移がＳ０→
Ｓ１→Ｓ３→Ｓ１→Ｓ０の状態遷移を示すもの、すなわ
ち優先順位が０の入力データが連続に２つバッファ装置
に入力され、続いて連続に出力した場合である。

【００４４】１クロック目は状態Ｓ０から状態Ｓ０への
遷移であり、リクエスト信号３１３及び出力イネーブル
信号３１５がアサートされていないので、内部の状態は
変化しない。従って、１段目の記憶手段１１及び２段目
の記憶手段１２を動作させる制御信号５１１、５１２、
５２１、５２２も変化せず、また１段目の記憶手段１１
及び２段目の記憶手段１２には何も保持されない。ま
た、この時２つの記憶手段１１、１２共の空いている状
態であるので、アクノレッジ信号３２１をハイに変化さ
せ、リクエストを受け付けられる状態であることを外部
に示す。

【００４５】２クロック目は状態Ｓ０から状態Ｓ１への
遷移であり、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が０であり、かつ出力イネーブル信号３１５がアサ
ートされていないので、１段目の記憶手段１１に対応し
たバリッドビット２１１は１となり、プライオリティビ
ット２２１は０を保持する。そのため、セレクト信号５
１１は０すなわち入力データ４１を選択し、イネーブル
信号５１２がアサートされ、その立ち上がりでフリップ
フロップ１１２に入力データ４１を記憶する。また２段
目の記憶手段１２を動作させる制御信号５２１、５２２
は変化しないので２段目の記憶手段１２には何も保持さ
れない。

【００４６】３クロック目は状態Ｓ１から状態Ｓ３への
遷移であり、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が０であり、かつ出力イネーブル信号３１５がアサ
ートされていない。また、バッファ１１には優先順位０
のデータが保持されており、これは入力データの優先順
位と同じであるので、１段目の記憶手段１１を動作させ
る制御信号５１１、５１２は変化しないので前サイクル
まで記憶していたデータを記憶したままである。また、
２段目の記憶手段１２に対応したバリッドビット２１２
は１となり、プライオリティビット２２２は１を保持す
る。そのため、セレクト信号５２１は０すなわち入力デ
ータ４１を選択し、イネーブル信号５２２がアサートさ
れ、その立ち上がりでフリップフロップ１２２に入力デ
ータ４１を記憶する。またこの時２つの記憶手段１１、
１２はフルの状態になるため、アクノレッジ信号３２１
をローに変化させ次のリクエストを受け付けることがで
きないことを外部に示す。

【００４７】４クロック目は状態Ｓ３から状態Ｓ３への
遷移であり、リクエスト信号３１３及び出力イネーブル
信号３１５がアサートされていないので、内部の状態は
変化しない。従って、１段目の記憶手段１１及び２段目
の記憶手段１２を動作させる制御信号５１１、５１２、
５２１、５２２も変化せず、１段目の記憶手段１１、２
段目の記憶手段１２には前のデータが保持されている。

【００４８】５クロック目は状態Ｓ３から状態Ｓ１への
遷移であり、出力イネーブル信号３１５がアサートさ
れ、リクエスト信号３１３がアサートされていないの
で、１段目の記憶手段１１に記憶されているデータは出
力データ４２として外部に出力されると同時に、２段目
の記憶手段１２に記憶されているデータは１段目の記憶
手段１１に記憶される。すなわち、１段目の記憶手段１
１に対応するバリッドビット２１１は１となり、プライ
オリティビット２１２は０を保持する。また２段目の記
憶手段１２に対応するバリッドビット２２１は０、プラ
イオリティビット２２２は０を保持する。すなわち、セ
レクト信号５１１は１すなわち２段目の記憶手段１２に
記憶されているデータを選択し、イネーブル信号５１２
がアサートされ、その立ち上がりでフリップフロップ１
１１に２段目の記憶手段１２から出力されるデータを記
憶する。２段目の記憶手段１２を動作させる制御信号５
２１、５２２は変化しない。また、この時記憶手段１２
が空いている状態になるので、アクノレッジ信号３２１
をハイに変化させ、リクエストを受け付けられる状態で
あることを外部に示す。

【００４９】６クロックめは状態Ｓ１から状態Ｓ０への
遷移であり、出力イネーブル信号３１５がアサートさ
れ、リクエスト信号３１３がアサートされていないの
で、１段目の記憶手段１１に記憶されているデータは出
力データ４２として外部に出力される。その時、１段目
の記憶手段１１に対応するバリッドビット２１１は０と
なり、プライオリティビット２１２は０を保持する。ま
た、１段目の記憶手段１１及び２段目の記憶手段１２を
動作させる制御信号５１１、５１２、５２１、５２２は
変化しない。

【００５０】次に図５(b)は、Ｓ０→Ｓ１→Ｓ４→Ｓ１
→Ｓ０の状態遷移を示すもの、すなわち優先順位が０の
データがバッファ装置に入力後、優先順位が１のデータ
が入力しデータを優先順位の高い順に並び替えて記憶
し、続いて優先順位が高い順に連続に出力した場合を示
す。

【００５１】１クロック目は状態Ｓ０から状態Ｓ０への
遷移であり、リクエスト信号３１３及び出力イネーブル
信号３１５がアサートされていないので、内部の状態は
変化しない。従って、１段目の記憶手段１１及び２段目
の記憶手段１２を動作させる制御信号５１１、５１２、
５２１、５２２も変化せず、また１段目の記憶手段１１
及び２段目の記憶手段１２には何も保持されない。ま
た、この時２つの記憶手段１１、１２共の空いている状
態であるので、アクノレッジ信号３２１をハイに変化さ
せ、リクエストを受け付けられる状態であることを外部
に示す。

【００５２】２クロック目は状態Ｓ０から状態Ｓ１への
遷移であり、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が０であり、かつ出力イネーブル信号３１５がアサ
ートされていないので、１段目の記憶手段１１に対応し
たバリッドビット２１１は１となり、プライオリティビ
ット２２１は０を保持する。そのため、セレクト信号５
１１は０すなわち入力データ４１を選択し、イネーブル
信号５１２がアサートされ、その立ち上がりでフリップ
フロップ１１２に入力データ４１を記憶する。また２段
目の記憶手段１２を動作させる制御信号５２１、５２２
は変化しないので２段目の記憶手段１２には何も保持さ
れない。

【００５３】３クロック目は状態Ｓ１から状態Ｓ４への
遷移であり、リクエスト信号３１３がアサートされ、現
入力データ４１の優先順位を示すプライオリティ信号３
１４が１であり、かつ出力イネーブル信号３１５がアサ
ートされていない。また、１段目の記憶手段１１には優
先順位０のデータが保持されているので、これは入力デ
ータの優先順位より低いので１段目の記憶手段１１に保
持されているデータは２段目の記憶手段１２に、入力デ
ータ４１は１段目の記憶手段１１に保持させる。従っ
て、１段目の記憶手段１１に対応したバリッドビット２
１１は１となり、プライオリティビット２２１は１を保
持し、２段目の記憶手段１２に対したバリッドビット２
１２は１となり、プライオリティビット２２２は０を保
持する。そのため、セレクト信号５２１は０すなわち入
力データ４１を選択し、セレク信号５２１は１すなわち
１段目の記憶手段１１に記憶されているデータを選択す
る。また、イネーブル信号５１２、５２２は同時にアサ
ートされ、その立ち上がりでフリップフロップ１１１に
入力データ４１を記憶し、フリップフロップ１２１に１
段目の記憶手段１１に保持されているデータを記憶す
る。またこの時２つの記憶手段１１、１２はフルの状態
になるため、アクノレッジ信号３２１をローに変化させ
次のリクエストを受け付けることができないことを外部
に示す。

【００５４】４クロック目は状態Ｓ４から状態Ｓ４への
遷移であり、リクエスト信号３１３及び出力イネーブル
信号３１５がアサートされていないので、内部の状態は
変化しない。従って、１段目の記憶手段１１及び２段目
の記憶手段１２を動作させる制御信号５１１、５１２、
５２１、５２２も変化せず、１段目の記憶手段１１、２
段目の記憶手段１２には前のデータが保持されている。

【００５５】５クロック目は状態Ｓ４から状態Ｓ１への
遷移であり、出力イネーブル信号３１５がアサートさ
れ、リクエスト信号３１３がアサートされていないの
で、１段目の記憶手段１１に記憶されているデータは出
力データ４２として外部に出力されると同時に、２段目
の記憶手段１２に記憶されているデータは１段目の記憶
手段１１に記憶される。すなわち、１段目の記憶手段１
１に対応するバリッドビット２１１は１となり、プライ
オリティビット２１２は０を保持する。また２段目の記
憶手段１２に対応するバリッドビット２２１は０、プラ
イオリティビット２２２は０を保持する。すなわち、セ
レクト信号５１１は１すなわち２段目の記憶手段１２に
記憶されているデータを選択し、イネーブル信号５１２
がアサートされ、その立ち上がりでフリップフロップ１
１１に２段目の記憶手段１２から出力されるデータを記
憶する。２段目の記憶手段１２を動作させる制御信号５
２１、５２２は変化しない。また、この時記憶手段１２
が空いている状態になるので、アクノレッジ信号３２１
をハイに変化させ、リクエストを受け付けられる状態で
あることを外部に示す。

【００５６】６クロックめは状態Ｓ１から状態Ｓ０への
遷移であり、出力イネーブル信号３１５がアサートさ
れ、リクエスト信号３１３がアサートされていないの
で、１段目の記憶手段１１に記憶されているデータは出
力データ４２として外部に出力される。その時、１段目
の記憶手段１１に対応するバリッドビット２１１は０と
なり、プライオリティビット２１２は０を保持する。ま
た、１段目の記憶手段１１及び２段目の記憶手段１２を
動作させる制御信号５１１、５１２、５２１、５２２は
変化しない。

【００５７】以上の様に、本実施例によれば入力データ
の優先順位に従い、入力データを記憶する記憶手段を制
御し優先順位に従いデータを出力させる。なお、本実施
例は２段のバッファ群について説明したが、バッファの
段数は２段以上なら何段でも構成可能であり、この場合
図１に示した構成をとる。つまり、図１のバッファ装置
は、記憶手段（1)〜１(n)をＮ段（Ｎ≧２）直列に接続
した記憶手段群１と、外部から入力される制御信号３１
により記憶手段群１を制御する内部制御信号５(1)〜５
(n)と記憶手段群１の内部状態を示す外部制御信号３１
を生成する制御手段２とを備え、記憶手段群１に入力さ
れたデータを任意のルールに従い出力データ４２として
出力させる構成をとる。

【００５８】また、優先順位が２通りの場合について記
述したが、優先順位が２つ以上の場合でも適用可能であ
る。この場合、プライオリティビットは１つの記憶手段
に対して数ビットずつ持つことになる。

【００５９】

【発明の効果】以上のように本発明によれば、記憶手段
をＮ段（Ｎ≧２）直列に接続した記憶手段群と、外部か
ら入力される制御信号により前記記憶手段群を制御する
内部制御信号と前記記憶手段群の内部状態を示す外部制
御信号を生成する制御手段とを備え、前記記憶手段群に
入力されたデータを任意のルールに従い出力させること
により、記憶手段がフル状態になるまで外部装置へのア
クセスの要求と、そのアドレスを記憶することができ記
憶手段の全てを有効に利用することができる。

【図面の簡単な説明】

【図１】本発明のバッファ装置の概念図

【図２】本発明の第１の実施例におけるバッファ装置の
構成図

【図３】(a)は同実施例における動作説明のための状態
遷移図 (b)は制御手段の遷移条件を示す図

【図４】制御装置２からの出力される制御信号の論理条
件を示す図

【図５】同実施例における動作説明のための状態遷移を
示した波形図

【図６】従来のＢＣＵに内蔵されるバッファ装置の構成
図

【符号の説明】

１ 記憶手段群 １１，１２ 記憶手段 ２ 制御装置 ３１ 入力制御信号 ３２ 出力制御信号 ４１ 入力データ ４２ 出力データ ５ 内部制御信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】記憶手段をＮ段（Ｎ≧２）直列に接続した
   記憶手段群と、外部から入力される制御信号により前記
   記憶手段群を制御する内部制御信号と前記記憶手段群の
   内部状態を示す外部制御信号を生成する制御手段とを備
   え、前記記憶手段群に入力されたデータを任意のルール
   に従い出力させることを特徴とするバッファ装置。
2. 【請求項２】請求項１記載の記憶手段群は、３つの入力
   データのうちいずれか１つの入力データを選択する第１
   の選択手段と、前記第１の選択手段の出力を入力とし一
   時的にデータを保持するデータ保持手段から成る（Ｎ−
   ２）個の第１の記憶手段と、２つの入力データのうちい
   ずれか１つの入力データを選択する第２の選択手段と、
   前記第２の選択手段の出力を入力とし一時的にデータを
   保持するデータ保持手段から成る２個の第２の記憶手段
   とを備えたバッファ装置。
3. 【請求項３】請求項２記載の記憶手段群は、外部から入
   力されるデータと２段目の記憶手段に記憶されているデ
   ータを入力とし、前記データ保持手段に格納されたデー
   タを出力データとして外部に出力する前記第２の記憶手
   段を１段目の記憶手段とし、外部から入力されるデータ
   と（ｉ−１）段目［２≦ｉ≦（Ｎ−１）］の記憶手段に
   記憶されているデータと（ｉ＋１）段目の記憶手段に記
   憶されているデータを入力とする前記第１の記憶手段を
   ｉ段目の記憶手段とし、外部から入力されるデータと
   （Ｎ−１）段目の記憶手段に記憶されているデータを入
   力とする前記第２の記憶手段をＮ段目の記憶手段とした
   バッファ装置。
4. 【請求項４】請求項３記載の制御手段は、記憶手段群の
   内部状態を記憶する少なくとも１種類のコントロールビ
   ットを持ち、外部から入力される制御信号により前記コ
   ントロールビットの更新の制御と、前記制御信号と前記
   コントロールビットに記憶されている内部状態を用いて
   記憶手段群を制御する内部制御信号及び前記記憶手段群
   の内部状態を示す外部制御信号を生成するバッファ装
   置。
5. 【請求項５】請求項４記載の制御手段は、コントロール
   ビットのうち１つをデータの優先順位を記憶するビット
   とし、入力データの優先順位と前記コントロールビット
   の優先順位と比較し、定められた規則により前記記憶手
   段群のデータと前記入力データを並び替えて前記記憶手
   段群に記憶させるための内部制御信号を生成するバッフ
   ァ装置。