JP2001256200A - Ｆｉｆｏ管理方法及びパイプラインプロセサシステム - Google Patents

Ｆｉｆｏ管理方法及びパイプラインプロセサシステム

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Abstract

(57)【要約】 【課題】従来のパイプラインシステムの欠点を改善す
る。 【解決手段】パイプラインシステム中において、上流の
処理モジュール２２と下流の処理モジュール２６との間
のパイプライン中にＦＩＦＯ２４が結合されたパイプラ
インシステムの性能を改善する方法及び装置２０を開示
する。各モジュールは共通の外部メモリ３２にアクセス
しており、多くのＡＳＩＣでは普通に見られる。この方
法は、ＦＩＦＯ２４の空きが実質的になくなったときの
検出で始まり、上流モジュール２２から外部メモリ３２
へコマンドの転送する。ＦＩＦＯ２４及び外部メモリ３
２の各々からの、下流モジュール２６によって受け取ら
れたコマンドは分析されてそのコマンドの後続コマンド
の存在場所が決定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＦＩＦＯ管理方法と
パイプラインプロセサシステム、特にパイプラインプロ
セサ装置におけるＦＩＦＯ装置の使用方法に関する。
【０００２】
【従来の技術】パイプラインプロセサ装置における個々
のサブモジュールの性能は、入力コマンドやデータレー
ト、前記サブモジュールが実行しなければならないコマ
ンドやデータにおける処理の複雑さに依存する。サブモ
ジュールがコマンドを実行するために要する時間は、コ
マンドの複雑さと、さらに下流のサブモジュールの停止
(stall)指示および頻度に応じて変化する。隣接するパ
イプラインサブモジュール間でコマンドを実行するレー
トが異なる場合、通常、所定長の先入先出レジスタ装置
（ＦＩＦＯ）がそのサブモジュール間に挿入され、第２
（下流）のサブモジュールが停止しているかあるいはビ
ジーの間における、第１（上流）のサブモジュールの待
ち時間を吸収する。
【０００３】
【発明が解決しようとする課題】しかしながら、通常、
ＦＩＦＯのサイズは性能とコストの妥協点にあり、残念
なことに、関係する２つのサブモジュールについて停止
のパターンが非常に異なる場合最適なサイズとされるこ
とは決してない。
【０００４】
【課題を解決するための手段】本発明は既存の装置のひ
とつあるいは複数の欠点を実質的に克服し、少なくとも
改善することを目的とする。
【０００５】本発明の構成のひとつは、パイプライン内
において上流の処理モジュールと下流の処理モジュール
との間にＦＩＦＯが結合されており、前記処理モジュー
ルの各々は共通の外部メモリにアクセスする前記パイプ
ラインシステムの性能を改善する方法であって、前記Ｆ
ＩＦＯが実質的に空きがなくなった時を検出し、前記上
流の処理モジュールから前記外部メモリへコマンドを転
送する検出工程と、前記ＦＩＦＯ及び前記外部メモリの
各々から前記下流処理モジュールへのコマンドを分析
し、前記コマンドの後続コマンドの存在場所を判定する
分析工程とを備えることを特徴とする方法にある。
【０００６】あるいは、本発明の他の構成は、上流のプ
ロセサモジュールと、下流のプロセサモジュールと、前
記上流のプロセサモジュールの出力を前記下流のプロセ
サモジュールの入力に連結してプロセサパイプラインを
形成するＦＩＦＯと、前記プロセサモジュールの各々か
らアクセス可能なメモリモジュールと、前記ＦＩＦＯの
空きがないことを検出して前記上流のプロセサモジュー
ルの出力を前記メモリモジュール内の中間格納部に向
け、また、前記下流のプロセサモジュールをして前記Ｆ
ＩＦＯおよび前記メモリモジュールの各々から受け取っ
たコマンドを分析して後続のコマンドの存在場所を判定
せしめるところのオーバーロード手段とを備えることを
特徴とするパイプラインプロセサシステムにある。
【０００７】
【発明の実施の形態】図１は、上流サブモジュール１２
と下流サブモジュール１６と、２つのサブモジュール１
２と１６との間に配置されてコネクション１７，１９に
よって結合されたＦＩＦＯ１４とを有する従来のパイプ
ラインシステム１０を示す。サブモジュール１２及び１
６は、コマンドの実行あるいは生成のために要する遅延
時間(latency)が異なる。ＦＩＦＯ１４は多数の内部レ
ジスタあるいはメモリ１８を有し、それによる従来の動
作の結果、上流サブモジュール１２は、少なくともレジ
スタ１８がいっぱいになるまで自由にコマンドを生成
し、その時点でサブモジュール１２は停止するはずであ
る。遅延時間が可変であれば、下流のサブモジュール１
６は最短の遅延時間でコマンドを処理でき、その結果、
上流モジュール１２がＦＩＦＯ１４の内容を生成あるい
は供給し得るよりも速いレートで排出することができ
る。このような環境において、本装置の全体的な性能
は、下流サブモジュール１６は上流サブモジュール１２
によってさらに多くのコマンドが生成されるのを待たね
ばならないために、サブモジュール１２及び１６を直接
結合した構成に比べてほんのわずか改善されるだけであ
る。また、システム１０の性能は、通常性能とコストの
妥協点で選ばれるレジスタ１８の数であるＦＩＦＯ１４
のサイズへの依存度が高い。
【０００８】図２は、上流モジュール２２及び下流モジ
ュール２６それぞれと、その間のローカルＦＩＦＯとを
有する、好適な実施例によるシステム２０を示す。サブ
モジュール２２及び２６はまた、共通の外部メモリ３２
へアクセスする。これは、特にサブモジュール２２及び
２６がそれぞれ同一の集積回路のパッケージ内に形成さ
れる場合における多くのサブモジュール構成の特徴であ
る。外部ローカルメモリ３２は、典型的には、プロセサ
サブモジュール２２及び２６により個別的あるいは集団
的に遂行される動作のためのランダムアクセスできる局
所化された格納部を提供している。本説明においては、
サブモジュール２２と２６の間で受け渡される「コマン
ド」に言及しているが、この言及は、サブモジュール２
２，２６それぞれの機能により要求されたり或いは判定
されるときにそれらの間で受け渡される命令やデータ、
信号あるいはあらゆる情報を含むと限定なしで解釈され
るべきである。
【０００９】ＦＩＦＯ２４に空きがある間、上記検討し
た従来の方法で、上流サブモジュール２２はコマンドを
ＦＩＦＯ２４に渡し、下流サブモジュール２６はＦＩＦ
Ｏ２４からコマンドを取り出す。ＦＩＦＯ２４の空きが
なくなるか、あるいは実質的に空きがなくたった場合、
上流サブモジュール２２は図１の従来の方法のように停
止せず、下流サブモジュール２６に対してコマンドの生
成を続行する。しかしながら、上流サブモジュール２２
は生成したコマンドをＦＩＦＯ２４に渡す代わりに、コ
マンドをローカルメモリ３２に転送する。
【００１０】最高性能のために、外部メモリ３２への転
送は、メモリ利用技術においてはよく知られた、ひとつ
のメモリトランザクションについて８あるいは１６コマ
ンドを一組とする「バーストモード方式」で行われる。
この動作は、ＦＩＦＯ２４に実質的に空きがない間は繰
り返し行われる。バーストモード転送を容易にするため
に、上流サブモジュール２２はコネクション５０を介し
て、所定のバーストサイズを受容できる保持バッファ３
０にコマンドを出力する。この方法により、ローカルメ
モリ３２へのアクセスに関するあらゆる遅延時間が短縮
される。このようにせず、もしも各メモリアクセスごと
に扱われるコマンド数がほんのわずかであるとすれば、
非常に厳しいだろう。
【００１１】ＦＩＦＯ２４の状態は、２つの信号３８，
４６によって上流モジュール２２に伝達される。ＦＩＦ
Ｏ２４が実質的にいっぱいになった場合、例えば空のま
まのロケーションが１あるいは２あるいは他のなんらか
の所定数の場合、信号４６はアサートされ、上流サブモ
ジュール２２に、コネクション４８を介してＦＩＦＯ２
４内へと第１の特別コマンド６０を渡させる。このとき
直ちに、サブモジュール２２は保持バッファ３０を介し
て外部メモリに対するコマンドの送信を開始する。第１
の特別コマンド６０は、"ｆｅｔｃｈ＿ｆｒｏｍ＿ＲＡ
Ｍ"命令であり、図３に示すようにＦＩＦＯ２４内にロ
ードされる。下流サブモジュール２６によってＦＩＦＯ
２４を介して受け取られた場合、第１の特別コマンド６
０は、下流サブモジュールがＦＩＦＯ２４の代わりに外
部メモリ３２から後続のコマンドを取り込むよう命じ
る。外部メモリ３２内のコマンドを取り込むアドレス
は、第１の特別コマンド６０内のパラメータのひとつと
して特定される。
【００１２】上流サブモジュール２２は、ＦＩＦＯ２４
が使用可能となるときまで、保持バッファを介して外部
メモリ３２にコマンドの格納を続ける。ＦＩＦＯ２４は
また、ＦＩＦＯ２４内に、或る数の空き或いは利用可能
なロケーション２８があることを上流サブモジュール２
２に認識させる信号３８を生成する。これは例えば、Ｆ
ＩＦＯ２４の、例えばおよそ４分の３しかふさがってい
ない場合に生じるようにしても良い。
【００１３】このＦＩＦＯ２４の「利用可能」状態が検
出されたとき、上流サブモジュール２２は外部メモリ３
２に第２の特別コマンド６２"ｆｅｔｃｈ＿ｆｒｏｍ＿
ＦＩＦＯ"を書き込む。図３にも示されているとおり、
外部メモリ３２の最後のコマンドの直後に格納される。
第２の特別コマンド６２は、下流サブモジュール２６に
ＦＩＦＯ２４から後続のコマンドを取り込ませ、別の"
ｆｅｔｃｈ＿ｆｒｏｍ＿ＲＡＭ"コマンド６０に行き当
たるまでＦＩＦＯ２４から取り込み続けさせる命令とし
て作用する。
【００１４】この方式では、ＦＩＦＯ２４が例えば２４
のロケーションを有し、保持バッファ３０が８つのロケ
ーションを有する場合、保持バッファ３０には、６つの
コマンドとそれに続く第２の特別コマンド６２（ｆｅｔ
ｃｈ＿ｆｒｏｍ＿ＦＩＦＯ）をロードできる。それによ
って、更なるコマンドを格納するためにＦＩＦＯ２４内
の空間を解放するには十分な１回のバーストモードメモ
リトランザクションをメモリ３２に行わせることができ
る。
【００１５】この構成により、ＦＩＦＯ２４のメモリ空
間あるいは外部メモリ３２のメモリ空間は、実際のコマ
ンドに挿入された特別コマンド６０及び６２によって消
費されることはない。
【００１６】下流サブモジュール２６の動作は、上流サ
ブモジュール２２の動作と同様、あるいは反対である。
下流サブモジュール２６の受信コマンドの出所としては
２つあり得る。ひとつはＦＩＦＯ２４からであり、もう
ひとつは外部メモリ３２からである。ここでも最高性能
のためにもうひとつの保持バッファ３４が用意され、下
流サブモジュール２６によって外部メモリ３２からバー
ストモード方式によってコネクション４４を介して取り
込まれたコマンドが格納される。
【００１７】図３を参照すると、サブモジュール２６
は、後続のコマンド６６が所与のアドレスから始まる外
部メモリ３２にあることを示す"ｆｅｔｃｈ＿ｆｒｏｍ
＿ＲＡＭ"コマンド６０に行き当たるまで、（通常）コ
マンド６４をＦＩＦＯ２４から取り込む。下流サブモジ
ュール２６はコマンド６６をメモリ３２から取り込み、
そのコマンドを保持バッファ３４に入れ、それと同時に
コマンドの出所をＦＩＦＯ２４から保持バッファ３４に
切り替えなければならない。
【００１８】この動作は、ＦＩＦＯ２４と保持バッファ
３４との間におかれたマルチプレクサ３６と、下流サブ
モジュール２６とによって実行される。マルチプレクサ
３６は、第１の特別コマンド６０の受信時に下流サブモ
ジュール２６により生成される信号５８によって制御さ
れる。保持バッファ３４は、予備取り込み（ｐｒｅ−ｆ
ｅｔｃｈｉｎｇ）によって空きのない状態に保持でき
る。これで外部メモリ３２へのアクセスに関するあらゆ
る遅延をさらに短縮できる。そうして、下流サブモジュ
ール２６は、特別コマンド６２"ｆｅｔｃｈ＿ｆｒｏｍ
＿ＦＩＦＯ"が見つかるまで、保持バッファ３４を介し
て外部メモリ３２から取り込みを続行し、見つかると直
ちにＦＩＦＯ２４をコマンドの出所とするよう信号５８
を介してマルチプレクサ３６を切り替える。
【００１９】システム２０において、従来のＦＩＦＯ１
４と比較すると、上流サブモジュール２２の出力５０お
よび下流サブモジュール２６の入力５４において必要と
される保持バッファ３０及び３４を備えることと引き替
えにＦＩＦＯ２４のサイズを小さくできる。このような
ＦＩＦＯ２４のサイズの縮小は、本発明者にとっては、
典型的なアプリケーションにおける全体性能上において
は小さな効果であると考えられる。それというのは、シ
ステム２０の正味の効果は、上記特別コマンドの転送及
び処理により課せられる遅延を除けばいかなる実質的な
遅延も伴わずに動作するということではなく、ＦＩＦＯ
が動的な容量を有することにあるためである。
【００２０】ＦＩＦＯシステム２０は、パイプラインの
構成メンバにより使用することのできるローカルメモリ
を与えられたパイプライン処理システム装置に用途を見
いだせる。典型的には、このメモリは、多くの場合従来
のＦＩＦＯにより構成あるいは利用されるであろうメモ
リより大きな容量を有する。この装置の例には、その内
部においてなんらかのレンダリングプロセスがパイプラ
イン化され、パイプラインに沿って渡される命令やメモ
リに格納されたデータ、例えばパイプライン化された処
理により生成や変更あるいは使用されるデータに応じて
動作し、グラフィックオブジェクトをレンダリングする
ハードウエアを含む。本好適な実施例は、２あるいはそ
れ以上のサブモジュールを含み、各サブモジュールが遂
行すべき異なるタスクを有している、同期式グラフィッ
クパイプラインプロセサ内への実施を含む。
【００２１】なお上記説明は本発明の単なる一例であ
り、本発明の範囲を離れることなくそこに変更を施して
も良い。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯの容量を、上流と下流のサブモジュールの処理
パターンに応じて動的に変えることができるという効果
を奏する。
【００２３】また、そのために、上流モジュールによる
ＦＩＦＯの空き待ち時間をなくすことができる。
【００２４】また、ＦＩＦＯのサイズを小さくできる。
【００２５】また、いかなる実質的な遅延も伴わずにＦ
ＩＦＯを動作させることができる。
【図面の簡単な説明】
【図１】中間ＦＩＦＯを用いてパイプライン化されたモ
ジュールの従来のアプローチを示すブロック図である。
【図２】本発明の好適な実施形態による中間ＦＩＦＯを
用いてパイプライン化されたシステムを示すブロック図
である。
【図３】２つの特別コマンドを含む、外部メモリと図２
のＦＩＦＯの内容の一例を示す図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 パイプライン内において上流の処理モジ
    ュールと下流の処理モジュールとの間にＦＩＦＯが結合
    されており、前記処理モジュールの各々は共通の外部メ
    モリにアクセスする前記パイプラインシステムの性能を
    改善するＦＩＦＯ管理方法であって、 前記ＦＩＦＯの空きが実質的になくなった時を検出し、
    前記上流の処理モジュールから前記外部メモリへコマン
    ドを転送する検出工程と、 前記ＦＩＦＯ及び前記外部メモリの各々から前記下流処
    理モジュールへのコマンドを分析し、前記コマンドの後
    続コマンドの存在場所を判定する分析工程とを備えるこ
    とを特徴とする方法。
  2. 【請求項２】 前記分析工程は前記下流の処理モジュー
    ルにより遂行されることを特徴とする請求項１に記載の
    方法。
  3. 【請求項３】 前記ＦＩＦＯの空きが実質的にないと判
    定する場合、前記上流の処理モジュールは、後続コマン
    ドは前記外部メモリを出所とすることを指示する第１の
    特別コマンドを前記ＦＩＦＯに出力し、前記ＦＩＦＯか
    ら前記第１の特別コマンドを受けたとき、前記下流の処
    理モジュールは、前記外部メモリから前記後続コマンド
    を取り込むことを特徴とする請求項１に記載の方法。
  4. 【請求項４】 前記ＦＩＦＯが所定数の空きロケーショ
    ンを有した時を検出し、かつ、前記上流の処理モジュー
    ルに対して前記外部メモリへのコマンドの転送を停止す
    るように命令する工程を更に備え、前記転送されたコマ
    ンドの最後のひとつは、前記下流の処理モジュールが前
    記外部メモリからそれを受けた場合に、前記ＦＩＦＯか
    ら後続コマンドを取り込むようにさせる第２の特別コマ
    ンドであることを特徴とする請求項１に記載の方法。
  5. 【請求項５】 前記外部メモリへの、および前記外部メ
    モリからのコマンドの転送は、所定のデータ転送サイズ
    をもつバーストモードにおいて行われ、当該方法は、前
    記上流の処理モジュールから前記外部メモリへ、およ
    び、前記外部メモリから前記下流の処理モジュールへ出
    力されるコマンドをバッファリングして、バーストモー
    ド転送を促進する工程を更に有することを特徴とする請
    求項１に記載の方法。
  6. 【請求項６】 上流のプロセッサモジュールと、 下流のプロセッサモジュールと、 前記上流のプロセッサモジュールの出力を前記下流のプ
    ロセッサモジュールの入力に連結してプロセッサパイプ
    ラインを形成するＦＩＦＯと、 前記プロセッサモジュールの各々からアクセス可能なメ
    モリモジュールと、 前記ＦＩＦＯの空きがないことを検出して前記上流のプ
    ロセッサモジュールの出力を前記メモリモジュール内の
    中間格納部に向け、また、前記下流のプロセッサモジュ
    ールをして前記ＦＩＦＯおよび前記メモリモジュールの
    各々から受け取ったコマンドを分析して後続のコマンド
    の存在場所を判定せしめるところのオーバーロード手段
    とを備えることを特徴とするパイプラインプロセサシス
    テム。
  7. 【請求項７】 前記オーバーロード手段は、前記ＦＩＦ
    Ｏ及びメモリモジュールの出力のひとつを前記下流のプ
    ロセッサモジュールの入力に選択的に連結する切替手段
    を有することを特徴とする請求項６に記載のパイプライ
    ンプロセッサシステム。
  8. 【請求項８】 前記切替手段は、前記下流のプロセッサ
    モジュールにより、前記ＦＩＦＯまたは前記メモリモジ
    ュールのいずれかから受け取った特別コマンドの分析結
    果に従って制御されることを特徴とする請求項７に記載
    のパイプラインプロセッサシステム。
  9. 【請求項９】 前記特別コマンドは、上流のプロセッサ
    モジュールにより前記ＦＩＦＯの状態に応じて生成さ
    れ、前記特別コマンドは、前記ＦＩＦＯに実質的に空き
    がない場合には前記ＦＩＦＯに、あるいは、前記ＦＩＦ
    Ｏが所定数の空きロケーションを有する場合には前記メ
    モリモジュールに対して出力されることを特徴とする請
    求項８に記載のパイプラインプロセッサシステム。
  10. 【請求項１０】 前記プロセッサモジュールの各々と前
    記メモリモジュールとを連結する保持バッファを更に備
    え、前記保持バッファは前記メモリモジュールのバース
    トモードのメモリ転送を促進することを特徴とする請求
    項６に記載のパイプラインプロセッサシステム。
  11. 【請求項１１】 前記システムは単一の集積回路内に形
    成されることを特徴とする請求項６に記載のパイプライ
    ンプロセッサシステム。
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