JPH07141880A - メモリ装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 データの書き込み方向あるいは読み出し方向
を二系統具備したメモリ装置を提供することを目的とす
る。 【構成】 本発明に係るメモリ装置は、データの入出力
経路を二系統具備した記憶回路１５と、前記記憶回路１
５に対して、行方向から書き込みを行うか列方向から書
き込みを行うかを選択する書き込み方向選択フラグレジ
スタ１８と、前記書き込み方向選択フラグレジスタ１８
の出力に基づいて、前記記憶回路１５の列あるいは行方
向のメモリセルを選択するセレクタと、前記セレクタで
選択されたメモリセルに対して、列方向から書き込みを
行う書き込み回路と、行方向から書き込みを行う書き込
み回路とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
メモリ装置に関するものであり、特に、書き込み方向あ
るいは読み出し方向を二系統具備するメモリ装置に関す
る。

【０００２】

【従来の技術】従来、情報を記憶する装置としてメモリ
装置があり、データの入出力においては、ワード単位で
行われている。例えば、先入れ先出し機能を持つファー
スト・イン・ファースト・メモリ等がこれに該当する。
図７は、従来のメモリ装置の構成を示したものである。
図において、１は書き込まれたデータを格納するＮ行×
Ｍ列のメモリセルからなる記憶回路であり、Ｎビットデ
ータの入出力経路（以下「行方向」と記述する。）を持
つ。２はタイミング制御回路であり、外部装置で生成さ
れた書き込み要求信号１３あるいは読み出し要求信号１
４を受けて書き込み信号２６、読み出し信号３５及びプ
リチャージ信号３４（後記述）を生成する。３はＮビッ
トのデータの書き込み回路であり、タイミング制御回路
２から書き込み信号２６を受けて、Ｎビットのデータ入
力線８から入力されたＮビットのデータを記憶回路１に
対して書き込む。４はＮビットのデータの読み出し回路
であり、タイミング制御回路２から読み出し信号３５を
受けて、記憶回路１に格納されているＮビットのデータ
を読み出し、Ｎビットのデータ出力線９に出力させる。
また、読み出し回路４では、タイミング制御回路２から
プリチャージ信号３４を受けることにより、データの書
き込み動作及び読み出し動作も制御されている。５は書
き込みポインタであり、タイミング制御回路２から書き
込み信号２６を受けて、記憶回路１に入力されたデータ
の格納されるアドレスを指示するためのＩビット（Ｍ＝
２^I ）の書き込みアドレス信号１０を生成し、セレクタ
７に出力するものである。６は読み出しポインタであ
り、タイミング制御回路２から読み出し信号３５を受け
て、記憶回路１から読み出されるデータのアドレスを指
示するためのＩビット（Ｍ＝２^I ）の読み出しアドレス
信号１１を生成し、セレクタ７に出力するものである。
セレクタ７は、書き込みアドレス信号１０あるいは読み
出しアドレス信号１１に基づいてそれぞれデータの書き
込み位置あるいは読み出し位置を選択し、Ｍビットのデ
ータ選択信号線１２のうちの１ビットを指定することに
より記憶回路１への書き込み位置あるいは記憶回路１か
らの読み出し位置を制御する。

【０００３】図８は、記憶回路１、書き込み回路２及び
読み出し回路３の回路構成図である。図において、記憶
回路１を構成するＮ行×Ｍ列からなるメモリセルのｉ行
ｊ列目をＡ_ij（０≦ｉ≦ｎ，０≦ｉ≦ｍ）とし、Ｍ列か
らなる書き込み回路２のｊ列目をＢ_j （０≦ｉ≦ｍ）と
し、Ｍ列からなる読み出し回路３のｊ列目をＣ_j （０≦
ｊ≦ｍ）とする。例えばメモリセルＡ₁₁の構成につい
て、１２ａはＭビットのメモリセル選択信号線１２のう
ちの１ビット分、２０、２１は行方向から入力されるデ
ータの内部バス、２２、２３はメモリセルを構成するイ
ンバータである。２４、２５はトランジスタゲートであ
り、メモリセル選択信号線１２ａに基づいて行方向から
入力されるデータのメモリセルへの入力及び行方向から
出力されるデータのメモリセルからの出力を制御する。
また、書き込み回路Ｂ₁ の構成について、８ａはＮビッ
トのデータ入力線７のうちの１ビット分、２７、２８は
データの書き込み信号２６によって制御されるトランジ
スタゲート、２９は入力データを反転させる反転用イン
バータである。また、読み出し回路Ｃ₁ の構成につい
て、３０〜３３はデータの書き込み／読み出し動作を制
御するプリチャージトランジスタゲートであり、プリチ
ャージトランジスタゲート３２、３３はプリチャージ信
号３４によって制御されている。３６は読み出されるデ
ータの出力バッファ、９ａはＮビットのデータ出力線９
のうちの１ビット分である。すべてのメモリセルＡ_ij、
Ｂ_j 及びＣ_j は、それぞれＡ₁₁、Ｂ₁ 及びＣ₁ と同様に
構成されているので符号の図示は省略するが、相当する
部分に同一の符号を付与して以後記述する。書き込み信
号２６は、書き込み回路（Ｂ₁ ，Ｂ₂ ，…Ｂ_n ）のそれ
ぞれのトランジスタゲート２７、２８に伝達される。Ｍ
ビットのメモリセル選択信号線１２ａは、メモリセル
（Ａ₁₁，Ａ₂₁，…Ａ_n1）のトランジスタゲート２４、２
５に接続されている。プリチャージ信号３４は、読み出
し回路（Ｃ₁ ，Ｃ₂ ，…Ｃ_n ）のそれぞれのプリチャー
ジトランジスタ３２、３３に伝達される。読み出し信号
３５は、読み出し回路（Ｃ₁ ，Ｃ₂ ，…Ｃ_n ）のそれぞ
れの出力バッファ３６に伝達される。

【０００４】このように構成されたメモリ装置では、デ
ータを書き込む場合、書き込みポインタ５の値を受けた
セレクタ７により、１ワード（Ｎビット）分のメモリセ
ル、例えばメモリセル（Ａ₁₁，Ａ₂₁，…Ａ_n1）が選択さ
れ、書き込み回路（Ｂ₁ ，Ｂ₂ ，…Ｂ_n ）に入力された
１ワード分（Ｎビット）のデータが、選択されたメモリ
セル（Ａ₁₁，Ａ₂₁，…Ａ_n1）に格納される。このような
操作が書き込みポインタ５のアドレス指定に基づいて繰
り返し行われ、記憶回路１に行方向からデータが書き込
まれる。データを読み出す場合、読み出しポインタ６の
値を受けたセレクタ７により、１ワード（Ｎビット）分
のメモリセル、例えばメモリセル（Ａ₁₁，Ａ₂₁，…
Ａ_n1）が選択され、メモリセル（Ａ₁₁，Ａ₂₁，…Ａ_n1）
に格納されているＮビットのデータが読み出し回路（Ｃ
₁ ，Ｃ₂ ，…Ｃ_n ）から出力される。このような操作が
読み出しポインタ６のアドレス指定に基づいて繰り返し
行われ、記憶回路１の行方向からデータが読み出され
る。

【０００５】次に、メモリ装置の動作タイミングについ
て、１ビット分のデータの書き込み及び読み出しを、書
き込み回路Ｂ₁ 、メモリセルＡ₁₁及び書き込み回路Ｃ₁
で行う場合を例に図９を用いて説明する。図９は、メモ
リ装置へのデータの書き込み及び読み出しを行う場合の
タイミングチャート図である。

【０００６】まず始めに、データ書き込みを行う場合、
外部装置から書き込み要求信号１３を受けたタイミング
制御回路２で書き込み信号２６が生成され、該書き込み
信号２６が書き込みポインタ５及び書き込み回路３に非
同期的に入力される。書き込みポインタ５では、書き込
み信号２６が“Ｈ”レベルになると、書き込みアドレス
信号１０を生成し、該書き込みアドレス信号１０をセレ
クタ７に出力する。セレクタ７では、書き込みアドレス
信号１０に基づいてメモリセル選択信号線１２ａを
“Ｈ”レベルにし、ゲート２４、２５を開いてメモリセ
ルＡ₁₁を選択する。またこのとき、書き込み回路３で
は、書き込み信号２６が“Ｈ”レベルとなり、データ入
力線８ａに入力されたデータ及びその反転データがそれ
ぞれ内部バス２０及び２１に出力される。すなわち、メ
モリセルの選択と書き込み回路３への書き込み信号のタ
イミングにより、選択されたメモリセルＡ₁₁に対してデ
ータの書き込みを行う。データの書き込みが行われてい
る間、プリチャージ信号３４は“Ｌ”レベルから“Ｈ”
レベルになり、ゲート３２、３３が閉じてプリチャージ
が解除されている。書き込み、読み出し時以外はプリチ
ャージ信号３４は“Ｌ”レベルになり、ゲート３２、３
３が開いてプリチャージされている。プリチャージ期
間、トランジスタ３０、３１はＯＦＦしている。これ
は、データの読み出し時にゲート２４、２５が開かれた
とき、メモリセル内のデータが反転するのを防止するた
めである。

【０００７】次に、データを読み出す場合、外部装置か
ら読み出し要求信号１４を受けたタイミング制御回路２
で読み出し信号３５が生成され、該読み出し信号３５が
読み出しポインタ６及び読み出し回路４に非同期的に入
力される。読み出しポインタ６では、読み出し信号３５
が“Ｈ”レベルになると、読み出しアドレス信号１１を
生成し、該読み出しアドレス信号１１をセレクタ７に出
力する。セレクタ７では、読み出しアドレス信号１１に
基づいてメモリセル選択信号線１２ａを“Ｈ”レベルに
し、ゲート２４、２５を開いてメモリセルＡ₁₁を選択す
る。このとき、データプリチャージ信号３４が“Ｌ”レ
ベルから“Ｈ”レベルになるようにタイミング制御回路
２で制御され、ゲート３２、３３が閉じてプリチャージ
が解除される。メモリセル内のデータが“０”の場合、
すなわちインバータ２２の出力が“Ｌ”の場合、プリチ
ャージされた内部バス２０にチャージされた電荷が、イ
ンバータ２２の“Ｌ”出力によりインバータ２３を通し
て引き抜かれ、内部バス２０は“Ｌ”になる。これによ
りトランジスタ３１がＯＮし、内部バス２１は“Ｈ”に
確定、これによりトランジスタ３０がＯＦＦし、内部バ
ス２０は“Ｌ”に確定する。メモリセル内のデータが
“１”の場合、すなわちインバータ２２の出力が“Ｈ”
の場合、プリチャージされた内部バス２１にチャージさ
れた電荷が、インバータ２３の“Ｌ”出力によりインバ
ータ２２を通して引き抜かれ、内部バス２１は“Ｌ”に
なる。これによりトランジスタ３０がＯＮし、これによ
り内部バス２０は“Ｈ”に確定する。このようにして内
部バス２０の状態が確定し、出力バッファ３６に入力さ
れる。出力バッファは、メモリ装置のタイミング制御回
路２によりデータ読み出し信号３５が“Ｌ”レベルに指
定されると、データを出力させる。

【０００８】メモリ装置では、上記のようなデータ書き
込み動作とデータ読み出し動作が、ともに無関係に非同
期的に行われる。

【０００９】コンピュータシステムを構成する装置はそ
れぞれ処理速度が異なるため、処理速度の速いＣＰＵな
どは入出力装置などのタイミングに合わせるために、か
なりの待ち時間が発生するので、バッファを設けて一時
的にデータを記憶させ、処理速度の遅い装置を有効に利
用できるようにしている。図１０は、マイクロコンピュ
ータの中で従来のメモリ装置をシリアルＩ／Ｏのバッフ
ァとして用いた場合のブロック図である。図において、
４０は例えば８行×８列の上述のメモリ装置、４９はメ
モリ装置４０への読み出し書き込みを制御するデータ制
御信号線（図７の書き込み要求信号１３及び読み出し要
求信号１４）、４１は外部とのデータのやりとりを１ビ
ット単位で行うシリアルＩ／Ｏ、４２はＣＰＵ（図示せ
ず）と接続されるデータバス／アドレスバス、４３は所
望のデータを前記データバス／アドレスバス４２からメ
モリ装置４０に入力するための８ビットのデータ信号
線、４４はメモリ装置４０からシリアルＩ／Ｏ４１にデ
ータを入力するための８ビットのデータ信号線、５８は
メモリ装置４０からデータバス／アドレスバス４２にデ
ータを入力するための８ビットのデータ信号線、４５は
シリアルＩ／Ｏ４１からメモリ装置４０へデータを入力
するための８ビットのデータ信号線、４６は外部からシ
リアルＩ／Ｏ４１に入力される１ビットのデータ信号
線、４７はシリアルＩ／Ｏ４１から外部に出力される１
ビットのデータ信号線、４８はシリアルＩ／Ｏ４１への
データ入力及びシリアルＩ／Ｏからのデータ出力を制御
するデータ制御信号線である。

【００１０】メモリ装置４０では、データ信号線４３に
入力される８ビットの外部出力用データをシリアルＩ／
Ｏ４１に入力する前にメモリ装置４０の容量分（８×８
ビット）だけストックしておき、あるいは、１ビットの
データ信号線４６を介して外部からシリアルＩ／Ｏ４１
に入力されたデータを、データ信号線４５を介してメモ
リ装置４０に入力させ、メモリ装置４０の容量分だけス
トックしておく。そして、メモリ装置４０がフルになっ
た時（８×８ビット）にデータ信号線４４又はデータ信
号線５８を出力経路として、ＣＰＵを呼び出しデータ処
理を行うことにより、ＣＰＵとシリアルＩ／Ｏとの処理
速度違いを整合することができる。

【００１１】図１１は、マイクロコンピュータの中で従
来のメモリ装置をパルス出力ポートのバッファとして用
いた場合のブロック図である。図において、５０は例え
ば８行×４列の上述のメモリ装置、５７はメモリ装置４
０への読み出し書き込みを制御するデータ制御信号線
（図７の書き込み要求信号１３及び読み出し要求信号１
４）、５１はパルス出力ポートであり、データが入力さ
れ、クロック同期でパラレルデータを出力させる。５２
はＣＰＵ（図示せず）と接続されるデータバス／アドレ
スバス、５３は所望のデータを前記データバス／アドレ
スバス５２からメモリ装置５０に入力するための４ビッ
トのデータ信号線、５４はメモリ装置５０からパルス出
力ポート５１にデータを入力するための４ビットのデー
タ信号線、５５はパルス出力ポート５１からリパラレル
データを出力させるためのデータ信号線、５６はパルス
出力ポート５１へのデータ入力及びパルス出力ポート５
１からのデータ出力を制御するデータ制御信号線であ
る。

【００１２】メモリ装置５０では、図１０のメモリ装置
４０と同様にパルス出力ポート５１に入力されるべきデ
ータをメモリ装置５０の容量分（８×４ビット）だけス
トックしておくことができ、メモリ装置がフルになった
時にデータ信号線４を出力経路として、ＣＰＵを呼び出
しデータ処理を行うことにより、パルス出力ポートとＣ
ＰＵとの処理速度の違いを整合する。

【００１３】

【発明が解決しようとする課題】従来のメモリ装置は以
上のように構成されているので、データの書き込み方向
及び読み出し方向がそれぞれ一系統ずつしかなく、１つ
の入力方向から入力されるデータの記憶領域としてしか
使用することができなかった。例えば、１つのチップ内
でシリアルＩ／Ｏ用のバッファとパルス出力ポート用の
バッファとを必要とする場合、取り扱うデータのビット
数が異なるため２つのメモリ装置を設けなければなら
ず、チップ面積が大型化するという問題点があった。

【００１４】本発明は、上記のような問題点を解消する
ためになされたもので、データの書き込み方向あるいは
読み出し方向を二系統具備したメモリ装置を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】この発明に係るメモリ装
置においては、書き込みあるいは読み出しアドレス信号
を生成するアドレス発生回路と、Ｎ行×Ｍ列からなるメ
モリセルで構成され、前記アドレス信号に対応したアド
レスのメモリセルに対してデータの書き込みあるいは読
み出しが行われる記憶回路と、前記アドレス信号が前記
記憶回路の行アドレスであることを示す第１の信号ある
いは前記アドレス信号が前記記憶回路の列アドレスであ
ることを示す第２の信号を生成する回路と、前記アドレ
ス信号と前記第１の信号又は第２の信号を受け、前記第
１の信号を受けた場合は、前記記憶回路に対して前記ア
ドレス信号に対応したＩ行目（１≦Ｉ≦Ｎ）のメモリセ
ルを選択し、前記第２の信号を受けた場合は、前記記憶
回路に対して前記アドレス信号に対応したＩ列目（１≦
Ｉ≦Ｎ）のメモリセルを選択する選択回路とを備えたこ
とを特徴とする。

【００１６】また、前記記憶回路は、Ｎビットデータの
入力又は出力経路とＭビットデータの入力又は出力経路
とを持つことを特徴とする。

【００１７】更に、この発明に係るデータ処理装置にお
いては、データ処理部とデータ処理部の外部とでデータ
を通信する第１の通信手段と、データ処理部とデータ処
理部の外部とでデータを通信する第２の通信手段と、デ
ータ処理部の命令に基づいて前記第１の通信手段の緩衝
域として用いられる場合と前記第２の通信手段の緩衝域
として用いられる場合とを有するメモリ装置を備えたこ
とを特徴とする。

【００１８】

【作用】この発明に係るメモリ装置においては、記憶回
路のメモリセル内にデータ書き込みあるいは読み出しを
行う際に、アドレス発生回路で生成されたアドレス信号
が行アドレスを示すのか列アドレスを示すのかを選択す
る信号に基づいて、前記アドレス信号のデコーダ出力で
あるメモリ選択信号を列方向に配列されたメモリセル列
を選択する信号と行方向に配列されたメモリセル列を選
択する信号に切り換えることができるので、行方向に配
列されたメモリセル列を選択したり、列方向に配列され
たメモリセル列を選択したりすることができる。

【００１９】更に、この発明に係るデータ処理装置にお
いては、行方向に配列されたメモリセル列を選択した
り、列方向に配列されたメモリセル列を選択したりする
ことにより、列方向のメモリセルのビット数と行方向の
メモリセルのビット数の２通りのビット数のデータを入
出力させ、ビット数の異なるデータを扱う２つの通信手
段の緩衝域として兼用できる。

【００２０】

【実施例】

実施例１．図１はこの発明の第１の実施例を示すメモリ
装置の構成図である。図において、２〜６、８〜１４
は、従来装置と同一あるいは相当する部分である。１５
は書き込まれたデータを格納するＮ行、Ｍ列からなる記
憶回路であり、Ｎビットデータの入出力経路（行方向）
とＭビットデータの入出力経路（以下「列方向」と記述
する。）を持つ。１６はＭビット分のデータの書き込み
回路であり、Ｍビット分のデータ入力線１７から入力さ
れたＭビット分のデータを記憶回路１５に対して書き込
む。１８はラッチ等で構成された書き込み方向選択フラ
グレジスタであり、ＣＰＵから出力されるアドレス信号
をデコードするアドレスデコーダ（図示せず）からの信
号１９によって指定され、記憶回路１５に対して行方向
から書き込みを行うか列方向から書き込みを行うかを指
定することができ、ラッチの機能により書き換えが発生
するまで指定時の値を保持することのできるレジスタで
ある。３７はセレクタであり、書き込みアドレス信号１
０あるいは読み出しアドレス信号１１に基づいてそれぞ
れデータの書き込み位置あるいは読み出し位置を選択
し、Ｍビットのメモリセル選択信号線１２のうちの１ビ
ット分あるいはＮビットのメモリセル選択信号線３８の
うちの１ビット分により記憶回路１５への書き込み位置
あるいは読み出し位置を制御する。このとき、セレクタ
３７に対して書き込み方向選択フラグレジスタ１８から
行方向の書き込みが指示された場合、書き込みポインタ
５からアドレス指定を受けるのは、Ｍビットの選択信号
線１２であり、列方向の書き込みが指示された場合、書
き込みポインタ５からアドレス指定を受けるのは、Ｎビ
ットの選択信号線３８である。また、本実施例での書き
込みアドレス信号１０及び読み出しアドレス信号１１の
Ｉビットは、Ｎ番地とＭ番地の両方を指定できるように
少なくとも、Ｎ＝２^I を満たすＩ及びＭ＝２^I を満たす
Ｉよりも大きい値に設定されている。

【００２１】この発明におけるメモリ装置の動作につい
て、図２を用いて説明する。便宜上、Ｍ＞Ｎとする。図
２は記憶回路１５を構成するＮ行、Ｍ列からなるメモリ
セルおよびセレクタ３７の詳細図であり、ｉ行ｊ列のメ
モリセルをＡ_ij（０≦ｉ≦ｎ，０≦ｊ≦ｍ）としてい
る。図において、例えばメモリセルＡ₁₁の構成を詳細に
見ると、６０、６１は行方向から入力されるデータの内
部バス、６２、６３は列方向から入力されるデータの内
部バス、６４、６５はメモリセルを構成するインバー
タ、６６、６７は行方向から入力されるデータのメモリ
セルへの入力及び行方向に出力されるデータのメモリセ
ルからの出力を制御するトランジスタゲート、６８、６
９は列方向から入力されるデータのメモリセルへの入力
及び列方向に出力されるデータのメモリセルからの出力
を制御するトランジスタゲートである。すべてのメモリ
セルＡ_ijは、Ａ₁₁と同様に構成されているので符号の図
示は省略するが、相当する部分に同一の符号を付与して
以下記述する。１２ａはＭビットのメモリセル選択信号
線１２のうちの１ビット分であり、メモリセル（Ａ₁₁，
Ａ₂₁，…Ａ_n1）のトランジスタゲート６６、６７に接続
されている。３８ａはセレクタ３７によって指定される
Ｎビットのメモリセル選択信号線３８のうちの１ビット
分であり、メモリセル（Ａ₁₁，Ａ₂₁，…Ａ_1m）のトラン
ジスタゲート６８、６９に接続されている。セレクタ３
７については、デコータ回路７０とＮ個の論理素子７
１、７２から構成されている。デコーダ回路７０は、書
き込みアドレス信号１０及び読み出しアドレス信号１１
をデコードする。Ｎ個の論理素子７１、７２は、書き込
み方向選択フラグレジスタ１８から出力される信号に基
づいて、デコーダ回路７０からの出力がＭビットのメモ
リセル選択信号線１２のアドレスを指定するのかＮビッ
トのメモリセル選択信号線３８のアドレスを指定するの
かを決定する。７３はＭビットのメモリセル選択信号線
３８のうち（Ｎ−１）番地のアドレスを示す１ビット分
であり、メモリセル（Ａ_1n，Ａ_2n，…Ａ_nn）のトランジ
スタゲート６６、６７に接続されている。書き込み時に
おける書き込み回路１３の動作は、従来のメモリ装置の
書き込み時における書き込み回路２の動作と同様であ
る。ここでは、書き込み方向の切り替え動作について説
明する。

【００２２】行方向から書き込みを行う場合、アドレス
デコーダから出力された信号１９によって書き込み方向
選択フラグレジスタ１８が指定され、行方向から書き込
みを行うことを示す信号（本実施例では“Ｌ”レベルと
定める）がセレクタ３７に伝達される。一方、書き込み
ポインタで生成されたアドレス信号１０はセレクタ３７
中のデコーダ回路７０でデコードされ、０から（Ｍ−
１）番地の範囲で１ビットが指定される。この１ビット
のアドレス指定がＭビットのメモリセル選択信号線１２
のアドレスであるかＮビットのメモリセル選択信号線３
８のアドレスであるかを書き込み方向選択フラグレジス
タからの信号が決定する。例えば、デコーダ回路７０で
０番地が“Ｈ”レベルに指定された場合、書き込み方向
選択フラグレジスタ１８の出力が“Ｌ”レベルであるか
ら、論理回路７１の出力の“Ｈ”レベルがメモリセル選
択信号線１２ａに出力され、論理回路７２の出力の
“Ｌ”レベルがメモリセル選択信号線３８ａに出力され
る。つまり、メモリセル選択信号線１２ａが選択された
ことになり、メモリセル（Ａ₁₁，Ａ₂₁，…Ａ_n1）が選択
され、メモリセル（Ａ₁₁，Ａ₂₁，…Ａ_n1）にＮビット分
の書き込みデータが格納される。このような操作が書き
込みポインタ５のアドレス指定に基づいて繰り返し行わ
れ、記憶回路１５に行方向からデータが書き込まれる。

【００２３】また、書き込み方向選択フラグレジスタ１
８から出力される信号が“Ｈ”レベルの場合、列方向か
ら書き込みを行うことができる。例えば、デコーダ回路
７０で０番地が“Ｈ”レベルに指定された場合、書き込
み方向選択フラグレジスタ１８の出力が“Ｈ”レベルで
あるから、論理回路７１の出力の“Ｌ”レベルがメモリ
セル選択信号線１２ａに出力され、論理回路７２の出力
の“Ｈ”レベルがメモリセル選択信号線３８ａに出力さ
れる。つまり、メモリセル選択信号線３８ａが選択され
たことになり、メモリセル（Ａ₁₁，Ａ₂₁，…Ａ_1m）が選
択され、メモリセル（Ａ₁₁，Ａ₁₂，…Ａ_1m）にＭビット
分の書き込みデータが格納される。このような操作が書
き込みポインタ５のアドレス指定に基づいて繰り返し行
われ、記憶回路１５に列方向からデータが書き込まれ
る。

【００２４】データの読み出し動作が行われている間
は、書き込み方向選択フラグレジスタ１８は、常時
“Ｌ”を出力しているので、行方向から読み出しが行わ
れる。

【００２５】このように構成されたメモリ装置では、行
方向からの書き込みに加えて列方向からの書き込みが行
えるので、ビット幅の異なる２通りのデータを記憶する
ことができる。よって、ビット幅の異なる２種類のデー
タのバッファを１つのメモリ装置で兼用できる。

【００２６】実施例２．図３は、この発明の第２の実施
例におけるメモリ装置の構成図である。図において、２
〜６、８〜１５、１９、２６、３５、３７、３８は、実
施例１（図１）のメモリ装置におけるものと同一あるい
は相当するものである。８５はＭビット分のデータの読
み出し回路であり、記憶回路１５に格納されているＭビ
ットのデータを読み出し、Ｍビットのデータ出力線８６
に出力させる。８７は読み出し方向選択フラグレジスタ
であり、記憶回路１５に対して行方向から読み出しを行
うか列方向から読み出しを行うかを選択する。読み出し
方向選択フラグレジスタ８７で、行方向の読み出しが選
択された場合、読み出しポインタ６からアドレス指定を
受けるのは、セレクタ３７におけるＭビットの選択信号
線１２であり、列方向の読み出しが選択された場合、読
み出しポインタ６からアドレス指定を受けるのは、セレ
クタ３７におけるＮビットの選択信号線３８である。

【００２７】実施例２におけるメモリ装置の動作につい
て、図２を用いて説明する。図２は実施例１における記
憶回路及セレクタの詳細図であるが、実施例２において
は、図２の書き込み回路１６を読み出し回路８６に変更
し、書き込み方向選択フラグレジスタ１８を読み出し方
向選択フラグレジスタ８７に変更したものである。読み
出し時における読み出し回路８６の動作は、従来のメモ
リ装置の読み出し時における読み出し回路４の動作と同
様である。また、読み出し方向の切り替え動作について
は、読み出方向選択フラグレジスタ８７から出力される
信号に基づいて、実施例１の書き込み方向の切り替え動
作と同様に行われる。

【００２８】このように構成されたメモリ装置では、行
方向から入力されたＮビットデータを保持し、読み出し
時には、行方向から読み出しを行うか列方向から読み出
しを行うかを選択することができるので、必要に応じ
て、Ｎビットデータを出力させたり、Ｍビットデータを
出力させたりすることができる。よって、２種類のデー
タのバッファを１つのメモリ装置で兼用でき、装置の小
型化を図ることができる。以下に、その一例を記述す
る。

【００２９】図４は図３のメモリ装置を２通りのデータ
のバッファとして用いた場合のブロック図である。図に
おいて、４１、４５〜４８、５１、５５〜５６は、従来
図の図１０あるいは図１１と同一あるいは相当するもの
を示す。８０は例えば８行×８列の図１のメモリ装置、
８５はメモリ装置８０に対する書き込み及び読み出しを
制御するための信号線（図１の書き込み要求信号１３、
読み出し要求信号１４及びアドレスデコーダからの信号
１９）、８１はＣＰＵ（図示せず）と接続されるデータ
バス／アドレスバス、８２は所望のデータを前記データ
バス／アドレスバス４２からメモリ装置８０に入力する
ための８ビットのデータ信号線、８３はメモリ装置８０
からシリアルＩ／Ｏ４１にデータを入力するための８ビ
ットのデータ信号線、８６はメモリ装置８０からデータ
バス／アドレスバス８１にデータを入力するための８ビ
ットのデータ信号線、８４はメモリ装置８０からパルス
出力ポート５１にデータを出力するための４ビットのデ
ータ信号線である。

【００３０】このような構成においては、メモリ装置８
０をシリアルＩ／Ｏ４１のバッファとして用いるかパル
ス出力ポート５１のバッファとして用いるかを上述の読
み出し方向選択フラグレジスタ８７の指定に基づいて行
う。例えば、読み出し方向選択フラグレジスタ８７の指
定により、メモリ装置８０の行方向から読み出しを行う
ことにする。つまりこの場合、メモリ装置８０はパルス
出力ポート５１のバッファとして用いられ、データ信号
線８２からは、パルス出力ポート５１用の８ビットのデ
ータが入力される。メモリ装置８０がフルになった時、
ＣＰＵによりデータ制御信号線８５、５６が制御され、
読み出し方向選択フラグレジスタ８７の指定により、メ
モリ装置８０で保持されたデータが行方向から４ビット
単位で読み出され、パルス出力ポート５１に入力され
る。また、読み出し方向選択フラグレジスタ８７の指定
により、メモリ装置８０の列方向から読み出しを行う場
合、メモリ装置４０はシリアルＩ／Ｏのバッファとして
従来と同様に用いられる。

【００３１】次に、メモリ装置８０の列方向入力・行方
向出力の機能を用いる場合の効果について記述する。例
えば、従来のパルス出力ポートのメモリ装置（図１０）
のビット幅は、パルス出力ポートのデータにより決まっ
ていた。例えば、パルス出力ポートからのデータ出力が
４ビットの場合、メモリ装置に対しても４ビット入力を
８回行い、４ビット出力を８回行っていた。それに対
し、列方向入力・行方向出力の機能を用いることによ
り、メモリ装置４０に対して列方向から８ビットのデー
タを４回入力し、行方向から４ビットのデータを８回出
力させることができる。つまり、パルス出力ポート５５
のデータ幅よりも大きいデータ幅でメモリ装置にデータ
をセットでき、データをメモリ装置８０からパルス出力
ポート５１に出力するときは４ビット単位で扱えるの
で、結果として、データの入出力回数を減らすことがで
き、ＣＰＵの負荷を削減できることに加えて高速にデー
タをセットすることができる。この場合、メモリ装置に
対して入出力されるデータは予めプログラムで設定でき
るので、４ビットデータを８ビットデータに設定するこ
とは容易に行える。

【００３２】実施例３．図５はこの発明の第３の実施例
を示すメモリ装置の構成図である。図において、２〜
６，８〜１５、１９、２６、３５、３７、３８、８５、
８６は、実施例１（図１）又は実施例２（図３）に示す
メモリ装置と同一あるいは相当する部分である。８８は
書き込み／読み出し方向選択フラグレジスタであり、記
憶回路１５に対して行方向から書き込みあるいは読み出
しを行うか列方向から書き込みあるいは読み出しを行う
かを選択する。

【００３３】図６は、図５における記憶回路及セレクタ
の詳細図である。実施例１及び実施例２と異なって、２
つの書き込み回路３、１６と２つの読み出し回路４、８
５が記憶回路１５に接続されているので、書き込み動作
及び読み出し動作のどちらも行方向と列方向から行え
る。書き込み／読み出しの切り替え動作は、実施例１で
説明した書き込みの切り替え動作と同じである。

【００３４】このように構成されたデータメモリ装置で
は、書き込み時には、行方向から書き込みを行うか列方
向から書き込みを行うかを選択でき、更に読み出し時に
も、行方向から読み出しを行うか列方向から読み出しを
行うかを選択することができるので、必要に応じて、デ
ータの入出力時にＮビットデータ及びＭビットデータを
選択することができる。

【００３５】

【発明の効果】この発明は、以上説明したように構成さ
れているため、以下に記載するような効果を奏する。

【００３６】この発明に係るメモリ装置においては、書
き込みあるいは読み出しアドレス信号を生成するアドレ
ス発生回路と、Ｎ行×Ｍ列からなるメモリセルで構成さ
れ、前記アドレス信号に対応したアドレスのメモリセル
に対してデータの書き込みあるいは読み出しが行われる
記憶回路と、前記アドレス信号が前記記憶回路の行アド
レスであることを示す第１の信号あるいは前記アドレス
信号が記憶回路の列アドレスであることを示す第２の信
号を生成する回路と、前記アドレス信号と前記第１の信
号又は第２の信号を受け、前記第１の信号を受けた場合
は、前記記憶回路に対して前記アドレス信号に対応した
Ｉ行目（１≦Ｉ≦Ｎ）のメモリセルを選択し、前記第２
の信号を受けた場合は、前記記憶回路に対して前記アド
レス信号に対応したＩ列目（１≦Ｉ≦Ｍ）のメモリセル
を選択する選択回路とを備えているので、ビット幅の異
なる２通りのデータを書き込んだり読み出したりするこ
とができ、メモリ装置の汎用性がアップする。

【００３７】また、この発明に係るメモリ装置は、ビッ
ト幅の異なるデータを扱う２つのデータ通信手段の緩衝
域として兼用することができるので、チップ面積を少な
くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すメモリ装置の構成
図である。

【図２】本発明の第１のあるいは第２の実施例を示すメ
モリ装置の回路図である。

【図３】本発明の第２の実施例を示すメモリ装置の構成
図である。

【図４】本発明の第２のメモリ装置を用いたデータ処理
装置の構成図である。

【図５】本発明の第３の実施例を示すメモリ装置の構成
図である。

【図６】本発明の第３の実施例を示すメモリ装置の回路
図である。

【図７】従来例によるメモリ装置の構成図である。

【図８】従来例によるメモリ装置の回路図である。

【図９】従来例によるメモリ装置のタイミングチャート
である。

【図１０】従来例によるメモリ装置を用いたデータ処理
装置の構成図である。

【図１１】従来例によるメモリ装置を用いたデータ処理
装置の構成図である。

【符号の説明】

１５ 記憶回路 １６ 書き込み回路 １７ データ入力線 １８ 書き込み方向選択フラグレジスタ ３７ セレクタ ８５ 読み出し回路 ８６ データ出力線 ８７ 読み出し方向選択フラグレジスタ ８８ 書き込み／読み出し方向選択フラグレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４ Ｇ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 書き込みあるいは読み出しアドレス信号
   を生成するアドレス発生回路と、 Ｎ行×Ｍ行からなるメモリセルで構成され、前記アドレ
   ス信号に対応したアドレスのメモリセルに対してデータ
   の書き込みあるいは読み出しが行われる記憶回路と、 前記アドレス信号が前記記憶回路の行アドレスであるこ
   とを示す第１の信号あるいは前記アドレス信号が前記記
   憶回路の列アドレスであることを示す第２の信号を生成
   する回路と、 前記アドレス信号と前記第１の信号又は第２の信号を受
   け、前記第１の信号を受けた場合は、前記記憶回路に対
   して前記アドレス信号に対応したＩ行目（１≦Ｉ≦Ｎ）
   のメモリセルを選択し、前記第２の信号を受けた場合
   は、前記記憶回路に対して前記アドレス信号に対応した
   Ｉ列目（１≦Ｉ≦Ｍ）のメモリセルを選択する選択回路
   とを備えたことを特徴とするメモリ装置。
2. 【請求項２】 前記記憶回路は、Ｎビットデータの入力
   又は出力経路とＭビットデータの入力又は出力経路とを
   持つことを特徴とする請求項第１項記載のメモリ装置。
3. 【請求項３】 データ処理部とデータ処理部の外部とで
   データを通信する第１の通信手段と、 データ処理部とデータ処理部の外部とでデータを通信す
   る第２の通信手段と、 データ処理部の命令に基づいて前記第１の通信手段の緩
   衝域として用いられる場合と前記第２の通信手段の緩衝
   域として用いられる場合とを有するメモリ装置を備えた
   ことを特徴とするデータ処理装置。