JPH0765569A

JPH0765569A - サブレジスタ回路

Info

Publication number: JPH0765569A
Application number: JP5208058A
Authority: JP
Inventors: Koji Murakami; 康二村上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-08-23
Filing date: 1993-08-23
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】インプットイネーブル機能を実現し、簡単な
回路制御によってパターン面積の縮少化を図る。【構成】データライト動作では、ライトデータバスＷ
ＤＢ上のシリアルデータを、ライトレジスタ部１１０内
のポインタ１１２を介して順次シフトレジスタ１１１へ
格納していく。リードレジスタ部１２０のリード動作が
終了してデータの受入れが可能な状態になると、制御信
号ＴＧが“Ｈ”になってトランスファゲート１３０₁〜
１３０_nがオンする。すると、レジスタ１１１のデータ
がレジスタ１２１へ一度に転送されてそこに格納され
る。これにより、ライト／リード非同期動作を簡単に実
現できる。さらに、レジスタ１１１に対し、以前にライ
トされたデータに新しいデータをオーバライトすること
ができるので、インプットイネーブル機能を実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＩＦＯ（First In F
irst Out）メモリ等において、メモリセルアレイに対す
る書込みデータ（ライトデータ）を一時的に格納するサ
ブレジスタ回路、特にその書込み（ライト）及び読出し
（リード）方式に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献；沖電気電子デバイスデータシート(１９８９)沖
電気工業(株)「ＭＳＭ５１４２２１Ａ、２６２，２６３
−ｗｏｒｄ×４−Ｂｉｔｓフィールドメモリー」Ｐ．
５８１−５８８図２は、前記文献に記載された従来のＦＩＦＯメモリの
一構成例を示すブロック図である。このＦＩＦＯメモリ
は、例えば、５１２行×５１２列×４ビットのＣＭＯＳ
ダイナミックメモリで、高速非同期リード／ライト動作
可能なシリアルアクセスメモリである。シリアルリード
／シリアルライトは、それぞれの専用クロックによって
非同期かつ異なるクロックレートで独立に制御可能で、
アクセス時間やリードライトサイクル時間が、どの番地
からもクロックに同期して待ち時間なしにただちに動作
可能である。しかも、セルフリフレッシュ制御回路を内
蔵しているので、外部からのリフレッシュが不要であ
る。主な用途としては、高速、低消費電力、及び大容量
が要求されるディジタルテレビジョン／ビデオ等の分野
がある。図２のＦＩＦＯメモリは、例えば、４つのシリ
アルデータをそれぞれ入力する４つのデータ入力端子Ｄ
_in０〜Ｄ_in３を有し、それらが４つのデータ入力バッフ
ァ１₁〜１₄へ接続されている。各データ入力バッファ１
₁〜１₄は、ライトイネーブル端子ＷＥの“Ｈ”レベルで
活性化されてデータ入力端子Ｄ_in０〜Ｄ_in３からのシリ
アルデータをそれぞれ入力する回路であり、それらの各
出力端子がライトデータバスＷＤＢを介してサブレジス
タ回路１０に接続されている。

【０００３】サブレジスタ回路１０は、ライトデータバ
スＷＤＢからのライトデータを格納する回路であり、ラ
イト動作とリード動作が交互に切り換えられるライト動
作／リード動作兼用の第１と第２のレジスタ部１１，１
２で構成されている。第１のレジスタ部１１は、４つの
１２０ワードのサブレジスタ１１₁〜１１₄で構成され、
さらに第２のレジスタ部１２が４つの１２０ワードのサ
ブレジスタ１２₁ 〜１２₃ で構成されている。第１及び
第２のレジスタ部１１，１２の出力端子は、４つの２５
６ワードのデータレジスタ２０₁〜２０₄に接続されてい
る。各データレジスタ２０₁〜２０₄は、ライトイネーブ
ル端子ＷＥの“Ｈ”レベルによって活性化され、サブレ
ジスタ回路１０がライトデータを格納した後にライトデ
ータを格納し、それを４つの２５６Ｋのメモリセルアレ
イ２１₁〜２１₄へ出力する回路である。各メモリセルア
レイ２１₁〜２１₄は、複数のワード線及びビット線を有
し、それらの交差箇所にデータ格納用のメモリセルが接
続されてマトリクス状に配列され、それらのワード線が
Ｘデコーダ２２で選択されるようになっている。各メモ
リセルアレイ２１₁〜２１₄の複数のビット線には、４つ
の２５６ワードのデータレジスタ２３₁〜２３₄が接続さ
れている。各データレジスタ２３₁ 〜２３₄ は、リード
イネーブル端子ＲＥの“Ｈ”レベルで活性化され、各メ
モリセルアレイ２１₁〜２１₄から読み出されたリードデ
ータを格納するレジスタであり、それらの出力端子に４
つのデータ出力バッファ２４₁〜２４₄が接続されてい
る。各データ出力バッファ２４₁〜２４₄は、リードイネ
ーブル端子ＲＥの“Ｈ”レベルで活性化され、各データ
レジスタ２３₁〜２３₄から出力されたリードデータを取
り込み、そのシリアルデータを各データ出力端子Ｄ_out
０〜Ｄ_out３へ出力する回路である。

【０００４】このＦＩＦＯメモリには、シリアルライト
クロック端子ＳＷＣＫから入力されるクロックに基づい
てライト動作を制御するシリアルライトタイミング制御
回路３０が設けられ、その出力端子がライトリセット制
御回路３１及びデータレジスタ２０₁〜２０₄に接続され
ている。ライトリセット制御回路３１は、リセットライ
ト端子ＲＳＴＷから入力されるリセット信号に基づいて
ライト動作をリセット制御するための回路であり、その
出力端子がリード／ライトセレクトスイッチ３４及びデ
ータレジスタ２０₁〜２０₄に接続されている。シリアル
ライトタイミング制御回路３０及びライトリセット制御
回路３１に対応して、シリアルリードタイミング制御回
路３２及びリードリセット制御回路３３が設けられてい
る。シリアルリードタイミング制御回路３２は、シリア
ルリードクロック端子ＳＲＣＫから入力されるクロック
に基づいてリード動作を制御するための回路であり、そ
の出力端子がリードリセット制御回路３３及びデータレ
ジスタ２３₁〜２３₄に接続されている。リードリセット
制御回路３３は、リセットリード端子ＲＳＴＲから入力
されるリセット信号に基づいてリード動作をリセット制
御するための回路であり、その出力端子がリード／ライ
トセレクトスイッチ３４及びデータレジスタ２３₁〜２
３₄に接続されている。リード／ライトセレクトスイッ
チ３４は、ライトリセット制御回路３１及びリードリセ
ット制御回路３３の出力信号に基き、第１のレジスタ部
１１と第２のレジスタ部１２とのライト動作とリード動
作を交互に切り換えるスイッチである。また、クロック
を発生するクロック発振器３５が設けられ、その出力端
子がリード／ライト及びリフレッシュ制御回路３６に接
続されている。リード／ライト及びリフレッシュ制御回
路３６は、クロック発振器３５、及びデータレジスタ２
０₁〜２０₄，２３₁〜２３₄の出力に基き、Ｘデコーダ２
２に対してリード／ライトの制御とリフレッシュ制御を
行う回路である。このＦＩＦＯメモリが形成された半導
体基板には、バックバイアス用の負電位ＶＢＢを発生す
るためのＶＢＢ発生器３７が接続されている。

【０００５】次に、図２に示すＦＩＦＯメモリのライト
動作及びリード動作等を説明する。外部からのシリアル
データをメモリセルアレイ２１₁〜２１₄に書き込むライ
ト動作では、まず、リセット信号をリセットライト端子
ＲＳＴＷに入力し、ライトリセット制御回路３１によっ
て内部回路のイニシャライズ（初期化）を行う。そし
て、ライトイネーブル端子ＷＥを“Ｈ”レベルにして、
データ入力バッファ１₁〜１₄及びデータレジスタ２０₁
〜２０₄を活性化する。メモリセルアレイ２１₁〜２１₄
に書き込むためのシリアルデータを各データ入力端子Ｄ
_in０〜Ｄ_in３に入力すると、それがデータ入力バッファ
１₁〜１₄に取り込まれ、ライトデータバスＷＤＢを介し
てサブレジスタ回路１０へ送られる。サブレジスタ回路
１０では、リード／ライトセレクトスイッチ３４の出力
信号によって第１または第２のレジスタ部１１，１２の
いずれか一方が、データ入力バッファ１₁〜１₄からのシ
リアルデータを順次受け取り、それを格納していく。第
１または第２のレジスタ部１１，１２にシリアルデータ
が全て格納されると、次にシリアルライトクロック端子
ＳＷＣＫに入力されるクロックに同期してデータレジス
タ２０₁〜２０₄へシリアルデータが順次格納されてい
く。データレジスタ２０₁〜２０₄に全てデータが格納さ
れると、Ｘデコーダ２２で選択されたメモリセルアレイ
２１₁〜２１₄内のワード線に接続されたメモリセルに対
し、パラレルにデータが書き込まれる。ライト動作を完
了するときには、ライトイネーブル端子ＷＥを“Ｌ”レ
ベルにした後、ライトリセット制御回路３１によって内
部回路のイニシャライズを行い、最後のデータをメモリ
セルアレイ２１₁〜２１₄内のメモリセルへ転送する。

【０００６】メモリセルアレイ２１₁〜２１₄内の記憶デ
ータを読み出す場合には、まず、リセット信号をリセッ
トリード端子ＲＳＴＲに入力し、リードリセット制御回
路３３で内部回路のイニシャライズを行う。そして、リ
ードイネーブル端子ＲＥを“Ｈ”レベルにして、データ
レジスタ２３₁〜２３₄及びデータ出力バッファ２４₁〜
２４₄ を活性化する。すると、Ｘデコーダ２２で選択さ
れたメモリセルアレイ２１₁〜２１₄内のワード線に接続
されたメモリセルの記憶データが、ビット線を介してパ
ラレルにデータレジスタ２３₁〜２３₄へ転送され、そこ
に格納される。データレジスタ２３₁〜２３₄に格納され
たデータは、シリアルリードクロック端子ＳＲＣＫに入
力されるクロックに同期してシリアルにデータ出力バッ
ファ２４₁〜２４₄へ転送され、各データ出力端子Ｄ_out
０〜Ｄ_out３から出力される。

【０００７】図３は、図２のＦＩＦＯメモリにおける従
来のサブレジスタ回路１０の回路図である。このサブレ
ジスタ回路１０は、ライト動作とリード動作を兼用した
同一回路構成の第１と第２のレジスタ部１１，１２で、
構成されている。第１のレジスタ部１１は、４つのサブ
レジスタ１１₁〜１１₄で構成されている。これらのサブ
レジスタ１１₁〜１１₄は、複数のデータ格納用レジスタ
１１ａ及びポインタ１１ｂを有し、それらが１列に配列
されている。各レジスタ１１ａは、２つのインバータが
逆並列接続されて構成され、それがポインタ１１ｂを介
してリードデータバスＲＤＢ及びライトデータバスＷＤ
Ｂに接続されている。ポインタ１１ｂは、ＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳという）からなる複
数のトランスファゲートと、それらのトランスファゲー
トを順次オン状態にしていく図示しないシフトレジスタ
等とで構成されている。そして、連続的にシフトしてい
くポインタ１１ｂによって該ポインタ１１ｂ内のトラン
スファゲートがオンし、レジスタ１１ａとリードデータ
バスＲＤＢまたはライトデータバスＷＤＢとが順次接続
していき、該レジスタ１１ａに対するデータのリード動
作とライト動作が行われるようになっている。第２のレ
ジスタ部１２は、第１のレジスタ部１１と同様に、４つ
のサブレジスタ１２₁〜１２₄で構成されている。これら
のサブレジスタ１２₁〜１２₄は、データ格納用のレジス
タ１２ａと、該レジスタ１２ａとリードデータバスＲＤ
ＢまたはライトデータバスＷＤＢとを接続するためのポ
インタ１２ｂとで、構成されている。

【０００８】次に、図３に示すサブレジスタ回路１０の
動作を説明する。第１のレジスタ部１１では、連続的に
シフトしていくポインタ１１ｂにより、該ポインタ１１
ｂ内のトランスファゲートがオンし、レジスタ１１ａと
リードデータバスＲＤＢまたはライトデータバスＷＤＢ
とが次々と接続されていく。これにより、レジスタ１１
ａに対するデータのリード動作またはライト動作が行わ
れる。第２のレジスタ部１２も、第１のレジスタ部１１
と同様に、レジスタ１２ａに対するデータのリード動作
とライト動作が行われる。第１及び第２のレジスタ部１
１，１２は、図２のリード／ライトセレクトスイッチ３
４によって交互にライト動作とリード動作の切り換えが
行われる。そのため、第１のレジスタ部１１がライト動
作を行っていると、第２のレジスタ部１２がリード動作
を行い、第２のレジスタ部１２がライト動作を行ってい
ると、第１のレジスタ部１１がリード動作を行う。この
ように第１と第２のレジスタ部１１，１２が交互にライ
ト動作とリード動作の切り換えが行われるのは、ＦＩＦ
Ｏメモリではライト動作とリード動作が非同期に行われ
るので、サブレジスタ回路１０も、データをライトしな
がら、一方ではリードする動作が発生するからである。
サブレジスタ回路１０の役割としては、リセット動作直
後に、図２のメモリセルアレイ２１₁〜２１₄からデータ
レジスタ２３₁〜２３₄へのデータ転送が行われるが、そ
の転送期間中にも、データのライト動作とリード動作を
可能にするためのものであり、いわば一時的なデータの
格納場所として動作する。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
ＦＩＦＯメモリにおけるサブレジスタ回路１０では、次
のような問題があり、それを解決することが困難であっ
た。従来のサブレジスタ回路１０では、リード／ライト
セレクトスイッチ３４の切り換えにより、第１のレジス
タ部１１のライト動作が終了すると、そのライト動作が
第２のレジスタ部１２へ移り、該第２のレジスタ部１２
のライト動作が終了すると、そのライト動作が該第１の
レジスタ部１１へ移る。このようなライト動作と同様
に、リード動作も行われる。リード／ライトセレクトス
イッチ３４の切り換えによりライト動作あるいはリード
動作が第１と第２のレジスタ部１１，１２で交互に切り
換えられる。そのため、以前にライトされたデータに、
さらに新しいデータを、同一アドレスにオーバライトす
ることができないので、インプットイネーブル機能が実
現できない。インプットイネーブル機能とは、内部のア
ドレスのインクリメント（増分）にあわせてデータの書
き込みを制御するものであり、あるアドレスで、インプ
ットイネーブルをディセーブルにして、そのアドレス
に、新しいデータがライトされなかった場合、以前にラ
イトされたデータを保持していなければならない。ま
た、従来のサブレジスタ回路１０では、第１と第２のレ
ジスタ部１１，１２にリード動作とライト動作の機能を
持たせているので、リード／ライトセレクトスイッチ３
４による第１と第２のレジスタ部１１，１２の切り換え
制御が複雑である。その結果、リード／ライトセレクト
スイッチ３４の回路規模の増大により、パターン面積の
増大の一因ともなっている。本発明は、前記従来技術が
持っていた課題として、第１と第２のレジスタ部のライ
ト動作とリード動作を交互に切り換える構成になってい
るので、以前にライトされたデータの保持ができないた
めにインプットイネーブル機能の実現が困難という点に
ついて解決したＦＩＦＯメモリ等のサブレジスタ回路を
提供するものである。

【００１０】

【課題を解決するための手段】本発明は、前記課題を解
決するために、複数のメモリセルで構成されたメモリセ
ルアレイに対するライトデータを一時的に格納するため
のＦＩＦＯメモリ等のサブレジスタ回路において、シフ
ト動作によって前記ライトデータを順次保持していくラ
イト専用のライトレジスタ部と、シフト動作によってリ
ードデータを順次保持していくリード専用のリードレジ
スタ部と、前記リードレジスタ部のリード動作が終了
し、かつ前記ライトレジスタ部のライト動作が終了する
と、制御信号によりオン状態となって前記ライトレジス
タ部から出力される前記リードデータを前記リードレジ
スタ部へ転送するトランスファゲートとを、備えてい
る。

【００１１】

【作用】本発明によれば、以上のようにＦＩＦＯメモリ
等のサブレジスタ回路を構成したので、シリアルデータ
のデータライト動作において、そのシリアルデータがラ
イトレジスタ部に順次ライトされていく。データライト
動作が終了し、所定のタイミングの制御信号によってト
ランスファゲートがオン状態となり、ライトレジスタ内
のデータがリードレジスタ部へ転送されてそこに格納さ
れる。ライトレジスタ部は、以前にライトされたデータ
を、新しいデータによってオーバライトされるまで保持
する。つまり、ライトレジスタ部に対し、以前にライト
されたデータに新しいデータをオーバライトさせること
が可能になるので、インプットイネーブル機能の実現が
可能となる。しかも、ライトレジスタ部からトランスフ
ァゲートを介してリードレジスタ部へデータを転送する
ことで、簡単にライト／リード非同期動作を行える。従
って、前記課題を解決できるのである。

【００１２】

【実施例】図１は、本発明の実施例を示すＦＩＦＯメモ
リにおけるサブレジスタ回路の回路図である。このサブ
レジスタ回路は、例えば、図２に示す従来のＦＩＦＯメ
モリにおけるサブレジスタ回路１０と、それの切り換え
制御を行うリード／ライトセレクトスイッチ３４とに代
えて設けられる回路である。本実施例のサブレジスタ回
路は、図２のライトデータバスＷＤＢに接続されるライ
ト専用のライトレジスタ部１１０と、図２のリードデー
タバスＲＤＢに接続されるリード専用のリードレジスタ
部１２０と、制御信号ＴＧに基づいて該ライトレジスタ
部１１０からリードレジスタ部１２０へのデータ転送を
行う複数のＮＭＯＳ対からなるトランスファゲート１３
０₁〜１３０_nとで、構成されている。ライトレジスタ
部１１０は、ライト用のレジスタ１１１と、該レジスタ
１１１をライトデータバスＷＤＢに接続するためのポイ
ンタ１１２とで、構成されている。レジスタ１１１は、
複数のフリップフロップ（以下、ＦＦという)１１１₁〜
１１１_nが一列に配列された構成をなし、それらの各Ｆ
Ｆ１１１₁〜１１１_n が、２つのインバータの逆並列回
路でそれぞれ構成されている。ポインタ１１２は、ＦＦ
１１１₁〜１１１_nとライトデータバスＷＤＢとの間を接
続するための複数のトランスファゲート１１２₁〜１１
２_nを有し、それらの各トランスファゲート１１２₁〜１
１２_nが、ＮＭＯＳ対でそれぞれ構成されている。各ト
ランスファゲート１１２₁〜１１２_nは、シフトレジスタ
等のシフト手段により、順次オン状態となってＦＦ１１
１₁〜１１１_nとライトデータバスＷＤＢとの間を接続
し、該ライトデータバスＷＤＢからＦＦ１１１₁〜１１
１_nへのデータライト動作を行う機能を有している。

【００１３】リードレジスタ部１２０は、ライトレジス
タ部１１０と同様に、データ保持用のレジスタ１２１
と、該レジスタ１２１とリードデータバスＲＤＢとの間
を接続するためのポインタ１２２とで、構成されてい
る。レジスタ１２１は、複数のＦＦ１２１₁ 〜１２１_n
が１列に配列された構成をなし、それらの各ＦＦ１２１
₁〜１２１_n が、２つのインバータの逆並列回路でそれ
ぞれ構成されている。ポインタ１２２は、複数のＮＭＯ
Ｓ対からなるトランスファゲート１２２₁〜１２２_nを有
している。各トランスファゲート１２２₁〜１２２_nは、
シフトレジスタ等のシフト手段によって順次オン状態と
なっていき、ＦＦ１２１₁〜１２１_nとリードデータバス
ＲＤＢとの間を接続し、該リードデータバスＲＤＢへの
データリード動作を行う機能を有している。ライトレジ
スタ部１１０とリードレジスタ部１２０とを接続する複
数のトランスファゲート１３０₁〜１３０_nは、ＮＭＯＳ
対でそれぞれ構成され、それらのＮＭＯＳ対が制御信号
ＴＧによってオン，オフ動作するようになっている。制
御信号ＴＧを生成するための図示しない制御信号生成手
段は、例えば、リードレジスタ部１２０がリード動作を
終了し（即ち、ポインタ１２２によってレジスタ１２１
の全ビットのデータがリードデータバスＲＤＢへ出力さ
れたとき）、かつライトレジスタ部１１０がライト動作
を終了したとき（即ち、ポインタ１１２によって全ビッ
トのデータをレジスタ１１１に書き込んだとき）、
“Ｈ”レベルの制御信号ＴＧを出力し、全トランスファ
ゲート１３０₁〜１３０_nを同時にオン状態にする機能を
有している。

【００１４】次に、動作を説明する。例えば、図２のデ
ータ入力端子Ｄ_in０〜Ｄ_in３からシリアルデータがそれ
ぞれ入力されると、それらがデータ入力バッファ１₁〜
１₄に取り込まれ、ライトデータバスＷＤＢを介して図
１のライトレジスタ部１１０へ送られる。ライトレジス
タ部１１０では、シフト手段によってポインタ１１２内
のトランスファゲート１１２₁〜１１２_nが順次オン状態
となり、ライトデータバスＷＤＢとレジスタ１１１内の
ＦＦ１１１₁〜１１１_nとが接続されていく。これによ
り、ライトデータバスＷＤＢからのシリアルデータが、
トランスファゲート１１２₁〜１１２_nを介してＦＦ１１
１₁〜１１１_nへそれぞれ格納されていき、データライト
動作が行われる。次に、ライトレジスタ部１１０内のポ
インタ１１２によってレジスタ１１１の全ビットへデー
タが書き込まれてライト動作が終了し、かつリードレジ
スタ部１２０がリード動作を終了していてデータの受入
れが可能な状態のとき、図示しない制御信号生成手段に
よって“Ｈ”レベルの制御信号ＴＧが出力される。する
と、“Ｈ”レベルの制御信号ＴＧにより、全トランスフ
ァゲート１３０₁〜１３０_nがオン状態となり、ライトレ
ジスタ部１１０内のレジスタ１１１のデータがリードレ
ジスタ部１２０へ一度に転送され、該リードレジスタ部
１２０内のレジスタ１２１に格納される。リードレジス
タ部１２０内のレジスタ１２１に格納されたデータをリ
ードデータバスＲＤＢへ転送するときには、図示しない
シフト手段によってポインタ１２２内のトランスファゲ
ート１２２₁〜１２２_nが順次オン状態となり、該レジス
タ１２１内のＦＦ１２１₁〜１２１_nが次々とリードデー
タバスＲＤＢに接続されていく。これにより、ＦＦ１２
１₁〜１２１_nのデータがシリアルにリードデータバスＲ
ＤＢへ出力されていく。このリードデータバスＲＤＢ上
のシリアルデータは、図２のデータ出力バッファ２４₁
〜２４₄を介してデータ出力端子Ｄ_out０〜Ｄ_o３へ出力
される。

【００１５】本実施例では、次のような利点を有する。
本実施例のサブレジスタ回路では、ライトレジスタ部１
１０がライト専用なので、該ライトレジスタ部１１０に
以前にライトされたデータが、新しいデータによってオ
ーバライトされるまで保持される。つまり、従来のサブ
レジスタ回路と同様に、ライト／リード非同期動作が可
能のまま、旧データをライトレジスタ部１１０で保持す
ることができるので、インプットイネーブル機能を実現
できる。さらに、従来のサブレジスタ回路では、ライト
／リード非同期動作を実現するために、第１及び第２の
レジスタ部１１，１２の両方にリード／ライト機能を持
たせていたので、その第１と第２のレジスタ部１１，１
２を切り換え制御するためのリード／ライトセレクトス
イッチ３４を用いた複雑な回路制御が必要であった。こ
れに対し、本実施例では、図示しない制御信号生成手段
から発生した所定のタイミングの制御信号ＴＧにより、
ライトレジスタ部１１０からリードレジスタ部１２０へ
のデータ転送を行うようにしたので、従来に比べて簡単
な回路制御により、最少限のパターン面積で、ライト／
リード非同期動作が可能となる。なお、本発明は上記実
施例に限定されず、種々の変形が可能である。その変形
例としては、例えば次のようなものがある。（ａ）図１のライトレジスタ部１１０及びリードレジ
スタ部１２０において、レジスタ１１１，１２１を他の
回路構成にしたり、あるいはポインタ１１２，１２２を
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）等の他のトランジスタ等で構成しても良い。同様
に、トランスファゲート１３０₁〜１３０_nを、複数のＰ
ＭＯＳ対で構成したり、あるいはＮＭＯＳ及びＰＭＯＳ
からなるアナログスイッチで構成する等、他のトランジ
スタ構成にすることも可能である。（ｂ）上記実施例では、図２のＦＩＦＯメモリに設け
られるサブレジスタ回路について説明したが、そのＦＩ
ＦＯメモリを他の構成に変更したり、さらに上記実施例
のサブレジスタ回路をＦＩＦＯメモリ以外の他の半導体
メモリに設けても良い。

【００１６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ライト専用のライトレジスタ部とリード専用のリ
ードレジスタ部とを設け、所定のタイミングの制御信号
によってオン状態となるトランスファゲートを介して、
該ライトレジスタ部からリードレジスタ部へのデータ転
送を行うようにしたので、ライト／リード非同期動作が
可能で、しかもライトレジスタ部によって旧データを保
持することにより、インプットイネーブル機能を簡単に
実現できる。さらに、従来のような第１及び第２のレジ
スタ部の両方にリード／ライト機能を持たせることによ
る複雑な回路制御も必要なく、制御信号を用いた簡単な
転送制御により、ライト／リード非同期動作が可能にな
るので、回路規模の簡単化によってパターン形成面積を
縮少できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＦＩＦＯメモリにおける
サブレジスタ回路の回路図である。

【図２】従来のサブレジスタ回路を有するＦＩＦＯメモ
リの構成ブロック図である。

【図３】図２に示すサブレジスタ回路の回路図である。

【符号の説明】

２０₁〜２０₄，２３₁〜２３₄ データレジ
スタ２１₁〜２１₄ メモリセルアレイ１１０ライトレジスタ部１１１，１２１レジスタ１１１₁〜１１１_n，１２１₁〜１２１_n ＦＦ（フリ
ップフロップ）１１２，１２２ポインタ１２１₁〜１２１_n，１２２₁〜１２２_n，１３０₁〜１３
０_n トランスファゲート１２０リードレジスタ部ＲＤＢリードデータバスＴＧ制御信号ＷＤＢライトデータバス

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルで構成されたメモリセ
ルアレイに対する書込みデータを一時的に格納するサブ
レジスタ回路において、シフト動作によって前記書込みデータを順次保持してい
くライトレジスタ部と、シフト動作によって読出しデータを順次保持していくリ
ードレジスタ部と、前記リードレジスタ部のリード動作が終了し、かつ前記
ライトレジスタ部のライト動作が終了すると、制御信号
によりオン状態となって前記ライトレジスタ部から出力
される前記読出しデータを前記リードレジスタ部へ転送
するトランスファゲートとを、備えたことを特徴とするサブレジスタ回路。