JPH08212778A - 同期型半導体記憶装置およびそのデータ読出方法 - Google Patents

Abstract

(57)【要約】 【目的】 高速クロック信号に同期して確実にデータを
読出すことのできる同期型半導体記憶装置を提供する。 【構成】 センスアンプ群１から８ビットデータを受け
て格納するリードレジスタ群２０と１ビットデータ出力
端子４との間に、２ビットまたは４ビットのデータをラ
ッチし、１ビットずつ出力するラッチ回路３０を配置す
る。リードレジスタ群およびラッチ回路３０はクロック
信号に同期してデータを出力する。リードレジスタ群か
らデータ出力端子４の間のラッチ回路段数が１段に低減
されてリードレジスタ群２０からラッチ回路３０へのデ
ータ転送およびラッチ回路３０からデータレジスタへの
データ転送をゲート伝搬遅延の影響を受けることなく高
速で行なうことができ、高速データ読出を実現すること
ができ、高周波動作する同期型半導体記憶装置を得るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック信号に同期
して動作する同期型半導体記憶装置に関し、とくに、高
速のクロック信号に同期してデータを読出すための構成
に関する。

【０００２】

【従来の技術】高速アクセス可能な半導体記憶装置の１
つに、たとえばシステムクロックである外部クロック信
号に同期して動作し、データの入力および出力をこの外
部クロック信号に同期して行なう同期型半導体記憶装置
がある。同期型半導体記憶装置においては、１つのデー
タ出力端子当り複数ビットのメモリセルデータが同時に
選択され、これら同時に選択されたメモリセルデータが
クロック信号に同期して順次データ出力端子に出力され
る。

【０００３】図２４は、従来の同期型半導体記憶装置の
データ読出部の構成を概略的に示す図である。図２４に
おいては、１ビットのデータを出力する部分の構成が例
示的に示される。

【０００４】図２４において、同期型半導体記憶装置の
データ読出部は、メモリセルアレイ（図示せず）におい
て同時に選択された複数（１行）のメモリセルデータを
検知し、増幅しかつ保持するセンスアンプ群１と、デー
タ読出時、このセンスアンプ群１により保持されたデー
タから所定数ビット（図示の例においては８ビット）を
同時に受けて格納し、かつクロック信号ＣＬＫａに同期
して順次１ビットずつ選択して出力するレジスタ群２
と、レジスタ群２からの１ビットデータをラッチしかつ
クロック信号ＣＬＫｂに同期して出力するラッチ回路３
を含む。ラッチ回路３とデータ出力端子４との間には、
後に詳細に説明するが、出力バッファ回路が設けられて
いる。単にデータ読出のクロックサイクルを明確にする
ために、この出力バッファ回路は示していない。

【０００５】クロック信号ＣＬＫａおよびＣＬＫｂはク
ロック信号（外部クロック信号）ＣＬＫに同期してデー
タ読出時に発生される。今、データ読出指示信号（リー
ドコマンド）が与えられてから、センスアンプ群１の保
持するデータが出力端子４に現われるまでに要する時間
ｔＣＡＣが３０ｎＳ（ナノ秒）であり、かつクロック信
号ＣＬＫの周波数が１３３ＭＨｚであると仮定する。こ
の場合、クロック信号ＣＬＫのサイクル期間は７．５ｎ
Ｓである。

【０００６】今、センスアンプ群１からレジスタ群２を
第１ステージとし、レジスタ群２からラッチ回路３を第
２ステージとし、ラッチ回路３から出力端子４を第３ス
テージとする。このステージ分割構成において、最も時
間が長くかかるのは第１ステージであり、この第１ステ
ージに２クロックサイクルを割当て、第２および第３ス
テージに１クロックサイクルを割当てる。このような条
件におけるデータ読出動作を次に、図２５に示すタイミ
ングチャート図を参照して説明する。

【０００７】同期型半導体記憶装置においては、実行さ
れるべき動作モードは、複数の信号の状態の組合せによ
り指定される。すなわち、コマンドの形で動作モード指
定信号が与えられる。このコマンドは、クロック信号Ｃ
ＬＫの前縁（立上がり端）で装置内部に取込まれてデコ
ードされ、取込まれたコマンドが指定する動作が装置内
部で実行される。

【０００８】図２５においては、通常のダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）における信号
ロウアドレスストローブ信号／ＲＡＳの立下がりに対応
するアクティブコマンドとそのときに同時に与えられる
アドレス信号に従って複数（１行）のメモリセルが同時
に選択され、これら選択された複数のメモリセルのデー
タがセンスアンプ群１により検知、増幅されかつ保持さ
れている状態が初期状態として示される。

【０００９】クロックサイクル０においてデータ読出を
指示するリードコマンドが与えられる。このリードコマ
ンドと同時に与えられるアドレス信号に従って、所定数
（図示の例において８ビット）のメモリセルが同時に選
択され、これら同時に選択された所定数のメモリセルの
データがセンスアンプ群１からレジスタ群２へ転送さ
れ、レジスタ群２の格納するデータが確定する。センス
アンプ群１からレジスタ群２の第１ステージにおいて、
センスアンプ群１のデータを選択してからレジスタ群２
の格納データが確定するまでに必要とされる時間は１５
ｎＳである。すなわち、図２５に示すようにクロックサ
イクル２においてレジスタ群２の格納データが確定状態
となる。

【００１０】レジスタ群２の格納データが確定すると、
クロックサイクル２からアドレス情報を含むクロック信
号ＣＬＫａがクロック信号ＣＬＫに同期して発生され
る。このクロック信号ＣＬＫａに同期してレジスタ群２
の格納データが１ビットずつ選択されてラッチ回路３へ
伝達されてラッチされる。このレジスタ群２からラッチ
回路３の間の第２ステージにおいて、ラッチ回路３のラ
ッチデータが確定するまでに有する時間は７．５ｎＳす
なわち１クロックサイクルである。したがって、ラッチ
回路３のラッチするデータがクロックサイクル３から確
定状態とされ、レジスタ群２から順次選択されたデータ
によりそのラッチデータが変化する。図２５において
は、ラッチ回路３の保持データをＱａ０〜Ｑａ７として
示す。

【００１１】ラッチ回路３の各ラッチデータが最初の確
定状態となるクロックサイクル３から順次クロック信号
ＣＬＫｂがクロック信号ＣＬＫに同期して発生され、こ
のクロック信号ＣＬＫｂに同期してデータ出力端子４に
確定出力データＤＱが現われる。このラッチ回路３から
出力端子４までの間の第３ステージにおいてデータ転送
に要する時間は７．５ｎＳの１クロックサイクルであ
る。したがって、クロックサイクル４からデータ出力端
子４には、出力データＤＱとして、ラッチ回路３の各ラ
ッチデータＱａ０〜Ｑａ７に対応する出力データＱ０〜
Ｑ７がクロックサイクル４から順次確定状態となる。

【００１２】すなわちこの図２５に示すように、リード
コマンドから４クロックサイクルが経過すると、クロッ
ク信号ＣＬＫに同期してデータを読出すことができる。
このリードコマンドが与えられてからデータ出力端子４
に有効データが出力されるまでに必要とされるクロック
サイクル数は“レイテンシ”と呼ばれ、図２５に示すデ
ータ読出動作においては、レイテンシが４である。

【００１３】上述のように、同期型半導体記憶装置にお
いては、リードコマンドが与えられてからレイテンシが
指定するクロックサイクルが経過すると、高速のクロッ
ク信号に同期してデータが出力される。したがって、高
速動作するＣＰＵ（中央演算処理装置）であっても、何
らメモリのアクセス時間の影響を受けることなく高速で
データを受けて処理することができ、高速データ処理シ
ステムを構築することができる。

【００１４】

【発明が解決しようとする課題】画像データなどをリア
ルタイムで処理する場合などにおいては、２００ＭＨｚ
などの、より高速のクロック信号が用いられる。今、周
波数２００ＭＨｚのクロック信号ＣＬＫに同期して同期
型半導体記憶装置からデータを読出すことを考える。ク
ロック信号ＣＬＫのクロックサイクル期間は、５ｎＳで
あり、時間ｔＣＡＣが先の場合と同様３０ｎＳとする
と、リードコマンドを与えてから６クロックサイクル経
過後に有効データを得ることができる。

【００１５】すなわち、図２６（Ａ）に示すように、ク
ロックサイクル０においてリードコマンドを与えた場
合、６クロックサイクル経過後のクロックサイクル６か
ら順次クロック信号ＣＬＫに同期してデータＱ０〜Ｑ７
を読出すことができる。

【００１６】このレイテンシ６でクロック周波数２００
ＭＨｚの条件下でデータを読出す場合のデータ読出部の
構成の一例を図２６（Ｂ）に示す。図２６（Ｂ）に示す
構成においても、センスアンプ群１からレジスタ群２へ
のデータ転送（読出）に要する時間を１５ｎＳ、レジス
タ群２からデータ出力端子４までのデータ読出に要する
時間を１５ｎＳと想定する。レジスタ群２は、クロック
信号ＣＬＫａに同期して１ビットずつデータを出力す
る。レジスタ群２からデータ出力端子４までのデータ転
送に要する時間は１５ｎＳであり、３クロックサイクル
であり、このレジスタ群２とデータ出力端子４の間に、
レジスタ群２の出力を各クロックサイクルごとにラッチ
して転送するため、２段のラッチ回路３ａおよび３ｂを
配置する。これらのラッチ回路３ａおよび３ｂは、クロ
ック信号ＣＬＫに同期するクロック信号ＣＬＫｂおよび
ＣＬＫｃで動作させる。

【００１７】図２６（Ｂ）に示すように、センスアンプ
群１からレジスタ群２の間の第１ステージは、データ読
出に要する時間が１５ｎＳであり、３クロックサイクル
であり、レジスタ群２からデータ出力端子４までは同様
３クロックサイクルであり、合計６クロックサイクルが
必要とされる。したがって、図２６（Ｂ）に示す構成に
従えば、レイテンシ６の条件下で、周波数２００ＭＨｚ
のクロック信号に同期してデータを読出すことが可能な
ように思われる。しかしながら、以下に詳細に説明する
ように、配線における信号伝搬遅延ならびにゲートおよ
びラッチの信号遅延により、高速動作に対処することが
できなくなる場合が生じる。

【００１８】図２７は、図２６（Ｂ）に示すデータ読出
部の構成をより詳細に示す図である。図２７において、
レジスタ群２は、センスアンプ群が保持するデータから
選択された８ビットのデータをそれぞれ並列に伝達する
内部データ線ＩＯ０〜ＩＯ７上の出力データを格納する
レジスタＲＧ０〜ＲＧ７と、レジスタＲＧ０〜ＲＧ７そ
れぞれに対応して設けられ、ラップアドレスＲＷＹ０〜
ＲＷＹ７に従って対応のレジスタの格納するデータを出
力するトライステートバッファＴＢ０〜ＴＢ７を含む。
ラップアドレスＲＷＹ０〜ＲＷＹ７は、データ読出時に
リードコマンドと同時に与えられるＹアドレス信号の３
ビットをデコードすることにより最初に活性状態とされ
るラップアドレスが決定される。最初のラップアドレス
が活性状態とされた後、クロック信号ＣＬＫに同期して
順次ラップアドレスが所定の順序で活性化される。この
ラップアドレスＲＷＹ０〜ＲＷＹ７が図２４および図２
６（Ｂ）に示すレジスタ群２へ与えられるクロック信号
ＣＬＫａに対応する。トライステートバッファＴＢ０〜
ＴＢ７の出力は共通に内部信号線６に接続される。

【００１９】ラッチ回路３ａは、クロック信号／ＣＬＫ
ｂに応答して導通するゲート３ａａと、ゲート３ａａに
より内部信号線６から伝達されたデータＱＬをラッチす
る２段のインバータ回路３ａｂおよび３ａｃと、クロッ
ク信号ＣＬＫｂに応答して導通し、内部データＱＬを出
力するゲート３ａｄを含む。クロック信号ＣＬＫｂおよ
び／ＣＬＫｂは、互いに相補な重り合わないクロック信
号である。

【００２０】ラッチ回路３ｂは、クロック信号／ＣＬＫ
ｃに応答して導通し、ラッチ回路３ａの出力するデータ
を伝達するゲート３ｂａと、ゲート３ｂａにより伝達さ
れたデータＱＳをラッチする２段のインバータ回路３ｂ
ｂおよび３ｂｃと、クロック信号ＣＬＫｃに応答して導
通し、内部データＱＳを出力するゲート３ｂｄを含む。
ゲート３ａａ、３ａｄ、３ｂａ、および３ｂｄは、たと
えばｎチャネルＭＯＳトランジスタで形成され、そのゲ
ートへ与えられるクロック信号がハイレベルとなったと
きに導通する。

【００２１】ラッチ回路３ｂとデータ出力端子４の間に
出力バッファ回路５が設けられる。出力バッファ回路５
は、ラッチ回路３ｂから与えられたデータを増幅するプ
リアンプ５ａと、プリアンプ５ａにより増幅された信号
に従ってデータ出力端子４へ外部読出データＤＱを出力
する出力ドライバ５ｂを含む。出力ドライバ５ｂは、非
活性状態のとき出力ハイインピーダンス状態とされる。

【００２２】図２８は、この図２７に示すデータ読出部
の問題点を説明するための図である。以下、図２７およ
び図２８を参照して、従来の同期型半導体記憶装置のデ
ータ読出部の問題点について説明する。

【００２３】内部信号線６には、数多くのトライステー
トバッファＴＢ０〜ＴＢ７が接続されており、比較的多
くのゲート容量が付随し、またこの信号線６の長さも比
較的長く、その配線抵抗および容量も大きい。したがっ
て、１つのトライステートバッファが選択されてその出
力が確定状態となる場合、信号線６上の信号ＱＲは、こ
の内部信号線６に付随する配線抵抗および配線容量（寄
生容量を含む）に従ってある時定数をもって変化する。
今、図２８（Ａ）に示すように、クロック信号ＣＬＫａ
が活性状態とされ、すなわち１つのラップアドレスＲＷ
Ｙｉ（ｉ＝０〜７のいずれか）が活性状態とされると、
信号線６上のデータ信号ＱＲが変化する。このデータ信
号ＱＲの変化がクロック信号ＣＬＫａのサイクルに比べ
て長い場合、次にクロック信号ＣＬＫａが活性状態とさ
れるとき、データ信号ＱＲが確定状態となっていない状
態が考えられる。このときクロック信号ＣＬＫｂがハイ
レベルへ立上がると、ラッチ回路３ａにおいてゲート３
ａａが非導通状態とされる。したがって、このゲート３
ａａが導通状態の場合には、データ信号ＱＲおよびＱＬ
はともに同じ速度で変化するが（ゲート３ａａの信号伝
搬遅延は無視する）、ゲート３ａａが非導通状態とされ
ると、そのときデータ信号ＱＬは確定状態とされておら
ず、インバータ回路３ａｂおよび３ａｃによるラッチ回
路より、このデータ信号ＱＬの状態が決定される。した
がって、このクロック信号ＣＬＫｂがハイレベルへ立上
がり活性状態とされたとき、ラッチ回路（インバータ回
路３ａｂおよび３ａｃ）のラッチ状態が確定していない
場合、誤ったデータ信号がラッチされかつ出力される状
態が考えられる。また、誤データラッチが生じない場合
においても、クロック信号ＣＬＫｂは活性状態とされて
も、ラッチ回路３ａの出力信号が確定状態とされておら
ず、したがって１クロックサイクルでレジスタ群から初
段のラッチ回路３ａへデータを転送することができなく
なるという問題が生じ、高速かつ正確なデータの読出を
行なうことができなくなる。

【００２４】また図２８（Ｂ）において、ラッチ回路３
ａからラッチ回路３ｂへのデータ転送時において、ゲー
ト３ａｂおよび３ｂａにおけるゲート遅延が比較的大き
く、またインバータ３ｂｂおよび３ｂｃのラッチにまで
比較的時間が要する場合には、同様クロック信号ＣＬＫ
ｃが活性状態とされるとき、信号線６上のデータＱＲの
遅延がラッチ回路３ａおよび３ｂで拡大され、このラッ
チ回路３ｂの内部データＱＳが確定状態とされず、不確
定状態のデータまたは誤ったデータ信号がこのラッチ回
路３ｂから出力される。

【００２５】また図２８（Ｃ）に示すように、出力バッ
ファ回路５においては、プリアンプ５ａおよび出力ドラ
イバ５ｂにおけるゲート遅延（信号伝搬遅延）が存在す
る。したがって、図２８（Ｃ）に示すように、クロック
信号ＣＬＫｃがハイレベルとされたときデータ信号ＱＳ
が確定状態となっていても、データ出力端子４に現われ
る外部読出データＤＱがクロック信号ＣＬＫの立上がり
端で確定状態とならず、それより遅れて確定状態とな
り、レイテンシ経過後において確定データを出力するこ
とができなくなるという問題が生じる可能性もある。こ
れは、またプリアンプ５ａおよび出力ドライバ５ｂのゲ
ート伝搬遅延のみならず、内部信号線６のデータＱＲの
遅延が比較的大きく、応じてラッチ回路３ｂの出力信号
確定タイミングが遅くなる場合においても同様に生じ
る。

【００２６】したがって、上述のごとく、レジスタ群２
からデータ出力端子４までの間に高速のクロック信号に
同期してデータを読出すために多段のラッチ回路を設け
た場合、レジスタ群の出力信号線およびラッチ回路のゲ
ートにおける信号伝搬遅延、ラッチ回路におけるラッチ
信号確定までに要する遅延、出力バッファ回路における
ゲート伝搬遅延、および信号配線の配線抵抗および配線
容量に起因する信号伝搬遅延により、レジスタ群とデー
タ出力端子との間に多段のラッチ回路を接続した場合、
高速にデータを正確に読出すことができなくなるという
問題があった。

【００２７】それゆえ、この発明の目的は、高速にデー
タを正確に読出すことのできる同期型半導体記憶装置お
よびそのデータ読出方法を提供することである。

【００２８】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、少なくとも１つの、１ビットデータを
出力するためのデータ出力端子と、複数のメモリセルを
有するメモリセルアレイと、クロック信号に同期して与
えられる第１のアドレス信号に従って、同時にメモリセ
ルアレイから複数のメモリセルを選択する第１の選択手
段と、この第１の選択手段により選択された複数のメモ
リセルのデータをそれぞれ検知し増幅しかつ保持するセ
ンス手段と、クロック信号に同期して与えられる第２の
アドレス信号に従って、センス手段の保持するデータか
ら、データ出力端子から出力されるべき所定数のビット
のデータを同時に選択する第２の選択手段と、データ読
出時に、第２の選択手段により選択された所定数ビット
のデータを同時に受けて保持する読出レジスタ手段と、
データ読出時、クロック信号に応答して活性化され、第
３のアドレス信号に従って読出レジスタ手段から複数ビ
ットのデータを同時に選択して出力する第３の選択手段
と、データ読出時に活性化されて第４のアドレス信号に
従って、この第３の選択手段が選択して出力するデータ
をクロック信号に同期して順次１ビットずつ選択してデ
ータ出力端子へ出力する出力手段とを備える。

【００２９】請求項２に係る同期型半導体記憶装置にお
いては、出力手段は、クロック信号に同期して順次選択
され、選択時に第３の選択手段から与えられたデータに
対応する信号をデータ出力端子へ出力する出力バッファ
回路を含む。

【００３０】請求項３に係る同期型半導体記憶装置は、
請求項１における出力手段が、第３の選択手段がラッチ
するデータビット数が４以上のとき、さらに、クロック
信号に同期してこの第３の選択手段がラッチするデータ
を順次ビット数を低減して選択し、この選択動作をクロ
ック信号に同期して行なって最終的に２ビットデータを
出力する選択出力手段と、この選択出力手段の２ビット
データからさらに、クロック信号に同期して１ビットデ
ータを選択してデータ出力端子を介して出力する手段を
含む。

【００３１】請求項４に係るデータ読出方法は、多ビッ
トデータ出力端子それぞれに関して、センスアンプから
選択されて伝達されたデータが格納された読出レジスタ
手段から、第２のアドレス信号に従って２以上の所定数
ビットのデータをクロック信号に同期して同時に選択し
てラッチする第１のステップと、このラッチされたデー
タからさらに、クロック信号および第３のアドレス信号
に従って最終的に１ビットデータを選択して対応のデー
タ出力端子からクロック信号に同期して出力するステッ
プを備える。

【００３２】請求項５に係るデータ読出方法は、請求項
４における読出方法において、１ビットデータを出力す
るステップが、連続するビットを異なる出力バッファ回
路を介して対応のデータ出力端子を介して出力するステ
ップを含む。

【００３３】

【作用】請求項１の同期型半導体記憶装置において、読
出レジスタ手段が格納する所定数ビットデータから、ま
ず第３の選択手段によりクロック信号に同期して複数ビ
ットデータが選択され、次いで出力手段により１ビット
データがクロック信号に同期して順次選択されて出力さ
れる。したがって、読出レジスタ手段と第３の選択手段
との間の信号配線長および配線に付随するゲート容量を
小さくすることができ、高速で信号を伝達することがで
きる。

【００３４】また、第３の選択手段の出力から１ビット
データが直接選択されて出力される場合、出力バッファ
回路と読出レジスタ手段との間には、１段の回路が配置
されるだけであり、ゲート遅延およびラッチ遅延の増加
を抑制することができ、高速読出が可能となる。

【００３５】請求項２に係る同期型半導体記憶装置にお
いては、１つのデータ出力端子について複数の出力バッ
ファ回路が設けられ、これら複数の出力バッファ回路が
順次選択されてデータを出力しているため、出力バッフ
ァ回路の動作速度を低減することができ、出力バッファ
回路の信号伝搬遅延を見かけ上なくすことができ、高速
データ読出が可能となる。

【００３６】請求項３に係る同期型半導体記憶装置にお
いては、出力手段が第３の選択手段の出力からさらに複
数ビットを選択する動作を繰り返し、最終的に２ビット
データを選択し、次いでこの最終選択手段から出力され
る２ビットデータから１ビットデータが選択されてクロ
ック信号に同期してデータ出力端子へ伝達されている。
したがって、この場合においても、第３の選択手段と読
出レジスタ手段との間の信号配線長および配線容量なら
びに配線抵抗を低減することができ、信号伝搬遅延を抑
制でき、応じて高速データ読出が可能となる。またこの
とき、ラッチの段数が増加するものの、これらのラッチ
における信号伝搬遅延を抑制するためには、容易に各ゲ
ート段のトランジスタサイズを順次大きくすることによ
り、その駆動すべき容量の増大をもたらすことなく高速
で信号を伝達することができ、ゲート遅延を補償するこ
とができ、高速にデータを読出すことができる。

【００３７】請求項４に係るデータ読出方法に従えば、
読出レジスタ手段から複数ビットのデータを選択した
後、クロック信号に同期して１ビットずつ選択して出力
するため読出レジスタ手段から直接１ビットを選択して
出力する構成に比べて配線容量および配線抵抗を小さく
することができ、応じて信号伝搬遅延を小さくすること
ができ、高速データ読出が可能となる。

【００３８】請求項５に係るデータ読出方法に従えば、
連続する１ビットデータが異なる出力バッファ回路を介
してデータ出力端子へ出力されるため、出力バッファの
動作速度を低減することができ、出力バッファの信号伝
搬遅延の影響を実効的になくすことができ、高速データ
読出が可能となる。

【００３９】

【実施例】図１は、この発明の一実施例である同期型半
導体記憶装置の主要部の構成を概略的に示すブロック図
である。図１においては、×８ビット構成の同期型半導
体記憶装置における１ビットデータの入出力に関連する
部分の機能的構成が代表的に示される。

【００４０】入出力データＤＱｉ（ｉ＝０〜７のいずれ
か）を入出力するデータ入出力端子４（図１において
は、書込データと読出データが同じ端子４を介して入出
力されるように示されるが、この書込データと出力デー
タとは別々のピン端子を介して入出力されてもよい）に
対応するアレイ部分は、バンク＃１を構成するメモリア
レイ７ａと、バンク＃２を構成するメモリアレイ７ｂを
含む。メモリアレイ７ａおよびメモリアレイ７ｂは、そ
れぞれ明確には示さないが、行および列のマトリクス状
に配列されたダイナミック型メモリセルを含む。

【００４１】バンク＃１のメモリアレイ７ａに対して
は、アドレス信号Ｘ０〜Ｘｊ（Ｘ０−ｊとして示す）を
デコードしてメモリアレイ７ａの対応の行を選択するロ
ウデコーダを構成するＸデコーダ群２２ａと、列アドレ
ス信号Ｙ３〜Ｙｋをデコードして、メモリアレイ７ａの
対応の列（本実施例においては８列）を選択する列選択
信号を発生するコラムデコーダを構成するＹデコーダ群
２４ａと、メモリアレイ７ａの選択された行に接続され
るメモリセルのデータを検知、増幅しかつ保持するセン
スアンプ群１ａを含む。センスアンプ群１ａに保持され
るデータのうち、Ｙデコーダ群２４ａからの列選択信号
に従って所定数ビット（本実施例において８ビット）の
データが同時に選択される。

【００４２】Ｘデコーダ群２２ａは、メモリアレイ７ａ
の各ワード線に対応して設けられるＸデコーダを含む。
アドレス信号Ｘ０〜Ｘｊに従って対応のＸデコーダが選
択状態とされ、その選択状態とされたＸデコーダに対応
して配置されたワード線が選択状態とされる。Ｙデコー
ダ群２４ａは、列選択線それぞれに対して設けられるＹ
デコーダを含む。１本の列選択線による８対のビット線
が選択状態とされる。この構成により、Ｘデコーダ群２
２ａおよびＹデコーダ群２４ａにより、メモリアレイ７
ａにおいて８ビットのメモリセルが同時に選択状態とさ
れ、選択状態とされた８ビットのメモリセルに対するア
クセスが可能となる。Ｘデコーダ群２２ａおよびＹデコ
ーダ群２４ａは、ともにバンク指定信号Ｂ１により活性
状態とされる。すなわち、バンク指定信号Ｂ１が活性状
態とされ、バンク＃１が指定されたときにのみバンク＃
１を構成するメモリアレイ７ａにおけるメモリセル選択
動作が行なわれる。

【００４３】バンク＃１に対してさらに、センスアンプ
群１ａにより検知、増幅、かつ保持されたデータのうち
Ｙデコーダ群２４ａからの列選択信号により選択された
データを伝達するとともに、書込データをメモリアレイ
７ａの選択されたメモリセルへ伝達するための内部デー
タ伝達線（グローバルＩＯ線）の内部バスＧＩＯが配置
される。グローバルＩＯ線バスＧＩＯは、８ビットデー
タを並列に伝達するために、８対のグローバルＩＯ線を
含む。

【００４４】データ読出のために、グローバルＩＯ線バ
スＧＩＯ上のデータをプリアンプ活性化信号φＰＡ１に
応答して活性化されて増幅するプリアンプ群８ａと、プ
リアンプ群８ａにより増幅されたデータを格納するため
のリード用レジスタ１０ａと、リード用レジスタ１０ａ
に格納されたデータを出力イネーブル信号φＯＥａの活
性化時順次出力する出力バッファ１５ａを含む。プリア
ンプ群８ａおよびリード用レジスタ１０ａが、読出レジ
スタ手段２０ａを構成する。この読出レジスタ手段２０
ａと出力バッファ５ａの間に、読出レジスタ手段２０ａ
に格納された８ビットデータから所定数（２ビットまた
は４ビット）を選択し、ラッチし、クロック信号ＣＬＫ
２ａに従って順次出力するラッチ回路３０ａが設けられ
る。プリアンプ群８ａおよびリード用レジスタ１０ａ
は、８ビット幅の構成を備え、ラッチ回路３０ａは、４
ビットまたは２ビット入力、１ビット出力の構成を備え
る。リード用レジスタ１０ａは、活性化信号φＲｒ１に
応答して、プリアンプ群８ａの出力データをラッチしか
つ所定数ビット単位で順次出力する。出力バッファ１５
ａは、出力イネーブル信号φＯＥ１の活性化時、このラ
ッチ回路３０ａから与えられた１ビットデータを順次デ
ータ入出力端子４へ伝達する。

【００４５】データの書込を行なうために、入力バッフ
ァ活性化信号φＤＢ１に応答して活性化され、データ入
出力端子４へ与えられた入力データから書込データを生
成する１ビット幅の入力バッファ１８ａと、レジスタ活
性化信号φＲｗ１に応答して活性化され、入力バッファ
１８ａから与えられた書込データを順次格納するととも
に、８ビット単位または所定数ビット単位て出力するラ
イト用レジスタ１６ａと、書込バッファ活性化信号φＷ
Ｂ１に応答して活性化され、ライト用レジスタ１６ａに
格納されかつそこから与えられたデータを増幅してグロ
ーバルＩＯ線バスＧＯＩへ伝達するライトバッファ群１
４ａを含む。ライトバッファ群１４ａおよびライト用レ
ジスタ１６ａは、それぞれ、８ビット幅を有する。

【００４６】バンク＃２も、バンク＃１と同様、Ｘデコ
ーダ群２２ｂ、Ｙデコーダ群２４ｂ、センスアンプ活性
化信号φＳＡ２に応答して活性化されるセンスアンプ群
１ｂ、プリアンプ活性化信号φＰＡ２に応答して活性化
されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ２
に応答して活性化されるリード用レジスタ１０ｂ、出力
イネーブル信号φＯＥｂに応答して活性化される出力バ
ッファ１５ｂ、バッファ活性化信号φＷＢ２に応答して
活性化されるライトバッファ群１４ｂ、レジスタ活性化
信号φＲｗ２に応答して活性化されるライト用レジスタ
１６ｂ、バッファ活性化信号φＤＢ２に応答して活性化
される入力バッファ１８ｂを含む。

【００４７】バンク＃２は、バンク指定信号Ｂ２が活性
状態にありバンク＃２を指定するときのみ活性状態とさ
れ、メモリセルの選択動作およびデータ入出力動作を実
行する。

【００４８】バンク＃１のための構成とバンク＃２のた
めの構成は同一である。バンク＃１および＃２に対する
各制御信号については、バンク指定信号Ｂ１およびＢ２
に従っていずれか一方のバンクに対する制御信号のみが
発生される（活性状態とされる）。

【００４９】同期型半導体記憶装置が×８ビット構成の
場合、この図１に示す機能ブロック２００が８個並列に
設けられ、８個の機能ブロック２００が並列に動作す
る。

【００５０】バンク＃１およびバンク＃２をほぼ同一構
成とし、バンク指定信号Ｂ１およびＢ２により一方のみ
を活性状態とすることにより、バンク＃１およびバンク
＃２を互いにほぼ完全に独立して動作させることが可能
となる。また、データ読出用のレジスタ１０ａおよび１
０ｂと、データ書込用のレジスタ１６ａおよび１６ｂと
を別々にかつ各バンク＃１および＃２に対して設けるこ
とにより、データの読出および書込切換時よりバンク切
換時においてデータの衝突を防止することができ正確な
データの読出および書込を実行することができる。

【００５１】また図１に示す構成においては、出力バッ
ファ１５ａおよび１５ｂがそれぞれバンク＃１およびバ
ンク＃２に対して別々に設けられている。この出力バッ
ファ１５ａおよび出力バッファ１５ｂは、共通の１つの
バッファで構成され、ラッチ回路３０ａおよび３０ｂの
出力がスイッチ回路により選択される構成が利用されて
もよい。この構成は、また入力バッファ１８ａおよび１
８ｂについても同様である（この出力バッファが２つの
バンクにより共有される構成については後にまた説明す
る）。

【００５２】バンク＃１およびバンク＃２をそれぞれ独
立に駆動するための制御系として、外部から与えられる
制御信号、すなわち、外部ロウアドレスストローブ信号
ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号
ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／
ＯＥおよびマスク指示信号ＷＭをたとえばシステムクロ
ックである外部クロック信号ＣＬＫに同期して取込み内
部制御信号φＸＡ、φＹＡ、φＷ、φＯ、φＲ、φＣを
発生する第１の制御信号発生回路４０と、バンク指定信
号Ｂ１およびＢ２と内部制御信号φＷ、φＯ、φＲ、お
よびφＣとクロック信号ＣＬＫに応答して、バンク＃１
およびバンク＃２それぞれ独立に駆動するための制御信
号、すなわちセンスアンプ活性化信号φＳＡ１、φＳＡ
２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライト
バッファ活性化信号φＷＢ１、φＷＢ２、入力バッファ
活性化信号φＤＢ１、φＤＢ２、および出力バッファ活
性化信号（出力イネーブル信号）φＯＥ１、φＯＥ２を
発生する第２の制御信号発生回路４２を含む。

【００５３】内部制御信号φＷは、外部書込許可信号ｅ
ｘｔ．／ＷＥに同期して発生される内部書込許可信号
（書込イネーブル信号）である。内部制御信号φＯは、
外部読出許可（出力イネーブル）信号ｅｘｔ．／ＯＥに
同期して発生される内部読出許可信号である。内部制御
信号φＲは、外部ロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳに同期して発生される内部ロウアドレスストロ
ーブ信号（内部ＲＡＳ信号）である。内部制御信号φＣ
は、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡ
Ｓに同期して発生される内部コラムアドレスストローブ
（内部ＣＡＳ信号）である。内部制御信号φＸＡ、およ
びφＹＡは、それぞれ外部制御信号ｅｘｔ．／ＲＡＳお
よびｅｘｔ．／ＣＡＳに同期して発生される内部アドレ
スバッファ活性化信号である。

【００５４】制御信号発生回路４０は、外部クロック信
号ＣＬＫに同期して内部制御信号を発生する構成に代え
て、クロック信号ＣＬＫの立上がりエッジにおける外部
制御信号の状態を判断し、指定されたコマンドをデコー
ドし、そのデコード結果に従って必要な内部制御信号を
発生する構成であってもよい。

【００５５】書込マスク信号ＷＭは、連続して与えられ
る８バイトのデータのうち、所望の１バイトのデータに
対しマスクをかけるための信号である。

【００５６】第２の制御信号発生回路４２は、バンク指
定信号Ｂ１およびＢ２に従って、指定されたバンクに対
応する制御信号のみを活性状態とする。第２の制御信号
発生回路４２が発生する（活性状態とする）制御信号の
タイミングは、クロック信号（外部クロック信号をバッ
ファ処理した内部クロック信号であってもよい）ＣＬＫ
により制御される。たとえば、出力イネーブル信号（読
出許可信号）φＯＥ１またはφＯＥ２は、外部ロウアド
レスストローブ信号ｅｘｔ．／ＲＡＳ（または内部ロウ
アドレスストローブ信号φＲ）が活性状態となってか
ら、クロック信号ＣＬＫを６カウントした後に発生され
る（ＲＡＳレイテンシが６の場合）。また、ライトバッ
ファ活性化信号φＷＢ１またはφＷＢ２は、書込データ
が８個与えられた後のクロック信号に応答して活性状態
とされる（バースト長（連続して与えられるデータの長
さ）が８であり、８バイトデータが同時に選択メモリセ
ルへ書込まれる場合）。バースト長が８の場合におい
て、２ビットまたは４ビットのように所定数ビットのデ
ータ（１つのデータ入出力端子について）が書込まれる
ごとに選択メモリセルへのデータ書込が行なわれる構成
が用いられてもよい。

【００５７】同期型半導体記憶装置は、さらに、周辺回
路として、内部制御信号φＸＡに応答して、外部アドレ
ス信号ｅｘｔ．Ａ０ないしｅｘｔ．Ａｉを取込み内部ア
ドレス信号Ｘ０〜Ｘｊならびにバンク選択信号Ｂ１およ
びＢ１を発生するＸアドレスバッファ４４と、内部制御
信号φＡに応答して活性化され、列選択線を指定するた
めの列アドレスＹ３〜Ｙｋと、連続アクセス時における
最初のビット線対（列）を指定するラップアドレス用ビ
ットＹ０〜Ｙ２を発生するＹアドレスバッファ４６と、
クロック信号ＣＬＫに応答して、このラップアドレス用
ビットＹ０〜Ｙ２をデコードしてラップアドレスＷＹ０
〜ＷＹ７、リード用レジスタ１０ａおよび１０ｂを制御
するためのレジスタ駆動用信号φＲｒ１およびφＲｒ
２、ならびにライト用レジスタ１６ａおよび１６ｂを駆
動するための制御信号φＲｗ１およびφＲｗ２を発生す
るレジスタ制御回路４８を含む。レジスタ制御回路４８
には、また、バンク指定信号Ｂ１およびＢ２が与えられ
て選択されたバンクに対してのみレジスタ駆動用信号が
発生される構成が用いられてもよい。ラップ用アドレス
ＷＹ０〜ＷＹ７は、リード用レジスタ１０ａおよび１０
ｂとライト用レジスタ１６ａおよび１６ｂそれぞれに別
々に与えられる構成が利用されてもよい。先のリード用
レジスタ群へ与えられるラップ用アドレスはＲＷＹ０〜
ＲＷＹ７として説明している。次にこの図１に示す同期
型半導体記憶装置のデータ入出力動作について簡単に説
明する。

【００５８】図２は、８バイトデータを連続して書込ま
たは読出する場合の、外部制御信号および内部データの
状態の変化の一例を示す図である。図２においては、
「８ビット連続リード」および「８ビット連続ライト」
として、１つのデータ入出力端子についてのデータの読
出／書込動作が示される。動作モードは、一例として、
クロック信号（外部クロック信号またはこの外部クロッ
ク信号をバッファ処理した内部クロック信号であっても
よく、以下の説明においては、単にクロック信号と称
す）ＣＬＫの前縁（立上がりエッジ）における複数の制
御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態により指
定される。

【００５９】クロックサイクル１において、信号／ＲＡ
Ｓがローレベル、信号／ＣＡＳおよび／ＷＥがともにハ
イレベルに設定され、アクティブコマンドが与えられ
る。このアクティブコマンドが与えられたとき、同期型
半導体記憶装置は動作状態とされ、そのときに与えられ
たアドレス信号Ｘａを行アドレス信号として取込み、行
選択動作が行なわれる。このとき、また図示しないバン
ク指定信号Ｂ１またはＢ２が活性状態とされ、バンクの
指定が行なわれる。このアクティブコマンドに従って、
指定されたバンクにおいてメモリセルが選択され、セン
スアンプ群によりこの選択されたメモリセルデータの検
知、増幅および保持が行なわれる。

【００６０】クロックサイクル３において、信号／ＣＡ
Ｓがローレベルとされ、信号／ＲＡＳおよび／ＷＥがハ
イレベルに設定され、データ読出を指定するリードコマ
ンドが与えられる。このリードコマンドが与えられる
と、そのときに与えられたアドレス信号ＡＤＤがＹアド
レス信号Ｙｂとして取込まれ、列選択信号および読出用
ラップアドレス信号の発生が行なわれる。これにより、
センスアンプ群１（１ａまたは１ｂ）に保持されている
データうち１つのデータ入出力端子について８ビットの
データが選択され、読出レジスタ群へ伝達されて保持さ
れる。

【００６１】クロックサイクル６において、出力バッフ
ァを活性状態とするための出力イネーブル信号／ＯＥが
ローレベルの活性状態とされる。この出力イネーブル信
号／ＯＥは、タイミングマージンを見込んで、データ読
出動作を行なうよりも１クロックサイクル早いタイミン
グで活性状態とされる。

【００６２】クロックサイクル７において、信号／ＲＡ
Ｓおよび／ＷＥがローレベルと設定され、信号／ＣＡＳ
がハイレベルに設定されてプリチャージコマンドが指定
される。このプリチャージコマンドが与えられると、選
択されたバンクにおけるメモリセルアレイのプリチャー
ジ動作が実行される。このとき、既にリード用レジスタ
にはデータが格納されており、発生されたラップアドレ
スに従って出力バッファを介して順次データａがクロッ
ク信号の立上がりエッジに同期して読出される（確定状
態となる）。図２においてはバイトデータｂ０〜ｂ７が
順次出力される状態が一例として示される。

【００６３】８ビットのデータ読出時においては、この
クロックサイクル１４よりも１クロックサイクル前のク
ロックサイクル１３において出力イネーブル信号／ＯＥ
が非活性状態とされ、最後のデータｂ７が出力された
後、出力ハイインピーダンス状態に設定される。

【００６４】データ書込時においては、アクティブコマ
ンドがクロックサイクル１６において与えられ、次いで
クロックサイクル１８においてライトコマンド与えられ
る。このライトコマンドは、クロック信号ＣＬＫの立上
がりエッジにおいて信号／ＣＡＳおよび／ＷＥをともに
ローレベルに設定し、信号／ＲＡＳをハイレベルに設定
することにより与えられる。このライトコマンドが与え
られると、そのときに与えられていたデータｄ０が取込
まれ、順次各クロック信号ＣＬＫの立上がりエッジに応
答してそのときに与えられているデータｄ１〜ｄ７が順
次ライトレジスタに格納される。これらのデータｄ０〜
ｄ７は、ライトコマンドが与えられたときのアドレス信
号Ｙｄが指定するメモリセルへ所定数ビットごとまたは
８ビット同時に伝達される。

【００６５】図３は、この発明に従う同期型半導体記憶
装置のデータ読出部の構成を概略的に示す図である。図
３においては、図１に示すバンク＃１およびバンク＃２
の一方のバンクのデータ読出部の構成を示す。また、図
３においては、読出データの転送タイミングを示すため
に、出力バッファは示していない。

【００６６】図３において、読出レジスタ手段としての
リードレジスタ群２０は、センスアンプ群１からグロー
バルＩＯバスＧＩＯを介して与えられる８ビットデータ
を受けて格納し、クロック信号ＣＬＫ１に従って２ビッ
トまたは４ビットのデータを順次出力する。このリード
レジスタ群２０は、図１に示すプリアンプ群８（８ａま
たは８ｂ）およびリード用レジスタ１０（１０ａまたは
１０ｂ）を含む。このリードレジスタ群２０からの２ビ
ットまたは４ビットのデータの各ビットは、並列にラッ
チ回路３０へ与えられる。ラッチ回路３０は、クロック
信号ＣＬＫ２に同期して、与えられた複数ビット（２ビ
ットまたは４ビット）のデータを順次１ビットずつ選択
して出力して、図示しない出力バッファを介してデータ
入出力端子４へ伝達する。入出力端子４は、データ読出
を強調するため、以下、出力端子と称す。

【００６７】センスアンプ群１（１ａまたは１ｂ）とリ
ードレジスタ群２０の間を第１ステージ、リードレジス
タ群２０とラッチ回路３０の間を第２ステージ、ラッチ
回路３０からデータ出力端子４の間を第３ステージとす
る。センスアンプ群１からリードレジスタ群２０へのデ
ータ転送に１５ｎＳが必要とされ、リードレジスタ群２
０からデータ出力端子４までに１５ｎＳが必要とされる
と想定する。クロック信号ＣＬＫが２００ＭＨｚであ
り、クロックサイクル期間が５ｎＳの場合、センスアン
プ群１から８ビットデータを転送し、リードレジスタ群
２０における格納データが確定するまでに３クロックサ
イクル（３ＣＬＫ）が必要とされる。レジスタ群２０か
らラッチ回路３０へのデータ転送に、デコード動作期間
等を考慮して、１０ｎＳを割当て、ラッチ回路３０から
データ出力端子４までの間は１ビットデータの転送であ
り、５ｎＳを割当てる。この場合、第２ステージ（リー
ドレジスタ群からラッチ回路３０の間）に２クロックサ
イクルが必要とされ、第３ステージ（ラッチ回路３０か
らデータ出力端子４の間）に１クロックサイクル（１Ｃ
ＬＫ）が割当てられる。すなわち、この図３に示す構成
に従えば、リードコマンドが与えられてから６クロック
サイクル経過後にデータ出力端子４に有効データ現われ
る。すなわち、レイテンシ６で動作する。次にこの図３
に示すデータ読出部の動作を図４に示すタイミングチャ
ート図を参照して説明する。

【００６８】クロックサイクル０においてリードコマン
ドが与えられ、そのときに与えられたＹアドレス信号に
従ってセンスアンプ群１から８ビットのデータが選択さ
れる（１つのデータ出力端子について）。この選択され
た８ビットのデータはグローバルＩＯ線バスＧＩＯを介
してリードレジスタ群２０へ与えられる。リードレジス
タ群２０の格納データは、このリードコマンドが与えら
れてから３クロックサイクル（３ＣＬＫ）経過後に確定
状態とされる。このリードレジスタ群２０の格納データ
が確定状態となったクロックサイクル３において、クロ
ック信号ＣＬＫ１が活性状態とされ、リードレジスタ群
２０における所定数のビット（図４においては２ビッ
ト）が同時に選択されてラッチ回路３０へ与えられる。
ラッチ回路３０の格納データは、このクロック信号ＣＬ
Ｋ１がクロックサイクル３において活性状態とされてか
ら２クロックサイクル（２ＣＬＫ）経過後に確定状態と
される。このラッチ回路３０の格納データ（Ｑ０，Ｑ
１）が確定状態とされるクロックサイクル５において、
クロック信号ＣＬＫ２が活性状態とされ、この格納され
たデータＱ０およびＱ１が順次選択されて出力される。
データ出力端子４においては、クロックサイクル６から
出力データＤＱ０およびＤＱ１が順次確定状態とされ
る。

【００６９】クロック信号ＣＬＫ１は、クロック信号Ｃ
ＬＫの１クロックおきごとに活性状態とされ、２ビット
単位でラッチ回路３０へデータが転送される。ラッチ回
路３０は、その構成は後に詳細に説明するが、ラッチ動
作とデータ出力動作が相補的に実行される。したがっ
て、ラッチ回路３０がクロックサイクル６においてデー
タＱ１を出力しているときに、クロックサイクル５にお
いて発生されたクロック信号ＣＬＫ１に従ってデータＱ
２およびＱ３がリードレジスタ群２０からラッチ回路３
０へ与えられる。このリードレジスタ群２０から新たに
与えられたデータＱ２およびＱ３は、クロックサイクル
７においてラッチ回路３０において確定状態とされる。
したがってクロックサイクル７において、クロック信号
ＣＬＫ２が活性状態（ハイレベル）とされると、この２
ビットのデータＱ２およびＱ３がそれぞれクロックサイ
クル８および９にデータ出力端子４に出力される。リー
ドレジスタ群２０から２クロックサイクルごとに２ビッ
トのデータをラッチ回路３０へ与え、ラッチ回路３０か
ら各クロックサイクルごとにデータを出力することによ
り、連続して８ビットデータを各クロック信号ＣＬＫの
立上がりエッジで出力する（読出す）ことができる（図
４においてはデータＤＱ７は示していない）。

【００７０】リードレジスタ群２０からラッチ回路３０
の間の第２ステージにおいては、２ビットデータバスが
配置される。２ビットデータバスの各データ線（１ビッ
トデータを伝達するデータ線）に接続されるリードレジ
スタの数は４である。したがって、従来の構成に比べて
１つのデータ線に付随するゲート容量を低減することが
でき、信号伝搬遅延を低減することができる。また、第
２ステージにおいては２クロックサイクル（２ＣＬＫ）
の時間的余裕が与えられているため、このリードレジス
タ群２０からの２ビットデータは十分余裕をもってラッ
チ回路３０においてラッチされて確定状態とすることが
できる。またラッチ回路３０は、２ビットから１ビット
データを選択して出力するだけであり、その出力線に付
随する寄生容量および配線抵抗は小さく、十分に余裕を
もってデータ信号を出力することができる。また、たと
えラッチ回路３０が４ビットデータから１ビットを選択
する構成においても、その出力線に付随するゲート容量
は小さく、従来のリードレジスタ群において８個のリー
ドレジスタが接続される構成に比べて十分その配線長お
よび配線容量を小さくすることができ、信号伝搬遅延を
もたらすことなくデータを１クロックサイクル（１ＣＬ
Ｋ）内で出力することができる。上述のように、リード
レジスタ群２０の出力から直接１ビットのデータを選択
して、１ビットデータを多段のラッチ回路を介して順次
転送する構成に比べて、リードレジスタ群２０から複数
ビットのデータを選択し、その後に１ビットを選択して
出力する構成とすることにより、リードレジスタ群２０
からデータ出力端子４の間の段数（ステージ数）を低減
することができ、信号伝搬遅延をもたらすことなく高速
でデータを出力することができる。

【００７１】［具体的構成１］図５は、図４に示す同期
型半導体記憶装置のデータ読出部の構成を具体的に示す
図である。図５においては、センスアンプ群１からの８
ビットデータを格納するレジスタ群２０と、このレジス
タ群２０に格納されたデータをデータ出力端子４へ伝達
する部分の構成のみが示される。なお、データ出力端子
４は、書込データおよび読出データが共通に与えられる
端子であってもよく、読出データのみが与えられるデー
タ出力専用端子であってもよい。以下の説明において
は、前述したように、読出データを伝達することを強調
するために、端子４は、データ出力端子と称す。

【００７２】図５において、レジスタ群２０は、グロー
バルＩＯバスＧＩＯ（図３参照）に含まれる８ビットデ
ータ線ＩＯ０〜ＩＯ７それぞれに対応して設けられるリ
ードレジスタ回路２０ａ０〜２０ａ７と、リードレジス
タ回路２０ａ０〜２０ａ７それぞれの出力部に設けられ
るトライステートバッファ２０ｂ０〜２０ｂ７を含む。
リードレジスタ回路２０ａ０〜２０ａ７の各々は、プリ
アンプイネーブル信号ＰＡＥに応答して活性化され、対
応のデータ線ＩＯ０〜ＩＯ７上のデータを増幅するプリ
アンプと、このプリアンプの出力信号をラッチするラッ
チ回路を含む。トライステートバッファ２０ｂ０〜２０
ｂ７の各々は、その制御ノードに与えられるラップアド
レスが活性状態となったときに活性状態とされ、対応の
リードレジスタ回路の出力信号をバッファ処理して出力
する。トライステートバッファ２０ｂ０〜２０ｂ７の各
々は、非活性時には出力ハイインピーダンス状態に設定
される。

【００７３】トライステートバッファ２０ｂ０および２
０ｂ１はその制御ノードにラップアドレスＲＷ０を受け
る。トライステートバッファ２０ｂ２および２０ｂ３は
その制御ノードにラップアドレスＲＷ１を受ける。トラ
イステートバッファ２０ｂ４および２０ｂ５は、その制
御ノードにラップアドレスＲＷ２を受ける。トライステ
ートバッファ２０ｂ６および２０ｂ７は、その制御ノー
ドにラップアドレスＲＷ３を受ける。これにより、２つ
のトライステートバッファが同時に活性状態とされる。
トライステートバッファ２０ｂ０、２０ｂ２、２０ｂ
４、および２０ｂ６の出力部は信号線６０に共通に接続
され、トライステートバッファ２０ｂ１、２０ｂ３、２
０ｂ５および２０ｂ７は、その出力部が共通に信号線６
２に接続される。トライステートバッファ２０ｂ０〜２
０ｂ７の出力部を交互に異なる信号線６０および６２に
接続することにより、同時に活性状態とされるトライス
テートバッファの出力する信号を並列に伝達することが
できる。なお、プリアンプイネーブル信号ＰＡＥおよび
ラップアドレスＲＷ０〜ＲＷ３は、図３に示すクロック
信号ＣＬＫ１に対応する。

【００７４】ラッチ回路３０は、このリードレジスタ群
２０から出力される２ビットデータそれぞれをラッチす
るために２つのラッチ部分３０ａおよび３０ｂを含む。
ラッチ部分３０ａは、ラッチ３０ａａおよび３０ａｂ
と、活性制御信号ＲＷａに応答して活性状態とされるト
ライステートバッファ３０ａｃと、クロック信号ＣＬＫ
ａに応答して導通し、信号線６０上の信号をラッチ３０
ａａへ伝達するゲート３０ａｄと、信号／ＣＬＫａに応
答して導通して、ラッチ３０ａａのラッチする信号をラ
ッチ３０ａｂへ伝達するゲート３０ａｅを含む。ラッチ
３０ａａおよび３０ａｂの各々は、２段のインバータ回
路で構成される。ゲート３０ａｄおよび３０ａｅの各々
は、ｎチャネルＭＯＳトランジスタで構成され、それら
のゲートに与えられるクロック信号ＣＬＫａおよび／Ｃ
ＬＫａがハイレベルとなったときに導通するように示さ
れる。しかしながら、ゲート３０ａｂおよび３０ａｅ
は、ＣＭＯＳトランジスタで構成される双方向トランス
ミッションゲート、またはその制御ノードへ与えられた
クロック信号がハイレベルまたはローレベルの活性状態
となったときに活性状態とされる３状態バッファまたは
３状態インバータバッファで構成されてもよい。

【００７５】ラッチ部３０ｂは、ラッチ部３０ａと同
様、ラッチ３０ｂａおよび３０ｂｂと、制御信号ＲＷｂ
に応答して活性状態とされてラッチ３０ｂｂがラッチす
る信号をバッファ処理して出力するトライステートバッ
ファ３０ｂｃを含む。ラッチ３０ｂａおよび３０ｂｂの
各々は、２段のインバータで構成される。

【００７６】ラッチ部３０ｂは、さらに、クロック信号
ＣＬＫａに応答して導通し、信号線６２上の信号をラッ
チ３０ｂａへ伝達するゲート３０ｂｄと、クロック信号
／ＣＬＫａに応答して導通し、ラッチ３０ｂａのラッチ
する信号をラッチ３０ｂｂへ伝達するゲート３０ｂｅを
含む。ゲート３０ｂｄおよび３０ｂｅは、ｎチャネルＭ
ＯＳトランジスタで構成されるように示されるが、これ
らは、またＣＭＯＳトランスミッションゲートまたはト
ライステートバッファで構成されてもよい。トライステ
ートバッファ３０ａｃおよび３０ｂｃの出力部は共通に
接続され、これらのトライステートバッファ３０ａｃお
よび３０ｂｃの出力信号の一方が、図示しない出力バッ
ファ回路を介してデータ出力端子４へ伝達される。

【００７７】図５に示す構成において、第１ステージ
は、図示しないセンスアンプ群とレジスタ群２０に含ま
れるリードレジスタ回路２０ａ０〜２０ａ７の出力部ま
での構成を含む。第２ステージは、トライステートバッ
ファ２０ｂ０〜２０ｂ７の入力部からラッチ回路３０の
ゲート３０ａｅおよび３０ｂｅの入力端（ラッチ３０ａ
ａおよび３０ｂａに近い端部）までの部分を含む。第３
ステージは、ラッチ回路３０のゲート３０ａｅおよび３
０ｂｅの他方ノード（ラッチ３０ａｂおよび３０ｂｂに
近いノード）からデータ出力端子４までの部分を含む。
ラップアドレスＲＷ０〜ＲＷ３は、データ読出時に、Ｙ
アドレスＹ０〜Ｙｋのうちのたとえば２ビットＹ１およ
びＹ２をデコードして、そのデコード結果に従って発生
される。制御信号ＲＷａおよびＲＷｂは、Ｙアドレスビ
ットＹ０の値に従ってデータ読出時に発生される（活性
状態とされる）。クロック信号ＣＬＫａおよび／ＣＬＫ
ａならびに制御信号ＲＷａおよびＲＷｂが、図３に示す
クロック信号ＣＬＫ２に対応する。次に、この図５に示
す構成の動作をそのタイミングチャート図である図６を
参照して説明する。

【００７８】クロックサイクル０においてリードコマン
ド与えられる以前において、図示しないセンスアンプ群
には、メモリセルアレイにおいて選択されたメモリセル
のデータが保持されている。

【００７９】クロックサイクル０において、リードコマ
ンドが与えられると、そのとき同時に与えられるＹアド
レスに従って列選択動作が行なわれ、センスアンプ群１
（図３参照）に保持されているデータから８ビットのデ
ータ（１つのデータ出力端子について：以下の説明にお
いても同様とする）が選択され、この選択された８ビッ
トのデータがグローバルＩＯ線ＩＯ０〜ＩＯ７を介して
リードレジスタ回路２０ａ０〜２０ａ７へ並列に与えら
れる。このリードコマンドが与えられると、続いてプリ
アンプイネーブル信号ＰＡＥ（図６に示さず）が活性状
態とされ、リードレジスタ回路２０ａ０〜２０ａ７に含
まれるプリアンプが活性状態とされ、グローバルＩＯ線
ＩＯ０〜ＩＯ７上に伝達されたデータ信号が増幅され、
次いでリードレジスタ回路２０ａ０〜２０ａ７それぞれ
において、対応のデータがラッチされる。このリードレ
ジスタ回路２０ａ０〜２０ａ７のラッチするデータが確
定状態とされるまでには、３クロックサイクル（３ＣＬ
Ｋ）が必要であり、クロックサイクル３においてレジス
タ群２０に格納されるデータが確定状態となる。

【００８０】リードコマンドが与えられてから３クロッ
クサイクルが経過すると、ラップアドレスが活性状態と
される。図６において、ラップアドレスＲＷ０、ＲＷ
１、ＲＷ２、およびＲＷ３が順次活性状態とされる状態
が一例として示される。最初に活性化されるラップアド
レスは、リードコマンドと同時に与えられたＹアドレス
の値により決定される。ラップアドレスＲＷ０〜ＲＷ３
は、それぞれ２クロックサイクル期間活性状態とされ
る。

【００８１】ラップアドレスＲＷ０が活性状態となる
と、図５に示すトライステートバッファ２０ｂ０および
２０ｂ１が活性状態とされ、リードレジスタ回路２０ａ
０および２０ａ１に格納されたデータがそれぞれ信号線
６０および６２上に伝達される。このラップアドレスが
確定状態とされてから１クロックサイクル経過後に、ク
ロック信号ＣＬＫａがハイレベルの活性状態とされ、ゲ
ート３０ａｄおよび３０ｂｄが導通状態とされる。これ
により信号線６０および６２上のデータがゲート３０ａ
ｄおよび３０ｂｄを介してラッチ３０ａａおよび３０ｂ
ａへそれぞれ伝達されてラッチされる。クロック信号／
ＣＬＫａは、クロック信号ＣＬＫａと相補なクロック信
号であり、このときにはローレベルの非活性状態にあ
る。このクロック信号ＣＬＫａはクロック信号ＣＬＫの
２倍の周期を有しており、１クロックサイクル期間ハイ
レベルとなる。これにより、まずラッチ３０ａａ、３０
ｂａのラッチするデータＱａがクロックサイクル５にお
いて確定状態とされ、ラッチ３０ａａおよび３０ｂａに
データＱａ０およびＱａ１がそれぞれラッチされる。

【００８２】クロックサイクル５において、ラッチ３０
ａａおよび３０ｂａのラッチするデータが確定状態とな
ると、クロック信号ＣＬＫａがローレベルとなり、応じ
てクロック信号／ＣＬＫａがハイレベルとなり、ゲート
３０ａｅおよび３０ｂｅが導通状態とされる。このとき
また同時に制御信号ＲＷａがハイレベルの活性状態とな
り、トライステートバッファ３０ａｃが活性状態とされ
る。これにより、ラッチ３０ａａにラッチされたデータ
がラッチ３０ａｂおよびトライステートバッファ３０ａ
ｃを介してデータ出力端子４へ伝達される。このゲート
３０ｂｅからデータ出力端子４までの間の部分の第３ス
テージが１クロックサイクルでデータを転送することが
でき、クロックサイクル６において、有効データＤＱ０
が出力される。次のクロックサイクル６においては、制
御信号ＲＷｂがハイレベルの活性状態とされる。このと
きにはゲート３０ｂｅは非導通状態にあるため、制御信
号ＲＷｂの活性化に応答してトライステートバッファ３
０ｂｃを介してラッチ３０ｂｂからデータがデータ出力
端子４へ伝達され、クロックサイクル７においてデータ
ＤＱ１が有効状態とされる。

【００８３】このトライステートバッファ３０ａｃおよ
び３０ｂｃを介してのデータ出力動作と並行して、次の
新たなデータのレジスタ群２０からラッチ回路３０への
転送が行なわれる。すなわち、クロックサイクル５にお
いて、次のラップアドレスＲＷ１が活性状態とされ、ト
ライステートバッファ２０ｂ２および２０ｂ３が活性状
態となり、リードレジスタ回路２０ａ２および２０ａ３
に格納されたデータが信号線６０および６２上に伝達さ
れる。クロックサイクル６において、クロック信号ＣＬ
Ｋａがハイレベルとなり、ゲート３０ａｄおよび３０ｂ
ｄが導通し、このリードレジスタ回路２０ａ２および２
０ａ３の格納するデータがラッチ３０ａａおよび３０ｂ
ａによりラッチされる。このリードレジスタ回路２０ａ
２および２０ａ３からのデータは、ラッチ３０ａａおよ
び３０ｂａによりそれぞれラッチされ、クロックサイク
ル７において確定状態とされる。

【００８４】このクロックサイクル７においてラッチ３
０ａａおよび３０ｂａのラッチするデータが確定状態と
なると、クロック信号ＣＬＫａがローレベルの非活性状
態となり、応じてクロック信号／ＣＬＫａがハイレベル
の活性状態となり、ゲート３０ａｅおよび３０ｂｅが導
通し、ラッチ３０ａａおよび３０ｂａからラッチ３０ａ
ｂおよび３０ｂｂへのデータ転送が行なわれる。このク
ロックサイクル７において、再び制御信号ＲＷａがハイ
レベルの活性状態となり、トライステートバッファ３０
ａｃを介してラッチ３０ａｂのラッチデータがデータ出
力端子４へ出力される。それによりクロックサイクル８
において、リードレジスタ回路２０ａ２に格納されたデ
ータＱａ２に対応するデータＤＱ２が確定状態とされ
る。

【００８５】以降この動作を繰り返すことにより、クロ
ック信号ＣＬＫの立上がりごとに、有効データを順次出
力することができる。

【００８６】上述のように、ラップアドレスＲＷ０〜Ｒ
Ｗ３を２クロックサイクルごとに変化させ、２ビットデ
ータを並列にラッチ回路３０へ伝達し、ラッチ回路でこ
れらの２ビットデータをラッチした後に順次（交互に）
データを出力することにより、高速クロック信号に同期
して正確にデータを出力することができる。特に、信号
線６０および６２には、それぞれトライステートバッフ
ァが４つ結合されるだけであり、従来の８個のトライス
テートバッファが接続される構成に比べて信号線６０お
よび６２それぞれの配線容量（ゲート容量）を低減する
ことができ、高速で信号線６０および６２上の信号を変
化させることができる。またラッチ回路３０内において
２段のラッチ構成とすることにより、確実に信号線６０
および６２上の信号をラッチして出力することができ
る。また、ラッチ回路は２段のラッチ構成とされるが、
ラッチ３０ａａおよび３０ｂａは２クロックサイクル期
間与えられた信号をラッチしており、その動作周波数は
クロック信号ＣＬＫの周波数よりも低くなり、信号遅延
の影響を受けることなく確実に与えられたデータをラッ
チすることができる。応じて、ラッチ３０ａｂおよび３
０ｂｂは、正確にラッチ３０ａａおよび３０ｂａにラッ
チされたデータを増幅しかつラッチしてトライステート
バッファ３０ａｃおよび３０ｂｃを介して出力すること
ができる。

【００８７】クロック信号ＣＬＫａおよび／ＣＬＫａは
クロック信号ＣＬＫの２倍のクロック周期を有してお
り、ゲート３０ａｄ、３０ａｅ、３０ｂｄおよび３０ｂ
ｅにおけるゲート伝搬遅延が生じても、そのクロック信
号ＣＬＫａおよび／ＣＬＫａのクロックサイクルにおい
て無視することのできる程度の値とされるため（クロッ
ク信号ＣＬＫの２倍の動作周期を有するため）、正確か
つ確実にラッチ３０ａａとラッチ３０ａｂの間およびラ
ッチ３０ｂａおよびラッチ３０ｂｂの間でデータの転送
を行なうとともにラッチ動作を行なうことができる。ラ
ッチ３０ａａおよび３０ｂａよりもラッチ３０ａｂおよ
び３０ｂｂのトランジスタサイズを大とすれば、ラッチ
３０ａａ，３０ｂａの出力容量を増大させずに高速デー
タ転送が可能となる。

【００８８】なお、図６に示すタイミングチャート図に
おいては、制御信号ＲＷａおよびＲＷｂは、クロック信
号ＣＬＫと同期して発生されるように示されまたそのハ
イレベルの期間もクロックＣＬＫとほぼ同一であるよう
に示される。しかしながら、この制御信号ＲＷａおよび
ＲＷｂのハイレベルの期間は１クロックサイクル（１Ｃ
ＬＫ）期間であってもよい（この場合には、制御信号Ｒ
ＷａおよびＲＷｂは、データ読出動作時において、２相
の互いに重なり合わないクロック信号となる）。

【００８９】以上のように、この図５に示す構成に従え
ば、リードレジスタ群の出力信号線に付随するゲート容
量を低減することができ、高速でこのレジスタ群の出力
信号線の信号を変化させることができ、信号伝搬遅延の
影響を受けることなく高速でデータを出力することがで
きる。またこのとき、ラッチ回路３０ａおよび３０ｂ
は、実質的に、クロック信号ＣＬＫの２倍の周期で動作
しているため、ゲート遅延の影響を受けることなく確実
に与えられたデータ信号のラッチおよび伝搬を行なうこ
とができ、ゲート伝搬遅延およびラッチ動作遅延の影響
を受けることなく、正確なデータを伝達するとともにラ
ッチすることができる。

【００９０】［具体的構成２］図７は、図３に示す同期
型半導体記憶装置のデータ読出部の第２の具体的構成を
示す図である。図７において、レジスタ群２０は、グロ
ーバルＩＯ線ＩＯ０〜ＩＯ７を介して与えられるデータ
信号を格納するリードレジスタ回路２０ａ０〜２０ａ７
と、リードレジスタ回路２０ａ０〜２０ａ７それぞれの
出力部に配置されるトライステートバッファ２０ｃ０〜
２０ｃ７を含む。リードレジスタ回路２０ａ０〜２０ａ
７は、図５に示すものと同じ構成を備える。すなわち、
プリアンプイネーブル信号ＰＡＥに応答して活性化さ
れ、対応のグローバルＩＯ線上のデータ増幅するプリア
ンプと、このプリアンプの出力信号をラッチするラッチ
回路を備える。

【００９１】トライステートバッファ２０ｃ０〜０ｃ７
は、ラップアドレスＲＷ０〜ＲＷ７をそれぞれの制御ノ
ードに受ける。トライステートバッファ２０ｃ０〜２０
ｃ７は、それそれ対応のラップアドレスＲＷ０〜ＲＷ７
が活性状態とされたときに活性状態とされ、対応のラッ
プアドレスＲＷ０〜ＲＷ７が非活性状態のときは、出力
ハイインピーダンス状態とされる。トライステートバッ
ファ２０ｃ０、２０ｃ２、２０ｃ４、および２０ｃ６
は、活性化時、出力信号を信号線６０上に伝達する。ト
ライステートバッファ２０ｃ１、２０ｃ３、２０ｃ５お
よび２０ｃ７は、活性化時、出力信号を信号線６２上に
伝達する。

【００９２】ラッチ回路３０は、信号線６０上の信号を
ラッチし出力するラッチ回路３０ａと、信号線６２上の
信号をラッチし出力するラッチ回路３０ｂを含む。ラッ
チ回路３０ａは、２段のインバータで構成されるラッチ
３０ａｆと、制御信号ＲＷａの活性化時にラッチ３０ａ
ｆのラッチするデータをバッファ処理して出力するトラ
イステートバッファ３０ａｇと、クロック信号ＣＬＫａ
に応答して導通し、信号線６０上の信号をラッチ３０ａ
ｆへ伝達するゲート３０ａｈを含む。ラッチ３０ｂは、
２段のインバータで構成されるラッチ３０ｂｆと、制御
信号ＲＷｂに応答して活性化され、ラッチ３０ｂｆのラ
ッチデータを伝達するトライステートバッファ３０ｂｇ
と、クロック信号ＣＬＫｂに応答して導通し、信号線６
２上の信号をラッチ３０ｂｆへ伝達するゲート３０ｂｈ
を含む。トライステートバッファ３０ａｇおよび３０ｂ
ｇの出力部は共通に接続される。次に、この図７に示す
構成の動作をそのタイミングチャート図である図８を参
照して説明する。

【００９３】クロックサイクル０において、リードコマ
ンドが与えられる。このリードコマンドに従って、図示
しないセンスアンプ群から８ビットのデータが選択さ
れ、リードレジスタ回路２０ａ０〜２０ａ７に格納され
る。リードレジスタ回路２０ａ０〜２０ａ７の格納デー
タが確定するのに３クロックサイクルが必要とされ、し
たがってクロックサイクル３においてこのレジスタ群２
０の格納データが確定状態とされる。

【００９４】レジスタ群２０の格納データが確定状態と
なると、ラップアドレスＲＷ０〜ＲＷ７が、リードコマ
ンドと同時に与えられたＹアドレスに従って所定の順序
で順次発生される。図８においては、ラップアドレスＲ
Ｗ０〜ＲＷ７が順次発生（活性化）される状態が一例と
して示される。これらのラップアドレスＲＷ０〜ＲＷ７
は、それぞれ１クロックサイクル期間ハイレベル（活性
状態）を維持する。ラップアドレスＲＷ０が活性状態と
されると、トライステートバッファ２０ｃ０が活性状態
となり、リードレジスタ回路２０ａ０に格納されたデー
タを信号線６０上に伝達する。信号線６０上の信号電位
が変化すると、クロックサイクル４において、まずクロ
ック信号ＣＬＫａがハイレベルに立上がり、ゲート３０
ａｈが導通状態とされる。ラッチ３０ａｆにより、信号
線６０上のデータがラッチされ、クロックサイクル５に
おいて、このラッチ３０ａｆのラッチデータが確定状態
となる。一方、クロックサイクル４において、ラップア
ドレスＲＷ０が非活性状態とされ、次のラップアドレス
ＲＷ１が活性状態とされ、トライステートバッファ２０
ｃ１が活性状態とされ、リードレジスタ回路２０ａ１の
格納データが信号線６２上に伝達される。クロックサイ
クル５において、クロック信号ＣＬＫｂがハイレベルな
り、ゲート３０ｂｈが導通し、ラッチｂｆのラッチデー
タＱｄが変化する。このラッチ３０ｂｆのラッチデータ
Ｑｄは、クロックサイクル６おいて確定状態とされる。

【００９５】ラッチ３０ｂにおけるラッチ動作と並行し
て、クロックサイクル５において、制御信号ＲＷａが活
性状態（図８においてハイレベルとして示す）とされ、
トライステートバッファ３０ａが活性状態とされる。こ
れにより、クロックサイクル５において確定状態とされ
ていたラッチ３０ａｆのラッチデータＱｃ（Ｑｃ０）が
データ出力端子４へ伝達される。このデータ出力端子４
のデータＤＱがクロックサイクル６おいて確定状態とさ
れ、最初のデータＤＱ０が出力される。

【００９６】一方、ラッチ回路３０ｂにおいては、ラッ
チ３０ｂｆのラッチデータＱｄ０がクロックサイクル６
において確定状態となり、クロックサイクル６において
制御信号ＲＷｂがハイレベルの活性状態とされ、トライ
ステートバッファ３０ｂｇを介してデータ出力端子４
へ、このラッチ３０ｂｆのラッチするデータが出力され
る。これにより、クロックサイクル７において、ラッチ
３０ｂｆのラッチデータＱｄに対応するデータＤＱ１が
確定状態となる。制御信号ＲＷａおよびＲＷｂは、互い
に重なり合わない２相のクロック信号を構成する。した
がって、トライステートバッファ３０ａｇおよび３０ｂ
ｇの出力データの衝突は生じない。

【００９７】以降、クロックサイクル５、７、および９
において、ラップアドレスＲＷ２、ＲＷ４、およびＲＷ
６がそれぞれ活性状態とされ、一方、クロックサイクル
６、８および１０において、ラップアドレスＲＷ３、Ｒ
Ｗ５、およびＲＷ７が活性状態とされる。ラップアドレ
スＲＷ０、ＲＷ２、ＲＷ４、およびＲＷ６と相補的にク
ロック信号ＣＬＫａをハイレベルの活性状態とし、ラッ
プアドレスＲＷ１、ＲＷ３、ＲＷ５およびＲＷ７と相補
的にクロック信号ＣＬＫｂをハイレベルの活性状態とす
る。これにより、信号線６０および６２上に電位が確実
に変化した後に、ラッチ３０ａｆおよび３０ｂｆのラッ
チ動作が行なわれ、確実に２クロックサイクル経過後に
ラッチ３０ａｆおよび３０ｂｆにより対応のリードレジ
スタ回路からの出力データがラッチされる。

【００９８】このクロック信号ＣＬＫａおよびＣＬＫｂ
それぞれと相補的に制御信号ＲＷａおよびＲＷｂを活性
状態とする。これにより、ラッチ回路３０ａおよび３０
ｂそれぞれにおいてラッチされたデータＱｃおよびＱｄ
が確定状態とされた後にトライステートバッファ３０ａ
ｇおよび３０ｂｇを活性状態とすることができ、正確な
データをデータ出力端子４へ伝達することができる。

【００９９】また、この図７に示す構成においては、ラ
ッチ回路３０ａおよび３０ｂは、データのラッチおよび
データの出力を互いに相補的に実行しており、リードレ
ジスタ回路２０ａ０〜２０ａ７からデータ出力端子４へ
のデータ転送を実効的にパイプライン態様で行なうこと
ができ、高速データ転送を確実に行なうことができる。
ラッチ回路３０ａがデータラッチする期間においてはラ
ッチ回路３０ｂがデータを出力しており、ラッチ回路３
０ｂがデータをラッチする期間においてはラッチ回路３
０ａがデータを出力している。したがって、これらのラ
ッチ回路３０ａおよび３０ｂの動作周期は、実効的に２
クロックサイクルとされ、その動作周波数が低減され、
十分余裕をもって正確な信号をラッチ出力することがで
きる。

【０１００】図７に示す構成のように、ラッチ回路３０
ａおよび３０ｂに、交互にラッチ動作およびデータ出力
を交互に行なわせ、さらにラッチ回路３０ａおよび３０
ｂそれぞれにおいて、クロックサイクルごとにデータ出
力およびラッチを交互に実行することにより、ラッチ回
路３０の内部のゲート段数を低減することができ、ゲー
ト伝搬遅延の影響を大幅に低減することができ、正確か
つ高速でデータ信号のラッチおよび出力を行なうことが
できる。

【０１０１】なお、ゲート３０ａｈおよび３０ｂｈは、
ＣＭＯＳトランスミッションゲートまたはトライステー
トバッファで構成されてもよい。また、トライステート
バッファ２０ｃ０〜２０ｃ７および３０ａｇおよび３０
ｂｇは、トライステートインバータバッファで構成され
てもよい。

【０１０２】さらに、信号線６０および６２にそれぞれ
ラッチ３０ａｆおよび３０ｂｆと同様の構成のラッチ回
路が設けられてもよい。これにより、ラップアドレスＲ
Ｗ０〜ＲＷ７が非活性状態とされ、次のラップアドレス
が活性状態とされるまで、信号線６０および６２がハイ
インピーダンス状態とされるのを防止することができ、
信号線６０および６２上のデータ信号を確実に保持する
ことができる。

【０１０３】この信号線６０および６２に、ラッチ３０
ａｆおよび３０ｂｆと同様のラッチを設ける構成は、ま
た図５に示す構成に適用されてもよい。

【０１０４】以上のように、この図７に示す構成に従え
ば、リードレジスタ群からのデータ出力をパイプライン
的に実行し、ラッチ回路におけるラッチおよびデータ出
力をまたパイプライン的に実行するため、ラッチ回路３
０ａおよび３０ｂのラッチおよび出力動作が交互に行な
われ、これらのラッチ回路３０の動作周波数を低減する
ことができるとともにそのゲート段数をも低減すること
ができ、ゲート伝搬遅延の影響を受けることなく高速か
つ正確にリードレジスタ回路群２０に格納されたデータ
をデータ出力端子４へ伝達することができる。

【０１０５】［変更例］図９は、図３に示すデータ読出
部の変更例の構成を示す図である。この図９に示す構成
においては、レジスタ群２０から４ビットのデータを選
択してラッチ回路にラッチし、次いでラッチ回路から１
ビットずつデータをデータ出力端子４へ伝達する。

【０１０６】レジスタ群２０は、グローバルＩＯ線ＩＯ
０〜ＩＯ７上の信号をプリアンプイネーブル信号ＰＡＥ
に応答して増幅してラッチする８ビットのリードレジス
タ回路２０ａ０〜２０ａ７と、リードレジスタ回路２０
ａ０〜２０ａ７それぞれに対応して設けられ、活性化時
対応のリードレジスタ回路の出力信号を伝達するトライ
ステートバッファ２０ｄ０〜２０ｄ７を含む。トライス
テートバッファ２０ｄ０〜２０ｄ７の制御ノード上へ
は、ラップアドレスＲＷ０〜ＲＷ７がそれぞれ与えられ
る。トライステートバッファ２０ｄ０および２０ｄ４の
出力は共通に信号線７０に接続される。トライステート
バッファ２０ｄ１および２０ｄ５の出力部は共通に信号
線７２に接続される。トライステートバッファ２０ｄ２
および２０ｄ６の出力部は共通に信号線７４に接続され
る。トライステート２０ｄ３および２０ｄ７の出力部は
共通に信号線７６に接続される。ラップアドレスＲＷ０
〜ＲＷ７は、後に説明するが、２クロックサイクル期間
活性状態とされ、かつ各クロックサイクルごとに順次活
性状態とされる。

【０１０７】ラッチ回路３０は、信号線７０上の信号を
ラッチし出力するためのラッチ回路３０ａと、信号線７
２上の信号をラッチし出力するためのラッチ回路３０ｂ
と、信号線７４上の信号をラッチし出力するラッチ回路
３０ｃと、信号線７６上の信号をラッチし出力するラッ
チ回路３０ｄを含む。ラッチ回路３０ａは、２段のイン
バータで構成されるラッチ３０ａａと、制御信号ＲＷａ
に応答して活性化され、ラッチ３０ａａのラッチするデ
ータＱａを信号線７８へ伝達するトライステートバッフ
ァ３０ａｇと、クロック信号ＣＬＫａに応答して導通
し、信号線７０上の信号をラッチ３０ａａへ伝達するゲ
ート３０ａｈを含む。ラッチ回路３０ｂは、２段のイン
バータで構成されるラッチ３０ｂａと、制御信号ＲＷｂ
に応答して活性化され、ラッチ３０ｂａのラッチするデ
ータＱｂを信号線７８上へ伝達するトライステートバッ
ファ３０ｂｇと、クロック信号ＣＬＫｂに応答して導通
し、信号線７２上の信号をラッチ３０ｂａへ伝達するゲ
ート３０ｂｈを含む。ラッチ回路３０ｃは、２段のイン
バータで構成されるラッチ３０ｃａと、制御信号ＲＷｃ
に応答して活性化され、活性化時ラッチ３０ｃａをラッ
チするデータＱｃを信号線７８上へ伝達するトライステ
ートバッファ３０ｃｇと、クロック信号ＣＬＫｃに応答
して導通し、信号線７４上の信号をラッチ３０ｃａへ伝
達するゲート３０ｃｈを含む。ラッチ回路３０ｄは、２
段のインバータで構成されるラッチ３０ｄａと、制御信
号ＲＷｄに応答して活性化され、ラッチ３０ｄａのラッ
チするデータＱｄを信号線７８上へ伝達するトライステ
ートバッファ３０ｄｇと、クロック信号ＣＬＫｄに応答
して導通し、信号線７６上の信号をラッチ３０ｄａへ伝
達するゲート３０ｄｈを含む。

【０１０８】この図９に示す構成においても、ゲート３
０ａｈ、３０ｂｈ、３０ｃｈ、および３０ｄｈは、ＣＭ
ＯＳトランスミッションゲート、またはトライステート
バッファで構成されてもよい。またトライステートバッ
ファ２０ｄ０〜２０ｄ７および３０ａｇ〜３０ｄｇは、
トライステートインバータバッファで構成されてもよ
い。また、信号線７０、７２、７４および７６それぞれ
において、ラッチ３０ａａ〜３０ｄａと同様の構成のラ
ッチが設けられてもよい。次にこの図９に示す構成の動
作をこのタイミングチャート図である図１０を参照して
説明する。

【０１０９】クロックサイクル０において、リードコマ
ンドが与えられて、クロックサイクル３において、レジ
スタ群２０の格納データ（リードレジスタ回路２０ａ０
〜２０ａ７の格納データ）が確定状態となる。レジスタ
群２０の格納データが確定状態とされると、次いでラッ
プアドレスＲＷ０〜ＲＷ７がそれぞれ順次リードコマン
ドと同時に与えられたＹアドレスに従って活性状態とさ
れる。図１０においては、ラップアドレスＲＷ０〜ＲＷ
７が順次活性状態とされるシーケンスが一例として示さ
れる。ラップアドレスＲＷ０がクロックサイクル３にお
いてハイレベルの活性状態とされると、トライステート
バッファ２０ｄ０が活性状態とされ、信号線７０上にリ
ードレジスタ回路２０ａ０に格納されたデータが伝達さ
れる。信号線７０上のデータ信号が変化すると、次いで
クロック信号ＣＬＫａがハイレベルとなり、ゲート３０
ａｈが導通状態とされる。これにより、信号線７０上の
信号がラッチ３０ａａに伝達されてそこでラッチされ
る。このクロック信号ＣＬＫａは２クロックサイクル期
間ハイレベルを維持する。

【０１１０】ラップアドレスＲＷ１が次いでクロックサ
イクル４においてハイレベルの活性状態とされると、信
号線７２上にリードレジスタ回路２０ａ１の格納するデ
ータがトライステートバッファ２０ｄ１を介して伝達さ
れる。この信号線７２上の信号が変化すると、次いでク
ロックサイクル５において、クロック信号ＣＬＫｂがハ
イレベルの活性状態とされ、ゲート３０ｂｈの格納デー
タが確定状態される。このトライステートバッファ２０
ｄ０〜２０ｄ７の入力部からラッチ回路３０ａ〜３０ｄ
のラッチまでの部分すなわち第２ステージにおいてデー
タ転送に要する時間は２クロックサイクルである。した
がって、ラッチ回路３０ａにおいては、クロックサイク
ル３においてトライステートバッファ２０ｄ０が活性状
態とされてから、２クロックサイクル経過後のクロック
サイクル５において、そのラッチデータＱａが確定状態
とされる。以降順次トライステートバッファ２０ｄ２、
および２０ｄ３が活性状態とされ、ラッチ回路３０ｃお
よび３０ｄの格納するラッチデータＱｃおよびＱｄがそ
れぞれ２クロックサイクル経過後に確定状態とされる。

【０１１１】ラッチ回路３０ａにおいては、そのラッチ
データＱａが確定するクロックサイクル５において、制
御信号ＲＷａがハイレベルの活性状態とされ、トライス
テートバッファ３０ａｇが活性状態とされる。これによ
り、ラッチ３０ａａにラッチされたデータが信号線７８
上に伝達され、１クロックサイクル経過後にデータ出力
端子４上のデータＤＱが確定状態とされる。以降、各ク
ロックサイクルごとに、制御信号ＲＷｂ、ＲＷｃおよび
ＲＷｄが順次活性状態とされ、ラッチ回路３０ｂ、３０
ｃおよび３０ｄに格納されたラッチデータＱｂ、Ｑｃ、
およびＱｄが順次信号線７８を介してデータ出力端子４
上に伝達される。これらの出力データを図１０において
は、データＤＱ０〜ＤＱ３として示す。

【０１１２】ラップアドレスＲＷ３が活性状態とされる
と、次のクロックサイクル７において、ラップアドレス
ＲＷ４が活性状態とされる。それにより、信号線７０上
の信号がリードレジスタ回路２０ａ４に格納されたデー
タに対応する信号電位へ変化する。このラップアドレス
ＲＷ４が活性化されると、次のクロックサイクルにおい
て、クロック信号ＣＬＫａがハイレベルの活性状態とさ
れ、ゲート３０ａｈが導通状態となり、ラッチ３０ａａ
のラッチデータが新しいデータにより置換えられる。以
降各クロックサイクルごとに、ラッチ回路３０ｂ〜３０
ｄのラッチデータＱｂ〜Ｑｄが新しいデータにより更新
される。ラッチ回路３０ａ〜３０ｄにおいて、それぞれ
のラッチデータが確定するクロックサイクルにおいて、
制御信号ＲＷａ〜ＲＷｄが活性状態とされ、これらのラ
ッチ回路３０ａ〜３０ｄの格納するラッチデータＱａ〜
Ｑｄが信号線７８を介してデータ出力端子４へ順次各ク
ロックサイクルごとに出力される。

【０１１３】上述の構成のように、ラッチ回路を４つ並
列に設け、このラッチ回路３０ａ〜３０ｄをパイプライ
ン的に互いに重なり合うようにラッチ動作を行なわせ、
かつデータ出力動作を各クロックサイクルごとに順次切
換える構成とすることにより、各ラッチ回路３０ａ〜３
０ｄのラッチ動作周波数を低減することができ、十分余
裕をもって正確なデータをラッチすることができる。ま
た、信号線７０、７２、７４および７６にはそれぞれト
ライステートバッファが２つ結合されるだけであり、そ
のゲート容量は小さく、応じて配線容量が小さくなり、
これらの信号線７０、７２、７４および７６の信号変化
を高速で行なわせることができ、高速動作時において
も、トライステートバッファ２０ｄ０〜２０ｄ７の出力
信号に従ってラッチ３０ａ〜３０ｄのラッチデータＱａ
〜Ｑｄを正確に対応する信号電位に変化させることがで
きる。またこの図９に示す構成において、ラッチ回路は
１段のラッチを備えているだけであり、ゲート３０ａｈ
〜３０ｄｈのゲート伝搬遅延およびラッチ３０ａａ〜３
０ｄａのラッチ遅延の影響を受けることなく確実にこれ
らのラッチのラッチデータを正確な安定状態に設定する
ことができる。またゲート段数も少ないため、ゲート遅
延による信号伝搬遅延は生じることがなく、第２ステー
ジの信号伝達を正確に行なうことができる。

【０１１４】なお、図１０に示すタイミングチャート図
において、クロック信号ＣＬＫ〜ＣＬＫｄは、それぞれ
対応のラップアドレスが活性状態とされてから１クロッ
クサイクル経過後に活性状態とされている。これらのク
ロック信号ＣＬＫａ〜ＣＬＫｄは、それぞれ対応のラッ
プアドレスの活性状態と同期して活性状態とされるよう
に構成されてもよい。また、制御信号ＲＷａ〜ＲＷｄ
は、それぞれ１クロックサイクル期間ハイレベルを維持
するように構成されてもよい。また図１０において破線
で示すように、これらの制御信号ＲＷａ〜ＲＷｄは、そ
れぞれ先のクロックサイクルのクロック信号ＣＬＫの立
下がりに同期してハイレベルへの活性状態へ変化する構
成が利用されてもよい。

【０１１５】図９に示す構成においても、レジスタ群か
らの出力動作をパイプライン的に実行しかつラッチ回路
におけるラッチ動作をもパイプライン的に実行し、デー
タ出力のみを各クロックサイクルごとに切換える構成と
することにより、ゲート段数を低減して高速かつ正確に
データをデータ出力端子へ伝達することができる。

【０１１６】［変更例２］図１１は、この発明の第１の
実施例の第２の変更例の構成を示す図である。この図１
１に示す構成においては、リードレジスタ回路２０ａ０
〜２０ａ７の出力部に設けられたトライステートバッフ
ァ２０ｃ０〜２０ｃ７は２つのグループに分割される。
トライステートバッファ２０ｃ０および２０ｃ４は、ラ
ップアドレス信号ＲＷ０の活性化時に活性状態とされ
る。トライステートバッファ２０ｃ１および２０ｃ５
は、ラップアドレス信号ＲＷ１の活性化時に活性状態と
される。トライステートバッファ２０ｃ２および２０ｃ
６はラップアドレス信号ＲＷ２の活性化時に活性状態と
される。トライステートバッファ２０ｃ３および２０ｃ
７は、ラップアドレス信号ＲＷ３の活性化時に活性状態
とされる。ラッチ回路３０は、信号線６０上の信号ＲＤ
０をバッファ処理するトライステートバッファ３０ａ
と、信号線６２上のデータ信号ＲＤ１をバッファ処理す
るトライステートバッファ３０ｂを含む。トライステー
トバッファ３０ａは、クロック信号ＣＬＫ０の活性化時
に活性状態とされ、トライステートバッファ３０ｂは、
クロック信号ＣＬＫ１の活性化時に活性状態とされる。
このラッチ回路３０は、さらに、トライステートバッフ
ァ３０ａおよび３０ｂの出力部に設けられる２段のイン
バータで構成されるラッチ３０ｌを含む。第１ステー
ジ、第２ステージおよび第３ステージの分割は先に説明
した構成と同じである。クロック信号ＣＬＫ０およびＣ
ＬＫ１は、図７に示す制御信号ＲＷａおよびＲＷｂに対
応する。次にこの図１１に示す構成の動作をタイミング
チャート図である図１２を参照して説明する。

【０１１７】クロックサイクル０においてリードコマン
ドが与えられる。リードコマンドが与えられてから３ク
ロックサイクル経過後レジスタ群２０に含まれるリード
レジスタ回路２０ａ０〜２０ａ７のデータが確定状態と
なる。図１２においては、このレジスタ群２０に格納さ
れるデータをＱ０〜Ｑ７で示す。リードレジスタ群２０
に含まれるデータＱ０〜Ｑ７が確定状態となったクロッ
クサイクル３において、ラップアドレス信号ＲＷ０が活
性状態とされる。これにより、トライステートバッファ
２０ｃ０および２０ｃ４が活性状態とされ、リードレジ
スタ回路２０ａ０および２０ａ３に格納されていたデー
タＱ０およびＱ４が信号線６０および６２上に伝達され
る。この信号線６０および６２上のデータ信号ＲＤ０お
よびＲＤ１が確定状態となるのに２クロックサイクル必
要とされる。この信号線６０および６２上のデータ信号
ＲＤ０およびＲＤ１が確定状態とされたクロックサイク
ル５において、クロック信号ＣＬＫ０がまず活性状態と
され、信号線６０上のデータ信号ＲＤ０（Ｑ０）がデー
タ出力端子４へ出力される。次のクロックサイクル６に
おいて、クロック信号ＣＬＫ１が活性状態とされ、応じ
てトライステートバッファ３０ｂが活性状態となり、デ
ータ出力端子４へ、信号線６２上のデータ信号ＲＤ１
（Ｑ４）が出力される。

【０１１８】クロックサイクル５において、ラップアド
レス信号ＲＷ１が活性状態とされる。このラップアドレ
ス信号ＲＷ１によりトライステートバッファ２０ｃ１お
よび２０ｃ５が活性状態とされ、信号線６０および６２
上のデータ信号が変化する。この信号線６０および６２
上のデータ信号ＲＤ０およびＲＤ１が確定状態とされる
までに、クロックサイクル６において、クロック信号Ｃ
ＬＫ１が活性状態とされ、トライステートバッファ３０
ｂが活性状態となる。これにより、ラップアドレス信号
ＲＷ１に従って信号線６２上のデータ信号ＲＤ１がデー
タＱ５に変化する前に、先に読出されていたデータＱ４
がデータ出力端子４へ伝達される。このトライステート
バッファ３０ｂが不活性状態とされた後に、ラップアド
レス信号ＲＷ１により読出されたデータＱ１およびＱ５
に応じた信号電位にデータ信号ＲＤ０およびＲＤ１が変
化する。すなわち、第２ステージにおいてデータ信号Ｒ
Ｄ０およびＲＤ１が確定状態となるまでに２クロックサ
イクル必要とされるため、この２クロックサイクルの間
に連続してデータ出力端子４へデータを読出すことによ
り、データの衝突を伴うことなく正確にデータの読出を
行なうことができる。

【０１１９】クロックサイクル７において、クロック信
号ＣＬＫ０が活性状態とされ、クロックサイクル８にお
いてクロック信号ＣＬＫ１が活性状態とされ、データＱ
１およびＱ５が順次データ出力端子４へ出力される。こ
のクロックサイクル７において、次のラップアドレス信
号ＲＷ２が活性状態とされ、クロック信号ＣＬＫ１の非
活性化後、信号線６０および６２上のデータ信号ＲＤ０
およびＲＤ１がトライステートバッファ２０ｃ２および
２０ｃ６により読出されたデータＱ２およびＱ６に対応
する電位となる。

【０１２０】クロックサイクル９においてラップアドレ
ス信号ＲＷ３が活性状態とされ、クロックサイクル１１
において、信号線６０および６２上のデータ信号ＲＤ０
およびＲＤ１がデータＱ３およびＱ７に対応する電位に
確定する。このクロックサイクル１１において、データ
信号ＲＤ０およびＲＤ１が変化する前に、クロックサイ
クル９および１０において、それぞれクロック信号ＣＬ
Ｋ０およびＣＬＫ１に従ってデータＱ２およびＱ６がデ
ータ出力端子４に出力される。

【０１２１】ラップアドレス信号ＲＷ０〜ＲＷ３は２ク
ロックサイクルの周期をもって変化する。したがって、
トライステートバッファ２０ｃ０〜２０ｃ７の動作速度
を遅くすることができ、正確に信号線６０および６２上
にデータを出力することができる。クロック信号ＣＬＫ
０およびＣＬＫ１の活性状態とされる期間は短くてもよ
い。ラッチ３０ｌにより、確実にトライステートバッフ
ァ３０ａおよび３０ｂにより出力されたデータをラッチ
することができるためである。

【０１２２】この図１１に示す構成に従えば、ラッチ回
路の構成要素数を低減することができ、またその制御信
号の発生タイミング制御も簡略化することが可能とな
る。また、この図１１に示す構成においても、また信号
線６０および６２に付随する寄生容量は低減されるた
め、高速でデータをデータ出力端子４へ伝達することが
できる。

【０１２３】なお、クロック信号ＣＬＫ０およびＣＬＫ
１は、列アドレス信号のたとえば最下位ビット（最初に
読出されるべきリードレジスタ回路を指定する）とクロ
ック信号ＣＬＫとに従ってリードコマンドが与えられて
から所定サイクル（レイテンシ−１サイクル）経過後に
順次活性状態とされる。

【０１２４】［ラップアドレスおよび制御信号発生系］
図１３は、図５ないし図１２に示す制御信号およびラッ
プアドレスを発生するための構成を概略的に示す図であ
る。図１３（Ａ）においては、レジスタ群から２ビット
のデータを順次選択してラッチ回路へ与えるためのラッ
プアドレスおよび制御信号発生系の構成を概略的に示
し、図１３（Ｂ）において、レジスタ群から４ビットの
データを選択してラッチ回路へ与え、ラッチ回路で１ビ
ットのデータを選択して出力するためのラップアドレス
および制御信号発生系の構成を示す。

【０１２５】図１３（Ａ）において、制御信号発生系
は、読出指示信号φＲとＹアドレス信号Ｙ１およびＹ２
に従ってクロック信号ＣＬＫに同期してラップアドレス
ＲＷ０〜ＲＷ３を発生するラップアドレス発生器８０
と、読出指示信号φＲとＹアドレス信号Ｙ０に従ってク
ロック信号ＣＬＫに同期して制御信号ＲＷａおよびＲＷ
ｂを発生するクロック発生器８２を含む。図５に示す構
成の場合、この制御信号ＲＷａおよびＲＷｂに基づいて
クロック信号ＣＬＫａが発生され、図７に示す構成にお
いては、この制御信号ＲＷａおよびＲＷｂに従ってクロ
ック信号ＣＬＫａおよびＣＬＫｂが発生される。

【０１２６】ラップアドレス発生器８０は、読出指示信
号φＲが活性状態とされ、データ読出を指定するとき活
性化され、Ｙアドレス信号Ｙ１およびＹ２をデコード
し、最初に活性状態とされるべきラップアドレスを決定
する。ラップアドレス発生器８０は、次いで、クロック
信号ＣＬＫに同期して、リードコマンドが与えられてか
らまたは読出指示信号φＲが活性状態とされてから所定
数のクロックサイクル経過後に、このクロック信号ＣＬ
Ｋに同期してこの最初に活性状態とすべきラップアドレ
スを活性状態とし、次いで以降所定の順序でラップアド
レスを順次各クロックサイクルごとに活性状態とする。

【０１２７】クロック発生器８２は、Ｙアドレス信号Ｙ
０のハイレベルおよびローレベルに従って、制御信号Ｒ
ＷａおよびＲＷｂのいずれが先に活性状態とされるかを
決定し、クロック信号ＣＬＫに同期して順次交互にこの
制御信号ＲＷａおよびＲＷｂを活性状態とする。クロッ
ク信号ＣＬＫａおよび／ＣＬＫａまたはＣＬＫａおよび
ＣＬＫｂも、この制御信号ＲＷａおよびＲＷｂと同様に
してこのクロック発生器８２から発生される。図６のタ
イミングチャートを参照すれば、制御信号ＲＷａおよび
ＲＷｂは、ラップアドレスが変化してから２クロックサ
イクル経過後に交互に活性状態とされる構成が利用され
ればよい。クロック信号ＣＬＫａは、ラップアドレスが
変化してから１クロックサイクル経過後にハイレベルの
活性状態とされる構成が利用されればよい。図８に示す
タイミングチャート図の場合、クロック信号ＣＬＫａお
よびＣＬＫｂは、関連のラップアドレスが活性状態され
た次のクロックサイクルにおいてハイレベルの活性状態
とされればよい。制御信号ＲＷａおよびＲＷｂは、この
場合、クロック信号ＣＬＫａおよびＣＬＫｂと相補的に
発生される。図１２に示すタイミングチャートも同様、
この構成により容易に実現される。

【０１２８】図１３（Ｂ）に示す構成において、制御信
号発生系は読出指示信号φＲとＹアドレス信号Ｙ０〜Ｙ
２に従って、クロック信号ＣＬＫに同期してラップアド
レスＲＷ０〜ＲＷ７を順次活性状態とするラップアドレ
ス発生器８４と、読出指示信号φＲとＹアドレス信号Ｙ
０およびＹ１に従ってクロック信号ＣＬＫに同期して制
御信号ＲＷａ〜ＲＷｄ（ＣＬＫａ〜ＣＬＫｄ）を発生す
るクロック発生器８６を含む。ラップアドレス発生器８
４は、読出指示信号φＲが活性状態のとき活性化され、
Ｙアドレス信号Ｙ０〜Ｙ２をデコードし、ラップアドレ
スＲＷ０〜ＷＲ７のうち最初に活性状態とされるべきラ
ップアドレスを決定する。このラップアドレス発生器８
４は、また、クロック信号ＣＬＫをカウントし、読出指
示信号φＲが活性状態とされてから所定期間経過後に最
初に活性状態とされるべきラップアドレスを活性状態と
した後、クロック信号ＣＬＫに同期して次のサイクルか
ら所定の順序でラップアドレスを順次活性状態とする。
クロック発生器８６は、Ｙアドレス信号Ｙ０およびＹ１
に従って、制御信号ＲＷａ〜ＲＷｄのうち最初に活性状
態とされるべき制御信号を決定する。

【０１２９】クロック発生器８６は、クロック信号ＣＬ
Ｋをカウントし、所定クロックサイクル経過後に、最初
に決定された制御信号から順次制御信号を所定の順序で
活性状態とする。クロック信号ＣＬＫａ〜ＣＬＫｄは、
関連のラップアドレスが活性状態とされたサイクルの次
のサイクルにおいてハイレベルの活性状態とされる。Ｙ
アドレス信号Ｙ２が、８ビットのうちの上位４ビットお
よび下位４ビットのいずれかを指定する。Ｙアドレス信
号Ｙ１が、４ビットのうちの上位２ビットおよび下位２
ビットのいずれかを指定する。Ｙアドレス信号Ｙ０が、
２ビットのうちのち１ビットを指定する。これにより、
Ｙアドレス信号Ｙ１およびＹ０を用いて、３ビット離れ
た２ビット（たとえばビット０とビット４）を同時に指
定することができ、応じて制御信号ＲＷａ〜ＲＷｄのう
ちのいずれを最初に活性状態とするべきかを指定するこ
とができる。

【０１３０】［バンクへの適用例］図１２は、この発明
に従うデータ読出部をバンク構成を備える同期型半導体
記憶装置に適用した場合の構成を概略的に示す図であ
る。図１４において、この同期型半導体記憶装置は２つ
のバンク＃１および＃２を備える。バンク＃１において
は、図示しないレジスタ群からの２ビットまたは４ビッ
トデータを受け、１ビットデータをクロック信号に同期
して出力するラッチ回路３０＃１と、バンク指定信号Ｂ
Ａに従ってラッチ回路３０＃１の出力信号を選択的に通
過させて出力バッファ回路５へ与えるセレクタ９０ａが
設けられる。バンク＃２に対しては、図示しないレジス
タ群からの２ビットデータまたは４ビットデータを受
け、１ビットずつクロック信号に同期して出力するラッ
チ回路３０＃２と、バンク指定信号ＢＢに従って、この
ラッチ回路３０＃２の出力信号を選択的に通過させて出
力バッファ回路５へ与えるセレクタ９０ｂが設けられ
る。セレクタ９０ａは、バンク指定信号ＢＡがバンク＃
１を指定するとき、与えられた信号を通過させる状態に
設定され、それ以外のときには、出力ハイインピーダン
ス状態に設定される。セレクタ９０ｂは、バンク指定信
号ＢＢが、バンク＃２を指定するときに与えられた信号
を通過させる状態に設定され、それ以外では出力ハイイ
ンピーダンス状態に設定される。このセレクタ９０ａお
よび９０ｂは、トランスミッションゲート、または３状
態バッファを用いて構成することができる。ラッチ回路
３０＃１および３０＃２は、先に図５ないし図１２を参
照して説明したラッチ回路のいずれかの構成を備える。
出力バッファ回路５は、バンク＃１およびバンク＃２に
対し共通に設けられる。これにより出力バッファ回路の
数を低減する。

【０１３１】動作時において、セレクタ９０ａおよび９
０ｂのいずれか一方のみが信号を通過させる状態に設定
され、他方が出力ハイインピーダンス状態に設定され
る。指定されたバンクにおいてのみメモリセルの選択動
作およびデータ読出動作が実行される。

【０１３２】このセレクタ９０ａおよび９０ｂを設ける
代わりに、図５、図７、および図９に示すラッチ回路の
構成において、出力段のトライステートバッファへ与え
られる制御信号が選択されたバンクに対してのみ活性状
態とされる構成が利用されてもよい。

【０１３３】図１５は、バンク構成を備える同期型半導
体記憶装置の他の構成を示す図である。図１５に示す構
成においては、バンク＃１においては、センスアンプ群
からの８ビットデータを格納して２ビットまたは４ビッ
トのデータを出力するレジスタ群２０＃１と、バンク指
定信号ＢＡに従って選択的にこのレジスタ群２０＃１か
ら与えられたデータ信号を選択的に通過させるセレクタ
９０ｃが設けられる。バンク＃２に対しては、図示しな
いセンスアンプ群からの８ビットデータを受けて、２ビ
ットまたは４ビットのデータを順次出力するレジスタ群
２０＃２と、バンク指定信号ＢＢに従って、レジスタ群
２０＃２の出力する２ビットまたは４ビットデータを選
択的に通過させるセレクタ９０ｄが設けられる。セレク
タ９０ｃおよび９０ｄの出力部は共通にラッチ回路３０
の入力部に接続される。ラッチ回路３０は、このセレク
タ９０ｃまたは９０ｄを介して与えられた２ビットまた
は４ビットのデータから１ビットのデータを選択して出
力バッファ回路５へ与える。セレクタ９０ｃは、バンク
指定信号ＢＡがバンク＃１を指定するときにレジスタ群
２０＃１の出力信号を通過させる。セレクタ９０ｄは、
バンク指定信号ＢＢがバンク＃２を指定するときにレジ
スタ群２０＃２の出力信号を通過させる。このセレクタ
９０ｃおよび９０ｄは、それぞれレジスタ群２０＃１お
よび２０＃２の出力部に設けられるラップアドレスに応
答して導通するトライステートバッファと共用される構
成が利用されてもよい。

【０１３４】図１５に示す構成の場合、ラッチ回路３０
がバンク＃１およびバンク＃２に共有される。これによ
り、ラッチ回路３０の数を低減することができ、半導体
記憶装置のチップ占有面積を低減することができる。ラ
ッチ回路３０の構成としては、先に図５、図９、および
図７のいずれかにおいて説明した構成が用いられる。

【０１３５】以上のように、この発明の第１の実施例に
従えば、センスアンプ群から所定数ビット（本実施例に
おいては８ビット）のデータを格納するレジスタ群から
再び複数ビットのデータをラッチし、次いで最終的に１
ビットデータに変換してデータ出力端子へ与えるように
構成しているため、このラッチ回路入力部における信号
のゲート容量を低減することができ、信号伝搬遅延を少
なくすることができ、高速で信号伝搬を実現することが
でき、高速動作時においても確実にデータを出力するこ
とができる。また、このラッチ回路の段数を１段とする
ことにより、レジスタ群からデータ出力端子の間のゲー
ト遅延を低減することができ、高速で信号伝搬遅延を伴
うことなく正確にデータ信号を伝達することができる。

【０１３６】［実施例２］図１６は、この発明の第２の
実施例である同期型半導体記憶装置のデータ読出部の構
成を示す図である。図１６に示す構成においては、ラッ
チ回路３０とデータ出力端子４の間に、出力バッファ回
路５ａおよび５ｂが並列に設けられる。ラッチ回路３０
は、レジスタ群２０からの２ビットデータまたは４ビッ
トデータを受け、クロック信号に同期して１ビットデー
タを出力する。出力バッファ回路５ａおよび５ｂは、制
御信号ＣＡ０およびＣＡ１に応答して交互に与えられた
データ信号のラッチおよび出力を実行する。出力バッフ
ァ回路５ａおよび５ｂの動作周波数を低減することによ
り、この出力バッファ回路におけるゲート遅延を低減
し、高速データ出力を実現する。以下、この図１６に示
す構成の動作をそのタイミングチャート図である図１７
を参照して説明する。ここで、図１７においては、ラッ
チ回路３０からクロック信号ＣＬＫに同期して１ビット
データＱ０〜Ｑ４が順次出力される場合の動作が一例と
して示される。

【０１３７】クロックサイクル０において、ラッチ回路
３０からデータＱ０が出力される。このとき、出力バッ
ファ回路５ａの出力イネーブル信号ＣＡ０が活性状態と
され、出力バッファ回路５ａは出力可能状態とされる。
これにより、出力バッファ回路５ａからのデータＱ０が
クロックサイクル１において確定状態とされる。このと
き、出力許可信号ＣＡ１は非活性状態にあり、出力バッ
ファ回路５ｂは出力ハイインピーダンス状態に設定され
る。

【０１３８】クロックサイクル１において、ラッチ回路
３０からデータＱ１が出力されると、今度は出力許可信
号ＣＡ１が活性状態とされ、出力バッファ回路５ｂが出
力可能状態に設定される。これにより、出力バッファ回
路５ｂからデータＱ１が出力され、クロックサイクル２
において、この出力バッファ回路５ｂの出力するデータ
Ｑ１が確定状態とされる。このとき、出力許可信号ＣＡ
０は非活性状態にあり、出力バッファ回路５ａは出力ハ
イインピーダンス状態に設定される。

【０１３９】以降交互にラッチ回路３０からデータが出
力されるごとに、出力許可信号ＣＡ０およびＣＡ１が交
互に活性状態とされ、出力バッファ回路５ａおよび５ｂ
が交互に出力許可状態に設定される。これにより、デー
タ出力端子４には、出力バッファ回路５ａおよび５ｂか
ら交互にデータＱ０、Ｑ１およびＱ２、Ｑ３が交互に出
力され、クロック信号ＣＬＫに同期した一連の有効デー
タが現われる。

【０１４０】出力バッファ回路５ａおよび５ｂの出力動
作を１クロックサイクルおきとすることにより、出力バ
ッファ回路の動作周波数を低減することができ、応じて
その内部における信号伝搬遅延の影響を低減することが
でき、出力バッファ回路におけるゲート伝搬遅延の影響
を受けることなくデータを高速で出力することができ
る。

【０１４１】図１８は、図１６に示す出力バッファ回路
５ａおよび５ｂの構成をより詳細に示す図である。図１
８において、出力バッファ回路５ａは、バッファイネー
ブル信号ＯＥＭに応答して活性化され、活性化時与えら
れたデータ信号をバッファ処理して出力するバッファ回
路５ａａと、制御信号ＣＡ０ｂに応答して導通し、与え
られた１ビットデータ信号をバッファ回路５ａａへ伝達
するゲート５ａｂと、制御信号ＣＡ０ａに応答して導通
し、バッファ回路５ａａから与えられたデータをデータ
出力端子４へ伝達するゲート５ａｃを含む。バッファイ
ネーブル信号ＯＥＭは、リードコマンドまたは外部から
の出力イネーブル信号に応答して活性状態とされる。

【０１４２】バッファ回路５ａａは、バッファイネーブ
ル信号ＯＥＭとゲート５ａｂからのデータを受ける２入
力ゲート１０１と、バッファイネーブル信号ＯＥＭとゲ
ート５ａｂからのデータを受ける２入力ゲート１０２
と、ゲート１０１の出力信号に応答して導通し、電源電
圧Ｖｃｃレベルの信号を出力するｐチャネルＭＯＳトラ
ンジスタ１０３と、ゲート１０２の出力信号に応答して
導通し、接地電圧レベルの信号を出力するｎチャネルＭ
ＯＳトランジスタ１０４を含む。ゲート１０１は、その
両入力に与えられた信号がともにハイレベルのときにロ
ーレベルの信号を出力する。ゲート１０２は、バッファ
イネーブル信号ＯＥＭがローレベルのときまたはゲート
５ａｂから与えられるデータがハイレベルのときにロー
レベルの信号を出力する。

【０１４３】出力バッファ回路５ｂは、制御信号ＣＡ１
ｂに応答して導通し、与えられた１ビットデータを伝達
するゲート５ｂｂと、ゲート５ｂｂから与えられたデー
タをバッファ処理して出力するバッファ回路５ｂａと、
制御信号ＣＡ１ａに応答して導通し、バッファ回路５ｂ
ａの出力信号をデータ出力端子４へ伝達するゲート５ｂ
ｃを含む。バッファ回路５ｂａは、バッファ回路５ａａ
と同一の構成を備え、バッファイネーブル信号ＯＥＭが
ハイレベルの活性状態のときに活性状態とされる。次
に、この図６に示す出力バッファ回路の動作をそのタイ
ミングチャート図である図１９を参照して説明する。

【０１４４】データ読出時において、バッファイネーブ
ル信号ＯＥＭがハイレベルの活性状態に設定される。こ
れにより、バッファ回路５ａａおよび５ｂａが活性状態
とされる。クロックサイクル１において、図示しないラ
ッチ回路から１ビットデータＱ０が出力される。クロッ
クサイクル１において、制御信号ＣＡ０ｂがハイレベル
にあり、ゲート５ａｂが導通状態にある。バッファ回路
５ａａがこの与えられたデータを増幅して出力する。ク
ロックサイクル１において、クロック信号ＣＬＫの立下
がりに応答して、制御信号ＣＡ０ａがハイレベルとさ
れ、ゲートａｃが導通状態となる。これにより、バッフ
ァ回路５ａａからの出力データがデータ出力端子４へ伝
達される。制御信号ＣＡ０ｂは、２クロックサイクルの
周期をもって変化する。一方、制御信号ＣＡ０ａも２ク
ロックサイクルの周期をもって変化するが、この制御信
号ＣＡ０ｂおよびＣＡ０ａは、クロック信号ＣＬＫの半
サイクル位相がずれている。すなわち、ゲート５ａｂお
よび５ａｃがともに導通状態となる期間が存在する。

【０１４５】クロックサイクル２において、次のデータ
Ｑ１がラッチ回路３０（図１４参照）から与えられる
と、制御信号ＣＡ１ｂがハイレベルとなり、次いでクロ
ック信号ＣＬＫの半サイクル遅れて制御信号ＣＡ１ａが
ハイレベルへ立上がる。これにより、ゲート５ｂｂおよ
び５ｂｃが順次導通状態とされ、バッファ回路５ｂａの
出力信号がデータ出力端子４に伝達され、クロックサイ
クル３において確定状態とされる。制御信号ＣＡ０ｂお
よびＣＡ１ｂは互いに相補な信号であり、バッファ回路
５ａａおよび５ｂａは交互にラッチ回路から与えられた
データをバッファ処理する。また制御信号ＣＡ０ａおよ
びＣＡ１ａは互いに相補な制御信号であり、したがって
交互にバッファ回路５ａａおよび５ｂａからのデータが
データ出力端子４へ伝達される。一方の出力バッファ回
路がデータを出力している期間他方の出力バッファ回路
においてはデータの取込みおよびバッファ処理が実行さ
れている。したがって、出力バッファ回路５ａおよび５
ｂにおけるゲート遅延の影響を排除することができ、デ
ータ出力端子４へ高速でデータを出力することができ
る。

【０１４６】出力バッファ回路５ａおよび５ｂのいずれ
が先に活性状態とされるかは任意である。したがって、
制御信号ＣＡ０ａ、ＣＡ０ｂ、ＣＡ１ｂおよびＣＡ１ｂ
は、ラップアドレスと無関係に単にレイテンシに従って
活性状態とすることができる。

【０１４７】上述のように、出力バッファ回路５ａおよ
び５ｂを交互に出力活性状態とし、また交互にデータを
入力する構成とすることにより、これらの出力バッファ
回路５ａおよび５ｂの動作周波数をクロック信号ＣＬＫ
の２倍とすることができ、出力バッファ回路のゲート伝
搬遅延の影響を受けることなく高速でデータを出力する
ことができる。

【０１４８】［実施例３］図２０はこの発明の第３の実
施例である同期型半導体記憶装置のデータ読出部の構成
を概略的に示す図である。図２０に示す構成において
は、レジスタ群２０とデータ出力端子４の間に２段のラ
ッチ回路３０−１および３０−２が配置される。レジス
タ群２０は、センスアンプ群からの８ビットデータＱ０
〜Ｑ７を格納し、ラップアドレス信号ＲＹａに従ってパ
イプライン態様でこれらの８ビットデータを順次出力す
る。ラッチ回路３０−１は、このレジスタ群２０からの
４ビットデータＱｆ０〜Ｑｆ３を格納する。ラッチ回路
３０−１のそれぞれのビットのラッチとそこに格納され
るデータとを同じ符号で以下の説明においては示す。

【０１４９】ラッチＱｆ０がレジスタ群２０からのデー
タＱ０およびＱ４を格納し、制御信号ＲＹｂに従って出
力する。ラッチＱｆ１は、レジスタ群２０のデータＱ２
およびＱ６を格納し出力する。ラッチＱｆ２は、レジス
タ群２０からのデータＱ２およびＱ６を格納して順次出
力する。ラッチＱｆ３はレジスタ群２０の格納データＱ
３およびＱ７を順次格納し、かつ順次出力する。ラッチ
回路３０−１は、このレジスタ群２０から与えられた４
ビットデータから２ビットデータを出力する。ラッチ回
路３０−２は、このラッチ回路３０−１からの２ビット
データを順次格納する。ラッチＱｓ０は、ラッチ回路３
０−１からのデータＱｆ０およびＱｆ２を受ける。ラッ
チＱｓ１は、ラッチ回路３０−１からのデータＱｆ１お
よびＱｆ３を受ける。このラッチ回路３０−２のデータ
Ｑｓ０およびＱｓ１は交互にデータ出力端子４へ伝達さ
れる。ただし、ここで図１８においては、出力バッファ
回路は示していない。

【０１５０】レジスタ群２０からラッチ回路３０−１の
データ転送には１クロックサイクルが割当てられる。ラ
ッチ回路３０−１からラッチ回路３０−２へのデータ転
送に１クロックサイクルが割当てられる。ラッチ回路３
０−２からデータ出力端子４へのデータ転送に１クロッ
クサイクル割当てられる。この４ビットデータを受けて
２ビットデータを出力するラッチ回路３０−１の構成と
しては、たとえば図９に示す構成を用いることができ
る。単に図９に示すラッチ回路の出力を２ビットに振り
分ければよい。ラッチ回路３０−２の構成としては、図
７に示す構成を利用することができる。次にこの図２０
に示す構成の動作をそのタイミングチャート図である図
２１を参照して説明する。

【０１５１】クロックサイクル１において、センスアン
プ群から伝達されたデータがレジスタ群２０において確
定状態とされる。このレジスタ群２０からラップアドレ
スＲＹａに従って順次データが１ビットずつ出力され
る。図２１において、データＱ０〜Ｑ７がこの順に順次
出力される状態が一例として示される。レジスタ群２０
からラッチ回路３０−１へのデータ転送が１クロックサ
イクルが割当てられている。したがって、クロックサイ
クル１においてレジスタ群２０からデータＱ０が出力さ
れると、クロックサイクル２において、ラッチ回路３０
−１において、データＱｆ０が確定状態とされる。以
降、各クロックサイクルごとにデータＱ１、Ｑ２、およ
びＱ３が出力され、データＱｆ１、Ｑｆ２、およびＱｆ
３が順次確定状態とされる。

【０１５２】クロックサイクル２においてデータＱｆ０
が確定状態とされると、ラッチ回路３０−１はこのデー
タＱｆ０を出力しラッチ回路３０−２へ与える。ラッチ
回路３０−１からラッチ回路３０−２へのデータ転送に
は１クロックサイクルが割当てられる。したがって、ク
ロックサイクル３において、ラッチ回路３０−２のデー
タＱｓ０のデータが確定状態とされる。次のサイクル４
においてはラッチ回路３０−１からデータＱｆ１が出力
され、ラッチ回路３０−２のデータＱｓ１が確定状態と
される。以降交互に１クロックサイクルごとにラッチ回
路３０−２のデータＱｓ０およびＱｓ１が新たなデータ
で更新されて確定状態とされる。

【０１５３】ラッチ回路３０−２においてデータＱｓ０
およびＱｓ１が確定状態とされると、データ出力端子４
へのデータ出力動作が行なわれる。すなわち、クロック
サイクル３において、ラッチ回路３０−２からデータＱ
ｓ０が出力され、クロックサイクル４において、データ
出力端子４のデータＤＱが確定状態とされる。次のサイ
クルにおいては、ラッチ回路３０−２からのデータＱｓ
１が出力され、データ出力端子４のデータが確定状態と
される。以降、各クロックサイクルごとに、新たなデー
タが各クロック信号の立上がりエッジで確定状態とされ
る。

【０１５４】ラッチ回路３０−１において、４クロック
サイクルごとに、その格納データが更新される。ラッチ
回路３０−２において、２クロックサイクルごとにその
格納データが更新される。したがって、これらのラッチ
回路３０−１および３０−２の各ラッチの動作周波数は
低く、十分余裕をもってそのラッチデータを確定状態と
することができ、たとえゲート伝搬遅延が生じても、ラ
ッチデータが確定状態となった後にデータを出力するこ
とができ、高速かつ正確にデータをデータ出力端子に転
送することができる。

【０１５５】また、ラッチ回路３０−１の各ラッチの入
力部の信号線に付随するゲート（トライステートバッフ
ァ）の容量は小さく、したがってゲート伝搬遅延も小さ
く、高速でラッチ回路３０−１のラッチデータを変化さ
せることができる。また同様ラッチ回路３０−２の入力
部の信号線のゲート容量が小さい（１本の信号線に結合
されるトライステートバッファの数が少ない）ため、応
じてゲート容量も小さく、信号伝搬遅延を小さくするこ
とができ、高速でデータをラッチ回路３０−２において
ラッチすることができる。ラッチ回路３０−１および３
０−２は、クロック信号ＣＬＫに応答して同期的にラッ
チおよびデータ出力動作を実行しており、したがって、
高速で内部データが確定状態とされるが、レジスタ群２
０からデータ出力端子４へパイプライン的にデータを伝
達することができ、高速かつ正確にデータを伝達するこ
とができる。

【０１５６】この図２０に示す構成におけるデータ転送
のための制御信号ＲＹａ、ＲＹｂおよびＲＹｃは、それ
ぞれデータ確定後にその出力部のトライステートバッフ
ァが作動状態とされるように構成されればよく、またそ
の出力部のトライステートバッファと相補的に入力部の
トライステートバッファが作動状態とされればよい。こ
の構成は、先に示した図７および図９の構成を適用する
ことができる。

【０１５７】［変更例］図２２は、この発明の第３の実
施例である同期型半導体記憶装置のデータ読出部の変更
例の構成を示す図である。図２２においては、レジスタ
群は示していない。図２２に示す構成においては、ラッ
チ回路３０−２のラッチＱｓ０およびＱｓ１それぞれに
対して出力バッファ５−１および５−２が設けられる。
出力バッファ５−１および５−２の出力は、ゲート５ａ
ｃおよび５ｂｃを介してデータ出力端子４に結合され
る。ゲート５ａｃは、その制御電極ノードに制御信号Ｃ
Ａを受け、ゲート５ｂｃは、その制御電極ノードに制御
信号／ＣＡを受ける。この出力バッファ５−１、および
５−２ならびにゲート５ａｃおよび５ｂｃは、図１６に
示す構成と同様である。出力バッファ５−１および５−
２の入力部にはゲートは設けられていない。ラッチＱｓ
０およびＱｓ１の出力部に設けられたトライステートバ
ッファまたはゲートが、図１８に示す出力バッファ回路
の入力部のゲート５ａｂおよび５ｂｂの機能を備える。
次にこの図２２に示す構成の動作をその動作タイミング
チャート図である図２３を参照して説明する。

【０１５８】ラッチ回路３０−２にデータＱｓ０および
Ｑｓ１が格納されるまでの動作は先の図２０に示す構成
の動作と同じである。ラッチ回路３０−２において、ラ
ッチＱｓ０のデータがクロックサイクル３において確定
すると、このクロックサイクル３においてラッチ回路３
０−２からデータＱｓ０が出力される。このデータＱｓ
０（Ｑ０）は出力バッファ５−１において増幅されてゲ
ート５ａｃへ伝達される。このクロックサイクル３にお
いて、制御信号ＣＡはハイレベルにあり、ゲート５ａｃ
は導通状態にあり、応じて出力バッファ５−１からのデ
ータＱ０がデータ出力端子４へ伝達される。

【０１５９】このクロックサイクル４においては、ラッ
チＱｓ１のラッチデータＱ１が確定状態とされ、クロッ
クサイクル４において制御信号／ＣＡがハイレベルとさ
れ、ゲートｂｃが導通状態とされる。これにより、デー
タＱ１が出力バッファ５−２で増幅され、ゲート５ｂｃ
を介してデータ出力端子４へ伝達される。以降、１クロ
ックサイクルおきに交互にゲート５ａｃおよび５ｂｃが
導通状態とされ、出力バッファ５−１および５−２から
のデータがデータ出力端子４へ交互に伝達される。出力
バッファ５−１および５−２の動作周波数はクロック信
号ＣＬＫの周波数の２倍となり、その動作周波数が低減
され、ゲート伝搬遅延の影響を受けることなく確実に信
号を増幅してデータ出力端子４へ伝達することができ
る。制御信号ＣＡおよび／ＣＡは、それぞれラッチＱｓ
０およびＱｓ１がデータを出力するときに同期してハイ
レベルとされる。しかしながら図２３において破線で示
すように、データを出力すべきクロックサイクルにおい
てクロック信号ＣＬＫの半クロックサイクル遅れて制御
信号ＣＡおよび／ＣＡはハイレベルとされる構成が用い
られてもよい。

【０１６０】以上のように、この第３の実施例の構成に
従えば、８ビットレジスタ群からのデータを４ビットデ
ータに低減し、次いで２ビットデータに低減した後に１
ビットデータを順次データ出力端子へ出力するように構
成しているため、ラッチ回路の入力部のゲート容量を小
さくすることができ、応じて信号伝搬遅延を小さくする
ことができ、高速でラッチデータを確定状態とすること
ができ、クロック信号に同期して順次データを正確に転
送することができ、高速でデータを読出すことができ
る。

【０１６１】［その他の変更例］図２２に示す構成にお
いて、出力バッファがラッチ回路３０−１の各ラッチＱ
ｆ０〜Ｑｆ３それぞれに対応して設けられ（すなわちラ
ッチ回路３０−２を省略する）、これらの４つの出力バ
ッファの出力を順次選択してデータ出力端子４へ伝達す
る構成が用いられてもよい。

【０１６２】また、図１６に示す構成において、出力バ
ッファ回路は２つでなく、４つ等の構成が用いられても
よい。

【０１６３】またレジスタ群２０にラッチされるデータ
ビットが８ビットデータでなく、他のたとえば１６ビッ
ト、または４ビットなどであってもよい。

【０１６４】また用いられるバンクの数は、２でなく、
また４であってもよい。さらに、レイテンシは６でなく
他の数であってもよい。またデータ出力端子の数は×８
ビット構成でなく×１６ビット構成であってもよい。

【０１６５】ラッチが複数段直列に接続されるとき、ト
ランジスタサイズを順次大きくすることにより、ラッチ
入力容量の増加を伴うことなく、高速データ転送が可能
となる。

【０１６６】

【発明の効果】以上のように、この発明に従えば、複数
ビットを並列にセンスアンプ群から読出して格納し（プ
リフェッチし）、クロック信号に同期して１ビットずつ
データ出力端子から読出す構成において、リードレジス
タ群から２段階以上の段階を経て順次データビット数を
低減して１ビットデータを生成してデータ出力端子から
出力するように構成しているため、レジスタ群から１ビ
ットを選択してデータ出力端子へ順次転送する構成に比
べてゲートの段数／容量を低減することができ、応じて
信号伝搬遅延を低減することができ、高速かつ正確にデ
ータ読出を行なうことができる。

【０１６７】また、出力バッファ回路を複数個並列に設
けこれらの出力バッファ回路を順次活性状態としてデー
タを出力するように構成しているため、出力バッファ回
路の動作周波数を低減することができ、出力バッファ回
路のゲート伝搬遅延を実効的になくすことができ、高速
でデータの読出が可能となる。

【０１６８】すなわち、請求項１に係る発明に従えば、
読出レジスタ手段を格納する所定数ビットデータからま
ず第３の選択信号により、複数ビットデータを選択し、
次いで出力手段により１ビットデータをクロック信号に
同期して順次選択して出力するように構成しているた
め、読出レジスタ手段と第３の選択手段との間の信号配
線長および配線に付随するゲート容量を低減することが
でき、信号伝搬遅延をなくすことができ、高速で信号を
伝達することができる。また第３の選択手段の出力から
１ビットデータが直接選択される場合、出力バッファ回
路と読出レジスタ手段との間には１段の回路が配置され
るだけであり、ゲート遅延およびラッチ遅延の増加を抑
制することができ、正確にデータのラッチおよび転送動
作を実現することができ、高速読出が可能となる。

【０１６９】請求項２に係る発明に従えば、１つのデー
タ出力端子について複数の出力バッファ回路を設け、こ
れら複数の出力バッファ回路を順次出力活性状態として
データをデータ出力端子に伝達する構成としているた
め、出力バッファ回路の動作速度を低減することがで
き、この出力バッファ回路の信号伝搬遅延を見かけ上な
くすことができ、高速データ読出が可能となる。

【０１７０】請求項３に係る発明に従えば、出力手段
を、第３の選択手段の出力からさらに複数ビットを選択
し、最終的に２ビットデータを選択して出力する最終選
択手段と、この最終選択手段からの２ビットデータから
１ビットを選択して順次出力する手段とで構成すること
により、各段における信号配線容量を低減することがで
き、応じて信号伝搬遅延を低減し、高速データの読出が
可能となる。またこのとき、各ゲート段のトランジスタ
サイズを順次大きくする構成とすることにより各段の入
力容量の増加を抑制するとともに信号伝搬遅延低下を補
償することができ、高速かつ確実にデータを転送するこ
とができる。

【０１７１】請求項４に係るデータ読出方法に従えば、
読出レジスタ手段から複数ビットのデータを選択した
後、クロック信号に同期して１ビットずつ選択してデー
タ出力端子へ出力するため、読出レジスタ手段から直接
１ビットを選択して順次クロック信号に同期して転送す
る構成に比べて配線容量および配線抵抗を小さくするこ
とができ、応じて信号伝搬遅延を小さくすることがで
き、高速データ読出が可能となる。

【０１７２】請求項５に係るデータ読出方法に従えば、
連続する１ビットデータが異なる出力バッファを介して
データ出力端子へ出力されるため、出力バッファの動作
速度を実効的に低減することができ、応じて出力バッフ
ァの信号伝搬遅延で影響を実効的になくすことができ、
高速データ読出が可能となる。

【図面の簡単な説明】

【図１】 この発明の一実施例である同期型半導体記憶
装置の全体の構成を概略的に示す図である。

【図２】 図１に示す同期型半導体記憶装置のデータの
書込および読出動作を示すタイミングチャート図であ
る。

【図３】 この発明の一実施例である同期型半導体記憶
装置のデータ読出部の構成を概略的に示す図である。

【図４】 図３に示すデータ読出部の動作を示すタイミ
ングチャート図である。

【図５】 図３に示すデータ読出部の具体的構成を示す
図である。

【図６】 図５に示すデータ読出部の動作を示すタイミ
ングチャート図である。

【図７】 図３に示すデータ読出部の第２の具体的構成
を示す図である。

【図８】 図７に示す構成の動作を示すタイミングチャ
ート図である。

【図９】 図３に示すデータ読出部のさらに他の具体的
構成を示す図である。

【図１０】 図９に示す構成の動作を示すタイミングチ
ャート図である。

【図１１】 図３に示すデータ読出部のさらに他の構成
を示す図である。

【図１２】 図１１に示す構成の動作を示すタイミング
チャートである。

【図１３】 図５ないし図９に示す構成におけるラップ
アドレス信号および制御信号を発生するための構成を概
略的に示す図である。

【図１４】 この発明に従うデータ読出部をバンク構成
に適用した場合の構成の一例を示す図である。

【図１５】 この発明をバンク構成の同期型半導体記憶
装置に適用した際の他の構成を示す図である。

【図１６】 この発明の第２の実施例である同期型半導
体記憶装置のデータ読出部の構成を示す図である。

【図１７】 図１６に示すデータ読出部の動作を示すタ
イミングチャート図である。

【図１８】 図１７に示す出力バッファ回路の具体的構
成の一例を示す図である。

【図１９】 図１８に示す出力バッファ回路の動作を示
すタイミングチャート図である。

【図２０】 この発明のデータ読出部の第３の実施例の
構成を示す図である。

【図２１】 図２０に示す構成の動作を示すタイミング
チャート図である。

【図２２】 この発明の第３の実施例であるデータ読出
部の変更例を示す図である。

【図２３】 図２２に示す構成の動作を示すタイミング
チャート図である。

【図２４】 従来の同期型半導体記憶装置におけるデー
タ読出部の構成を概略的に示す図である。

【図２５】 図２４に示すデータ読出部の動作を示すタ
イミングチャート図である。

【図２６】 従来の構成を高速データ読出に拡張した際
の問題点を説明するための図であり、（Ａ）はデータ出
力タイミングを示すタイミングチャート図であり、
（Ｂ）は読出部の構成を概略的に示す図である。

【図２７】 図２６（Ｂ）に示す構成の具体例を示す図
である。

【図２８】 図２７に示す構成の問題点を説明するため
の図である。

【符号の説明】

１，１ａ，１ｂ センスアンプ群、７ａ，７ｂ メモリ
アレイ、２０，２０ａ，２０ｂ レジスタ群、２２ａ，
２２ｂ Ｘデコーダ群、２４ａ，２４ｂ Ｙデコーダ
群、１５ａ，１５ｂ バッファ回路、５，５ａ，５ｂ
出力バッファ回路、３０，３０ａ，３０ｂ，３０−１，
３０−２ ラッチ回路、３０＃１，３０＃２ ラッチ回
路、２０＃１，２０＃２ レジスタ群、４ データ出力
端子、５−１，５−２ 出力バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一連のパルス列からなるクロック信号に
   同期して動作する同期型半導体記憶装置であって、 少なくとも１つの、１ビットデータを出力するためのデ
   ータ出力端子、 複数のメモリセルを有するメモリセルアレイ、 前記クロック信号に同期して与えられる第１のアドレス
   信号に従って、前記メモリセルアレイから同時に複数の
   メモリセルを選択する第１の選択手段、 前記第１の選択手段により選択された複数のメモリセル
   のデータの各々を検知し増幅しかつラッチするセンスア
   ンプ手段と、 前記クロック信号に同期して与えられる第２のアドレス
   信号に従って、前記センスアンプ手段の保持するデータ
   から、前記データ出力端子から出力されるべき所定数の
   ビットのデータを同時に選択する第２の選択手段、 データ読出時、前記第２の選択手段により選択された所
   定数ビットのデータを同時に受けて保持する読出レジス
   タ手段、 データ読出時、前記クロック信号に応答して活性化さ
   れ、第３のアドレス信号に従って前記読出レジスタ手段
   から予め定められた複数ビットのデータを同時に選択し
   て出力する第３の選択手段、およびデータ読出時活性化
   され、第４のアドレス信号に従って前記第３の選択手段
   の出力するデータを前記クロック信号に同期して選択し
   て１ビットずつ前記データ出力端子へ出力する出力手段
   を備える、同期型半導体記憶装置。
2. 【請求項２】 前記出力手段は、 前記クロック信号に同期して順次選択され、選択時、与
   えられたデータを前記データ出力端子へ伝達する複数の
   出力バッファ回路を含む、請求項１記載の同期型半導体
   記憶装置。
3. 【請求項３】 前記出力手段は、前記第３の選択手段の
   出力するデータビット数が４以上のとき、さらに、前記
   クロック信号に同期して順次選択動作を繰り返して最終
   的に並列に２ビットのデータを選択して出力する選択出
   力手段と、 前記選択出力手段の並列２ビットデータからさらに、前
   記クロック信号に同期して１ビットデータを選択して出
   力する手段を含む、請求項１記載の同期型半導体記憶装
   置。
4. 【請求項４】 センスアンプにより保持されているメモ
   リセルデータからクロック信号に同期して与えられる第
   １のアドレス信号に従がって同時に複数ビットのメモリ
   セルデータを選択して読出レジスタ手段に格納し、次い
   で前記クロック信号に同期して読出レジスタ手段の保持
   するデータを順次選択して多ビットデータ出力端子から
   順次出力する同期型半導体記憶装置のデータ読出方法で
   あって、 前記多ビットデータ出力端子それぞれに関して、 前記読出レジスタ手段から第２のアドレス信号に従って
   ２以上の所定数ビットのデータを前記クロック信号に同
   期して同時に選択してラッチする第１のステップと、 前記ラッチされたデータからさらに、前記クロック信号
   および第３のアドレス信号に従って順次ビット数を低減
   して選択して最終的に１ビットデータを選択して対応の
   データ出力端子から前記クロック信号に同期して出力す
   るステップを含む、同期型半導体記憶装置のデータ読出
   方法。
5. 【請求項５】 前記出力するステップは、連続して出力
   されるべきビットを、異なる出力バッファを介して該対
   応のデータ出力端子を介して出力するステップを含む、
   請求項４記載の同期型半導体記憶装置のデータ読出方
   法。