JP2001351377A

JP2001351377A - 半導体記憶装置

Info

Publication number: JP2001351377A
Application number: JP2000171346A
Authority: JP
Inventors: Toshiaki Kawasaki; 利昭川崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-06-08
Filing date: 2000-06-08
Publication date: 2001-12-21

Abstract

(57)【要約】【課題】書き込みデータマスク機能を備えかつ複数の
語構成に対応した多ビット構成でありながら、書き込み
速度の高速化および小チップ化を図ることができる半導
体記憶装置を提供する。【解決手段】書き込み回路（Ｂ）１０３を２入力の論
理回路で構成することを可能とし、その書き込み回路
（Ｂ）１０３の各入力信号となる書き込み回路（Ａ）１
０２からの出力信号ＷＤＢおよびＮＷＤＢを、非マスク
ビットでかつ選択ビットにおいては、書き込みデータＤ
Ｉの極性に基づいた相補な信号とし、マスクビットおよ
び非マスクビットでかつ非選択ビットにおいては、書き
込みデータＤＩの極性とは無関係に同極性とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に書き込みデータマスク機能を備え、複数の語
構成に対応した多ビット構成の半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】従来から、例えばＯＡ機器や産業機器に
おけるコンピュータシステムでは、そこで扱われる各種
情報データを記憶して格納し、この情報データを必要に
応じて適時読み出すための記憶媒体として、例えば複数
の半導体メモリセルからなり複数の語構成に対応した多
ビット構成の半導体記憶装置が広く使用されている。

【０００３】このような半導体記憶装置においては、行
アドレス信号をデコードして行（ワード線ＷＬ）を選択
し、さらに列アドレス信号をデコードして列（コラム選
択線ＣＳＬ）を選択することによって、任意のメモリセ
ルに対してデータの書き込み動作を行っているが、この
書き込み動作の機能の一つに、外部から入力されるデー
タマスク信号に基づいて、データの書き込みを禁止する
書き込みデータマスク機能（一般的にライトデータマス
ク機能と称し、以下、ＤＭ機能と略記する）がある。

【０００４】このＤＭ機能を備えた制御回路をメモリセ
ルアレイ内に備えたものと、メモリセルアレイとは別に
周辺回路内に備えたものとがあるが、メモリセルアレイ
内に備えた場合、ＤＭ機能を備えた制御回路は、その回
路構成上、書き込み動作を高速に行うためにはＭＯＳト
ランジスタのサイズを大きくしなければならないため、
それらのレイアウト面積が大きくなってしまい、半導体
記憶装置全体のチップ面積が増大するという問題があ
る。

【０００５】そこで、ＤＭ機能を備えた制御回路を周辺
回路内に配置することを考えてみる。ＤＭ機能を実現し
つつ書き込み動作を行うためには、外部から入力される
書き込みデータＤＩと、書き込みを禁止するデータマス
ク信号ＤＭと、書き込み動作のタイミングを制御する書
き込み制御信号ＷＤＥとの３つの信号が必要であるが、
１チップで複数の語構成に対応できるようにするために
は、ビット幅が狭くなった場合に書き込みビットを選択
する書き込みビット選択信号ＷＳＥＬも必要となり、こ
の書き込みビット選択信号ＷＳＥＬとを合わせた４つの
入力信号が必要になる。

【０００６】以上のように、ＤＭ機能を備えた制御回路
を周辺回路内に配置した従来の半導体記憶装置につい
て、その構成を以下に説明する。図３は従来の半導体記
憶装置における書き込み回路の構成を示すブロック図で
ある。図３において、３０１は入力バッファ回路であ
り、書き込みデータＤＩとデータマスク信号ＤＭが入力
され、これら書き込みデータＤＩとデータマスク信号Ｄ
Ｍを、それぞれ制御回路３０５からの入力バッファイネ
ーブル信号ＥＮに基づいて、ＡＮＤ回路３０６、ＮＡＮ
Ｄ回路３０７を通じ、出力信号ＤＩＤ、ＮＤＭとして出
力する。３０２はラッチ回路であり、入力バッファ回路
３０１からの出力信号ＤＩＤ、ＮＤＭと制御回路３０５
からの書き込みビット選択信号ＷＳＥＬとを入力信号と
し、これら出力信号ＤＩＤ、ＮＤＭおよび書き込みビッ
ト選択信号ＷＳＥＬを、それぞれラッチ信号ＬＡＴに基
づいて、各ラッチ回路３０８、３０９、３１０にラッチ
する。

【０００７】また、３０３は書き込み回路であり、ラッ
チ回路３０２からの各出力信号ＷＤＢ、ＮＤＭＤ、ＷＳ
ＥＬＤと、制御回路３０５からの書き込み制御信号ＷＤ
Ｅとを入力信号とし、出力信号ＷＤＢ、ＮＤＭＤ、ＷＳ
ＥＬＤを、書き込み制御信号ＷＤＥに基づいてＮＡＮＤ
回路３１２、ＮＡＮＤ回路３１３を通じ、出力信号ＮＧ
ＩＯＷ、ＧＩＯＷとして出力する。この書き込み回路３
０３の出力信号ＮＧＩＯＷおよびＧＩＯＷは、メモリセ
ルアレイ３０４において、コラムスイッチ３１４、３１
５を介してセンスアンプ３１６、メモリセル３１７に接
続される。

【０００８】ここで、制御回路３０５により、行アドレ
ス信号をデコードして行（ワード線ＷＬ）を選択し、さ
らに列アドレス信号をデコードして列（コラム選択線Ｃ
ＳＬ）を選択することによって、任意のメモリセル３１
７を指定し、そのメモリセル３１７に対してデータの書
き込み動作を行っている。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体記憶装置では、書き込み回路３０３か
らの出力信号ＮＧＩＯＷおよびＧＩＯＷの出力線は、メ
モリセルアレイ３０４上にグローバルに配置され、また
各センスアンプ３１６帯においてコラムスイッチ３１
４、３１５に接続される信号線であり、配線負荷や拡散
容量により負荷が大きくなってしまうため、書き込み回
路３０３には、書き込み速度の観点からメモリセルアレ
イ３０４に対する高い駆動能力が要求される。

【００１０】ところが、図３に示すように、書き込み回
路３０３を、例えば４入力のＮＡＮＤ回路３１２、３１
３で構成すると、その駆動能力を高くするためにはＭＯ
Ｓトランジスタのサイズを大きくしなければならず、半
導体記憶装置全体としてチップサイズが大きくなってし
まうという問題点を有していた。

【００１１】また、逆にレイアウト面積の観点からＭＯ
Ｓトランジスタのサイズを抑えてしまうと、書き込み速
度が遅くなってしまうという問題点をも有していた。特
に、メモリセルアレイ３０４上に配置されるグローバル
信号がビット幅より多くなる（例えば２倍）ような構成
の半導体記憶装置においては、書き込み回路３０３の数
も２倍になってしまうため、書き込み回路３０３のレイ
アウト面積が増大してしまい、このことは、チップサイ
ズに更に大きな影響を与えてしまう。

【００１２】本発明は、上記従来の問題点を解決するも
ので、書き込みデータマスク機能を備え、かつ複数の語
構成に対応した多ビット構成でありながら、書き込み速
度の高速化および小チップ化を図ることができる半導体
記憶装置を提供する。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体記憶装置は、書き込み回路（Ｂ）を
２入力の論理回路で構成することを可能とし、その書き
込み回路（Ｂ）の各入力信号となる書き込み回路（Ａ）
からの２つの出力信号を、非マスクビットでかつ選択ビ
ットにおいては、書き込みデータの極性に基づいた相補
な信号とし、マスクビットおよび非マスクビットでかつ
非選択ビットにおいては、書き込みデータの極性とは無
関係に同極性とすることを特徴とする。

【００１４】以上により、書き込み回路（Ｂ）を２入力
の論理回路で構成することができ、書き込みデータマス
ク機能を備え、かつ複数の語構成に対応した多ビット構
成でありながら、書き込み速度の高速化および小チップ
化を図ることができる。

【００１５】

【発明の実施の形態】本発明の請求項１に記載の半導体
記憶装置は、書き込みデータマスク機能を有し、かつそ
れぞれ複数のビットからなる複数の語構成に対応した多
ビット構成のメモリセルアレイを備え、前記複数ビット
によるビット幅としてｍからｍ／（２ ⁿ）に対応して前
記メモリセルアレイに対するデータの読み出し動作およ
び書き込み動作の処理を行うよう構成した半導体記憶装
置において、前記多ビット構成の各ビットに対して書き
込むために外部から入力される書き込みデータおよび前
記書き込みデータマスク機能のためのデータマスク信号
を、第１の制御信号に基づいて内部に取り込むための入
力バッファ回路と、前記入力バッファ回路の出力信号と
第２の制御信号と第３の制御信号とを入力とする書き込
み回路（Ａ）と、前記書き込み回路（Ａ）の出力信号と
第４の制御信号とを入力とする書き込み回路（Ｂ）と、
前記第１の制御信号と第２の制御信号と第３の制御信号
と第４の制御信号とを生成する制御回路とを備え、前記
制御回路を、前記書き込み回路（Ｂ）がその出力信号に
基づいて前記各ビットへのデータ書き込みを行うよう
に、制御するよう構成する。

【００１６】請求項２に記載の半導体記憶装置は、請求
項１記載の書き込み回路（Ａ）および書き込み回路
（Ｂ）の出力信号線として、それぞれ２本の信号線で構
成し、前記書き込み回路（Ａ）を、その２つの出力信号
が、データマスク信号および第３の制御信号の極性によ
って、書き込みデータの極性に基づいた相補な極性とな
る場合と、前記書き込みデータの極性とは無関係に同極
性の信号となる場合とがあるように構成する。

【００１７】請求項３に記載の半導体記憶装置は、請求
項２記載の書き込み回路（Ａ）に、入力バッファ回路の
出力信号と第３の制御信号との論理演算を行う論理演算
回路と、前記論理演算回路による論理演算結果を、第２
の制御信号に基づいてラッチするラッチ回路とを設けた
構成とする。

【００１８】請求項４に記載の半導体記憶装置は、請求
項３記載の第１の制御信号は、複数ビットに対応する各
入力バッファ回路に共通に使用され、チップ内部が活性
状態にある時に有効となって、書き込みデータおよびデ
ータマスク信号を内部に取り込む構成とする。

【００１９】請求項５に記載の半導体記憶装置は、請求
項４記載の第３の制御信号は、語構成を設定する語構成
設定信号とｎビットの選択信号との論理演算により生成
され、ｍ／（２ⁿ）個の書き込み回路（Ａ）に共通に使
用される（２ⁿ）の信号であり、前記（２ⁿ）本の信号線
は、語構成がｍビットの場合には、ｎビットの選択信号
の極性とは無関係に全て有効となり、語構成がｍ／（２
ⁿ）の場合には、ｎビットの選択信号の極性に基づい
て、（２ⁿ）本の内の１本の信号線が有効となる構成と
する。

【００２０】請求項６に記載の半導体記憶装置は、請求
項５記載の第２の制御信号は、書き込み動作を確定させ
る信号に同期し、複数ビットに対応する各書き込み回路
（Ａ）に共通に使用される構成とする。

【００２１】請求項７に記載の半導体記憶装置は、請求
項６記載の第４の制御信号は、各書き込み回路（Ｂ）に
共通に使用され、書き込み動作時に有効となる構成とす
る。請求項８に記載の半導体記憶装置は、書き込みデー
タマスク機能を有し、かつそれぞれ複数のビットからな
る複数の語構成に対応した多ビット構成のメモリセルア
レイを備え、前記複数ビットによるビット幅としてｍか
らｍ／（２ⁿ）に対応して前記メモリセルアレイに対す
るデータの読み出し動作および書き込み動作の処理を行
うよう構成した半導体記憶装置において、前記多ビット
構成の各ビットに対して書き込むために外部から入力さ
れる書き込みデータおよび前記書き込みデータマスク機
能のためのデータマスク信号を、第１の制御信号に基づ
いて内部に取り込むための入力バッファ回路と、前記入
力バッファ回路の出力信号と外部からの第２の制御信号
とを入力とする書き込み回路（Ａ）と、第３の制御信号
と第４の制御信号と第５の制御信号とを入力とする書き
込み制御回路と、前記書き込み回路（Ａ）の出力信号と
前記書き込み制御回路の出力信号である第６の制御信号
とを入力とする書き込み回路（Ｂ）と、前記第１の制御
信号と第２の制御信号と第３の制御信号と第４の制御信
号と第５の制御信号とを生成する制御回路とを備え、前
記制御回路を、前記書き込み制御回路を通じて、前記書
き込み回路（Ｂ）がその出力信号に基づいて前記各ビッ
トへのデータ書き込みを行うように、制御するよう構成
する。

【００２２】請求項９に記載の半導体記憶装置は、請求
項８記載の書き込み回路（Ａ）および書き込み回路
（Ｂ）の出力信号線として、それぞれ２本の信号線で構
成し、前記書き込み回路（Ａ）を、その２つの出力信号
が、データマスク信号の極性によって、書き込みデータ
の極性に基づいた相補な極性となる場合と、前記書き込
みデータの極性とは無関係に同極性の信号となる場合と
があるように構成する。

【００２３】請求項１０に記載の半導体記憶装置は、請
求項９記載の書き込み回路（Ａ）に、入力バッファ回路
の出力信号の論理演算を行う論理演算回路と、前記論理
演算回路による論理演算結果を、第２の制御信号に基づ
いてラッチするラッチ回路とを設けた構成とする。

【００２４】請求項１１に記載の半導体記憶装置は、請
求項１０記載の書き込み制御回路に、第５の制御信号に
基づいて第３の制御信号をラッチするラッチ回路と、前
記ラッチ回路の出力信号と第４の制御信号との論理演算
を行う論理演算回路とを設けた構成とする。

【００２５】請求項１２に記載の半導体記憶装置は、請
求項１１記載の第１の制御信号は、複数ビットに対応す
る各入力バッファ回路に共通に使用され、チップ内部が
活性状態にある時に有効となって、書き込みデータおよ
びデータマスク信号を内部に取り込む構成とする。

【００２６】請求項１３に記載の半導体記憶装置は、請
求項１２記載の第２の制御信号は、書き込み動作を確定
させる信号に同期し、複数ビットに対応する各書き込み
回路（Ａ）に共通に使用される構成とする。

【００２７】請求項１４に記載の半導体記憶装置は、請
求項１３記載の第３の制御信号は、語構成を設定する語
構成設定信号とｎビットの選択信号との論理演算により
生成され、ｍ／（２ⁿ）個の書き込み制御回路に共通に
使用される（２ⁿ）の信号であり、前記（２ⁿ）本の信号
線は、語構成がｍビットの場合には、ｎビットの選択信
号の極性とは無関係に全て有効となり、語構成がｍ／
（２ⁿ）の場合には、ｎビットの選択信号の極性に基づ
いて、（２ⁿ）本の内の１本の信号線が有効となる構成
とする。

【００２８】請求項１５に記載の半導体記憶装置は、請
求項１４記載の第５の制御信号は、書き込み動作を確定
させる信号に同期し、複数ビットに対応する各書き込み
制御回路に共通に使用される構成とする。

【００２９】請求項１６に記載の半導体記憶装置は、請
求項１５記載の第４の制御信号は、各書き込み制御回路
に共通に使用され、書き込み動作時に有効となる構成と
する。

【００３０】請求項１７に記載の半導体記憶装置は、請
求項１６記載の第６の制御信号は、ｍ／（２ⁿ）個の書
き込み回路（Ｂ）に共通に使用される（２ⁿ）の信号で
あり、その極性は、第３の制御信号が有効なビットにお
いては第４の制御信号の極性に基づいた極性となり、前
記第３の制御信号が無効なビットにおいては第４の制御
信号の極性には無関係な極性となる構成とする。

【００３１】これらの構成によると、書き込み回路
（Ｂ）を２入力の論理回路で構成することを可能とし、
その書き込み回路（Ｂ）の各入力信号となる書き込み回
路（Ａ）からの２つの出力信号を、非マスクビットでか
つ選択ビットにおいては、書き込みデータの極性に基づ
いた相補な信号とし、マスクビットおよび非マスクビッ
トでかつ非選択ビットにおいては、書き込みデータの極
性とは無関係に同極性とする。

【００３２】以下、本発明の実施の形態を示す半導体記
憶装置について、図面を参照しながら具体的に説明す
る。なお、ここで説明する半導体記憶装置は、基本的
に、図３にも示したように、書き込みデータマスク機能
を有し、かつそれぞれ複数のビットからなる複数の語構
成に対応した多ビット構成のメモリセルアレイを備え、
複数ビットによるビット幅としてｍからｍ／（２ⁿ）に
対応してメモリセルアレイに対するデータの読み出し動
作および書き込み動作の処理を行うよう構成されてお
り、以下の説明では、各ビット毎に対応する１つのメモ
リセルに対するデータの書き込みについて説明する。［実施の形態１］本発明の実施の形態１の半導体記憶装
置を説明する。

【００３３】図１は本実施の形態１の半導体記憶装置に
おける書き込み回路の構成を示すブロック図である。図
１において、１０１は入力バッファ回路、１０２は書き
込み回路（Ａ）、１０３は書き込み回路（Ｂ）、１０４
は制御回路、１０５はメモリセルアレイである。

【００３４】入力バッファ回路１０１には、書き込みデ
ータＤＩと、データマスク信号ＤＭと、制御回路１０４
にて生成される第１の制御信号としての入力バッファイ
ネーブル信号ＥＮとが入力され、入力バッファ回路１０
１の出力信号ＮＤＩ、ＮＤＭと、制御回路１０４から語
構成を設定する信号ＭＳと語構成が狭くなった場合に書
き込みビットを選択するための信号ＡＤＤとの論理出力
信号である第３の制御信号としての書き込みビット選択
信号ＷＳＥＬとが、書き込み回路（Ａ）１０２に入力さ
れ、書き込み回路（Ａ）１０２の出力信号ＷＤＢ、ＮＷ
ＤＢと、制御回路１０４にて生成される第４の制御信号
としての書き込み制御信号ＷＤＥとが、書き込み回路
（Ｂ）１０３に入力され、書き込み回路（Ｂ）１０３の
出力信号ＮＧＩＯＷ、ＧＩＯＷが、メモリセルアレイ１
０５において、コラム選択線ＣＳＬをゲート入力とする
コラムスイッチ１１８、１１９を介して、センスアンプ
１２０からメモリセル１２１に供給されている。

【００３５】入力バッファ回路１０１はＮＡＮＤ回路１
０６、１０７で構成されており、入力バッファイネーブ
ル信号ＥＮが“Ｈ”の時には、入力バッファ回路１０１
の出力信号ＮＤＩ、ＮＤＭは、書き込みデータＤＩおよ
びデータマスク信号ＤＭの反転信号となる。一方、入力
バッファイネーブル信号ＥＮが“Ｌ”の時は、入力バッ
ファ回路１０１の出力信号ＮＤＩ、ＮＤＭは、書き込み
データＤＩおよびデータマスク信号ＤＭの極性とは無関
係に“Ｈ”となる。

【００３６】書き込み回路（Ａ）１０２は、ＮＡＮＤ回
路１０８と、インバータ１０９と、２つのＮＯＲ回路１
１０、１１１と、２つのラッチ回路１１２、１１３とか
ら構成され、ＮＡＮＤ回路１０８には入力バッファ回路
１０１の出力信号ＮＤＭと書き込みビット選択信号ＷＳ
ＥＬが入力され、ＮＡＮＤ回路１０８の出力信号１１４
は、ＮＯＲ回路１１０、１１１の一方のゲートに共通に
入力されている。

【００３７】ＮＯＲ回路１１０の他方のゲートには入力
バッファ回路１０１の出力信号ＮＤＩが入力され、ＮＯ
Ｒ回路１１１の他方のゲートにはインバータ１０９を介
して入力バッファ回路１０１の出力信号ＮＤＩの反転信
号１１５が入力されており、ＮＯＲ回路１１０、１１１
の出力信号ＩＯＷおよびＮＩＯＷは、それぞれ外部クロ
ックに同期し書き込み動作を確定させる第２の制御信号
としてのラッチ信号ＬＡＴによりデータラッチするラッ
チ回路１１２、１１３に、入力されている。（マスクビットにおける動作）入力バッファイネーブル
信号ＥＮが“Ｈ”の状態で書き込み可能な場合であっ
て、その書き込み動作時にデータマスク信号ＤＭ＝
“Ｈ”が入力されるマスクビット機能動作においては、
入力バッファ回路１０１の出力信号ＮＤＭは“Ｌ”とな
り、このＮＤＭ＝“Ｌ”を受けて、書き込み回路（Ａ）
１０２におけるＮＡＮＤ回路１０８の出力信号１１４は
“Ｈ”となる。すなわち、ＮＯＲ回路１１０、１１１の
出力信号ＩＯＷ、ＮＩＯＷはいずれも“Ｌ”となる。

【００３８】このとき、ラッチ信号ＬＡＴが入力される
と、書き込み回路（Ａ）１０２におけるラッチ回路１１
２、１１３の出力信号ＷＤＢ、ＮＷＤＢはいずれも
“Ｌ”となるため、書き込み回路（Ｂ）１０３における
ＮＡＮＤ回路１１６、１１７の出力信号ＮＧＩＯＷおよ
びＧＩＯＷは、書き込み制御信号ＷＤＥの極性とは無関
係に“Ｈ”状態を保持する。

【００３９】そのため、もし、コラム選択線ＣＳＬが有
効になって、コラムスイッチ１１８、１１９を介して、
ＮＧＩＯＷおよびＧＩＯＷがビット線ＮＢＬおよびＢＬ
と接続されても、メモリセル１２１へのデータ書き込み
動作は行われない。（非マスクビットかつ書き込み選択ビットにおける動
作）入力バッファイネーブル信号ＥＮ＝“Ｈ”の状態で
書き込み可能な場合であって、その書き込み動作時に、
データマスク信号ＤＭ＝“Ｌ”が入力される非マスクビ
ット機能動作で、かつ書き込みビット選択信号ＷＳＥＬ
＝“Ｈ”が入力される書き込み選択ビット機能動作にお
いては、入力バッファ回路１０１の出力信号ＮＤＭは
“Ｈ”となり、このＮＤＭ＝“Ｈ”と書き込みビット選
択信号ＷＳＥＬ＝“Ｈ”とを受けて、書き込み回路
（Ａ）１０２におけるＮＡＮＤ回路１０８の出力信号１
１４は“Ｌ”となる。すなわち、ＮＯＲ回路１１０、１
１１の出力信号ＩＯＷとＮＩＯＷは、ともに書き込みデ
ータＤＩの極性に基づいて“Ｌ”あるいは“Ｈ”とな
る。

【００４０】ここでラッチ信号ＬＡＴが入力されると、
書き込み回路（Ａ）１０２の出力信号ＷＤＢ、ＮＷＤＢ
はそれぞれＩＯＷおよびＮＩＯＷと同極性になるため、
あらかじめ“Ｈ”にプリチャージされている書き込み回
路（Ｂ）１０３の出力信号ＮＧＩＯＷ、ＧＩＯＷは、書
き込み制御信号ＷＤＥが“Ｈ”になるのを受けて、それ
ぞれＷＤＢおよびＮＷＤＢの極性に基づいた極性とな
る。つまり、出力信号ＮＧＩＯＷ、ＧＩＯＷは、ともに
書き込みデータＤＩの極性にのみ基づいて“Ｌ”あるい
は“Ｈ”となる。

【００４１】そのため、もし、コラム選択線ＣＳＬの信
号が有効になると、コラムスイッチ１１８、１１９を介
して、ＮＧＩＯＷおよびＧＩＯＷがビット線ＮＢＬおよ
びＢＬと接続され、メモリセル１２１への書き込み動作
が行われる。（非マスクビットかつ書き込み非選択ビットにおける動
作）上記では、非マスクビットで、かつ書き込み選択ビ
ットにおける書き込み動作について説明したが、同様に
非マスクビット機能動作であって、書き込みビット選択
信号ＷＳＥＬが“Ｌ”の場合、すなわち書き込み非選択
ビット機能動作においては、書き込み回路（Ａ）１０２
におけるＮＡＮＤ回路１０８の出力信号１１４は“Ｈ”
となるため、書き込み回路（Ａ）１０２の出力信号ＷＤ
ＢおよびＮＷＤＢは、マスクビット機能動作と同様に、
ラッチ信号ＬＡＴを受けていずれも“Ｌ”となって、書
き込み回路（Ｂ）１０３の出力信号ＮＧＩＯＷ、ＧＩＯ
Ｗは“Ｈ”を保持するため、メモリセル１２１への書き
込み動作は行われない。

【００４２】なお、非マスクビットでかつ書き込み選択
ビット機能動作においては、書き込み回路（Ａ）１０２
の出力信号ＷＤＢ、ＮＷＤＢは、書き込みデータＤＩの
極性に基づいて相補な信号となり、マスクビットおよび
非マスクビットでかつ書き込み非選択ビット機能動作に
おいては、書き込み回路（Ａ）１０２の出力信号ＷＤ
Ｂ、ＮＷＤＢは、書き込みデータＤＩの極性によらず同
極性となるような回路構成にすればよいので、入力バッ
ファ回路１０１および書き込み回路（Ａ）１０２の回路
構成は、図１で示した回路構成には限定されない。

【００４３】以上のように、本実施の形態の半導体記憶
装置によると、配線負荷の大きなＮＧＩＯＷおよびＧＩ
ＯＷを駆動する書き込み回路（Ｂ）１０３を２入力の論
理回路にて構成することができるため、書き込み速度を
従来と同等とした場合にはレイアウト面積が小さくで
き、またレイアウト面積を従来と同等とした場合には、
書き込み速度を速くすることができる。

【００４４】また、ＧＩＯＷおよびＮＧＩＯＷの数がビ
ット幅の２倍配置されるような構成へ設計変更されて
も、書き込み回路（Ｂ）が２倍になることによるレイア
ウト面積の増加を最小に抑えることができる。

【００４５】なお、本実施の形態１の半導体記憶装置に
おいて、入力バッファイネーブル信号ＥＮは、メモリセ
ルアレイ１０５における複数ビットに対応する各入力バ
ッファ回路に共通に使用され、チップ内部が活性状態に
ある時に有効となって、書き込みデータＤＩおよびデー
タマスク信号ＤＭを内部に取り込むための信号である。

【００４６】また、書き込みビット選択信号ＷＳＥＬ
は、ｍ／（２ⁿ）個の書き込み回路（Ａ）に共通に使用
される（２ⁿ）の信号であり、この（２ⁿ）本の信号線
は、語構成がｍビットの場合には、ｎビットの選択信号
の極性とは無関係に全て有効となり、語構成がｍ／（２
ⁿ）の場合には、ｎビットの選択信号の極性に基づい
て、（２ⁿ）本の内の１本の信号線が有効となる。

【００４７】また、書き込み制御信号ＷＤＥは、メモリ
セルアレイ１０５における複数ビットに対応する各書き
込み回路（Ｂ）に共通に使用され、書き込み動作時に有
効となる。［実施の形態２］本発明の実施の形態２の半導体記憶装
置を説明する。

【００４８】図２は本実施の形態２の半導体記憶装置に
おける書き込み回路の構成を示すブロック図である。図
２において、２０１は入力バッファ回路、２０２は書き
込み回路（Ａ）、２０３は書き込み回路（Ｂ）、２０４
は制御回路、２０５は書き込み制御回路、２０６はメモ
リセルアレイである。

【００４９】入力バッファ回路２０１には、書き込みデ
ータＤＩとデータマスク信号ＤＭと制御回路２０４にて
発生される第１の制御信号としての入力バッファイネー
ブル信号ＥＮとが入力され、入力バッファ回路２０１の
出力信号ＮＤＩ、ＮＤＭと第２の制御信号としてのラッ
チ信号ＬＡＴ１とが書き込み回路（Ａ）２０２に入力さ
れ、書き込み回路（Ａ）２０２の出力信号ＷＤＢ、ＮＷ
ＤＢと書き込み制御回路２０５の出力信号である第６の
制御信号としてのＷＤＥＳＥＬとが書き込み回路（Ｂ）
２０３に入力され、書き込み回路（Ｂ）２０３の出力信
号ＮＧＩＯＷ、ＧＩＯＷが、メモリセルアレイ２０６に
て、コラム選択線ＣＳＬをゲート信号とするコラムスイ
ッチ２１９、２２０を介して、センスアンプ２２１から
ビット線ＮＢＬ、ＢＬを通じてメモリセル２２２に供給
されている。

【００５０】なお、書き込み回路（Ｂ）２０３に入力さ
れる信号ＷＤＥＳＥＬは、書き込み制御回路２０５にお
いて、制御回路２０４にて発生される第３の制御信号と
しての書き込みビット選択信号ＷＳＥＬおよび第４の制
御信号としての書き込み制御信号ＷＤＥと第５の制御信
号としてのラッチ信号ＬＡＴ２とに基づいて発生され
る。

【００５１】入力バッファ回路２０１は、図１の入力バ
ッファ回路１０１と同じ構成であり、書き込み回路
（Ａ）２０２は、図１におけるＮＡＮＤ回路１０８がイ
ンバータ２０９に置き換わっていることを除けば、図１
の書き込み回路（Ａ）１０２と同じ構成である。また、
書き込み回路（Ｂ）２０３の回路構成も図１の書き込み
回路（Ｂ）１０２と同様である。

【００５２】書き込み制御回路２０５は、ラッチ回路２
２３とＡＮＤ回路２２４とから構成され、制御回路２０
４にて生成される書き込みビット選択信号ＷＳＥＬがラ
ッチ回路２２３に入力され、ラッチ回路２２３の出力信
号ＷＳＥＬＤと書き込み制御信号ＷＤＥとがＡＮＤ回路
２２４に入力されている。（マスクビットにおける動作）入力バッファイネーブル
信号ＥＮ＝“Ｈ”の状態で書き込み可能な場合であっ
て、その書き込み動作時にデータマスク信号ＤＭ＝
“Ｈ”が入力されるマスクビット機能動作においては、
入力バッファ回路２０１の出力信号ＮＤＭは“Ｌ”とな
り、このＮＤＭ＝“Ｌ”を受けて、書き込み回路（Ａ）
２０２におけるインバータ２０９の出力信号２１５は
“Ｈ”となる。すなわち、ＮＯＲ回路２１１、２１２の
出力信号ＩＯＷとＮＩＯＷはいずれも“Ｌ”となる。

【００５３】このとき、ラッチ信号ＬＡＴ１を受けて、
書き込み回路（Ａ）２０２におけるラッチ回路２１３、
２１４の出力信号ＷＤＢおよびＮＷＤＢはいずれも
“Ｌ”を出力するため、書き込み回路（Ｂ）２０３にお
けるＮＡＮＤ回路２１７、２１８の出力信号ＮＧＩＯＷ
およびＧＩＯＷは、書き込み制御回路２０５の出力信号
ＷＤＥＳＥＬの極性とは無関係に“Ｈ”状態を保持す
る。

【００５４】そのため、もし、コラム選択線ＣＳＬが有
効になって、コラムスイッチ２１９、２２０を介して、
ＮＧＩＯＷおよびＧＩＯＷがビット線ＮＢＬおよびＢＬ
と接続されても、メモリセル２２２へのデータ書き込み
動作は行われない。（非マスクビットかつ書き込み選択ビットにおける動
作）入力バッファイネーブル信号ＥＮ＝“Ｈ”の状態で
書き込み可能な場合であって、その書き込み動作時に、
データマスク信号ＤＭ＝“Ｌ”が入力される非マスクビ
ット機能動作においては、入力バッファ回路２０１の出
力信号ＮＤＭは“Ｈ”となり、このＮＤＭ＝“Ｈ”を受
けて、書き込み回路（Ａ）２０２におけるインバータ２
０９の出力信号２１５は“Ｌ”となる。

【００５５】すなわち、ＮＯＲ回路２１１、２１２の出
力信号ＩＯＷとＮＩＯＷは、ともに書き込みデータＤＩ
の極性に基づいて“Ｌ”あるいは“Ｈ”の相補信号とな
り、ラッチ信号ＬＡＴ１を受けて、書き込み回路（Ａ）
２０２の出力信号ＷＤＢおよびＮＷＤＢは、それぞれＩ
ＯＷおよびＮＩＯＷと同極性になる。

【００５６】書き込み制御回路２０５においては、書き
込みビット選択信号ＷＳＥＬ＝“Ｈ”の状態をラッチ信
号ＬＡＴ２でラッチ回路２２３にラッチすることによ
り、ラッチ回路２２３の出力信号ＷＳＥＬＤは“Ｈ”と
なるため、書き込み回路（Ｂ）２０３を制御する書き込
み制御回路２０５からの出力信号ＷＤＥＳＥＬは書き込
み制御信号ＷＤＥに同期して“Ｈ”となる。

【００５７】この書き込み制御回路２０５の出力信号Ｗ
ＤＥＳＥＬが“Ｈ”になるのを受けて、あらかじめ
“Ｈ”にプリチャージされている書き込み回路（Ｂ）２
０３の出力信号ＮＧＩＯＷおよびＧＩＯＷは、それぞれ
ＷＤＢおよびＮＷＤＢの極性に基づいた極性となり、コ
ラム選択線ＣＳＬが有効になると、コラムスイッチ２１
９、２２０を介して、ＮＧＩＯＷおよびＧＩＯＷがビッ
ト線ＮＢＬおよびＢＬと接続されて、メモリセルへ２２
２に対して、所望の書き込み動作が行われる。（非マスクビットかつ書き込み非選択ビットにおける動
作）非マスクビットでかつ書き込み非選択ビット機能動
作においては、書き込み回路（Ａ）２０２の出力動作ま
では、前述した非マスクビットでかつ書き込み選択ビッ
トにおける動作と同様である。

【００５８】このとき、書き込み制御回路２０５におい
ては、書き込み動作時には書き込みビット選択信号ＷＳ
ＥＬが“Ｌ”であるため、ラッチ回路２２３の出力信号
ＷＳＥＬＤは“Ｌ”となり、書き込み制御回路２０５の
出力信号ＷＤＥＳＥＬは書き込み制御信号ＷＤＥの極性
とは無関係に“Ｌ”となる。

【００５９】書き込み制御回路２０５の出力信号ＷＤＥ
ＳＥＬ＝“Ｌ”を受けて、書き込み回路（Ｂ）２０３の
出力信号ＮＧＩＯＷおよびＧＩＯＷは、書き込み回路
（Ｂ）２０３への入力信号ＷＤＢ、ＮＷＤＢの極性にか
かわらず“Ｈ”状態を保持するため、コラム選択線ＣＳ
Ｌが有効になって、ＷＤＢとＮＷＤＢがコラムスイッチ
２１９、２２０を介してビット線ＮＢＬ、ＢＬと接続さ
れても、メモリセル２２２への書き込み動作は行われな
い。

【００６０】なお、上記の非データマスクビット機能動
作においては、書き込み回路（Ａ）２０２の出力信号Ｗ
ＤＢおよびＮＷＤＢは、書き込みデータＤＩの極性に基
づいて相補な信号となり、データマスクビット機能動作
においては、書き込みデータＤＩの極性によらず、同極
性となるようなに回路構成にすればよいため、書き込み
回路（Ａ）２０２の回路構成は、図２に示した回路構成
に限定されない。

【００６１】また、書き込み制御回路２０５の出力信号
ＷＤＥＳＥＬは、書き込み選択ビット機能動作において
は、書き込み制御信号ＷＤＥに同期した信号で、書き込
み非選択ビット機能動作においては、書き込み制御信号
ＷＤＥに無関係に“Ｌ”となるような回路構成にすれば
よいため、書き込み制御回路２０５の回路構成は、図２
に示す回路構成に限定されない。

【００６２】以上のように、本実施の形態２の半導体記
憶装置によると、配線負荷の大きなＮＧＩＯＷおよびＧ
ＩＯＷを駆動する書き込み回路（Ｂ）２０３を２入力の
論理回路にて構成することができるため、書き込み速度
を従来と同等とした場合にはレイアウト面積が小さくで
き、またレイアウト面積を従来と同等とした場合には、
書き込み速度を速くすることができる。

【００６３】また、ＮＧＩＯＷおよびＧＩＯＷの数がビ
ット幅の２倍配置されるような構成へ設計変更されて
も、書き込み回路（Ｂ）２０３が２倍になることによる
レイアウト面積の増加を最小に抑えることができる。

【００６４】なお、本実施の形態２の半導体記憶装置に
おいて、入力バッファイネーブル信号ＥＮは、メモリセ
ルアレイ２０６における複数ビットに対応する各入力バ
ッファ回路に共通に使用され、チップ内部が活性状態に
ある時に有効となって、書き込みデータＤＩおよびデー
タマスク信号ＤＭを内部に取り込む。

【００６５】また、ラッチ信号ＬＡＴ１は、図１のラッ
チ信号ＬＡＴと同様に外部から供給され、メモリセルア
レイ２０６における複数ビットに対応する各書き込み回
路（Ａ）に共通に使用される。

【００６６】また、ラッチ信号ＬＡＴ２は、図１のラッ
チ信号ＬＡＴと同様に外部から供給され、メモリセルア
レイ２０６における複数ビットに対応する各書き込み制
御回路に共通に使用される。

【００６７】また、書き込みビット選択信号ＷＳＥＬ
は、ｍ／（２ⁿ）個の書き込み制御回路に共通に使用さ
れる（２ⁿ）の信号であり、この（２ⁿ）本の信号線は、
語構成がｍビットの場合には、ｎビットの選択信号の極
性とは無関係に全て有効となり、語構成がｍ／（２ⁿ）
の場合には、ｎビットの選択信号の極性に基づいて、
（２ⁿ）本の内の１本の信号線が有効となる。

【００６８】また、書き込み制御信号ＷＤＥは、メモリ
セルアレイ２０６における複数ビットに対応する各書き
込み制御回路に共通に使用され、書き込み動作時に有効
となる。

【００６９】また、書き込み制御回路からの出力信号Ｗ
ＤＥＳＥＬは、ｍ／（２ⁿ）個の書き込み回路（Ｂ）に
共通に使用される（２ⁿ）の信号である。

【００７０】

【発明の効果】以上のように本発明によれば、書き込み
回路（Ｂ）を２入力の論理回路で構成することを可能と
し、その書き込み回路（Ｂ）の各入力信号となる書き込
み回路（Ａ）からの２つの出力信号を、非マスクビット
でかつ選択ビットにおいては、書き込みデータの極性に
基づいた相補な信号とし、マスクビットおよび非マスク
ビットでかつ非選択ビットにおいては、書き込みデータ
の極性とは無関係に同極性とすることができる。

【００７１】そのため、メモリセルアレイ上に配置され
た負荷の大きな信号線を駆動する書き込み回路を２入力
の論理回路で構成することにより、書き込み速度を保持
したまま、従来に比べて書き込み回路のレイアウト面積
を削減することができ、装置全体として小チップ化を図
ることができる。

【００７２】また、従来と同じレイアウト面積に対して
は、駆動能力を高めることができ、書き込み速度の高速
化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置におけ
る書き込み回路の構成を示すブロック図

【図２】本発明の実施の形態２の半導体記憶装置におけ
る書き込み回路の構成を示すブロック図

【図３】従来の半導体記憶装置における書き込み回路の
構成を示すブロック図

【符号の説明】

１０１、２０１入力バッファ回路１０２、２０２書き込み回路（Ａ）１０３、２０３書き込み回路（Ｂ）１０４、２０４制御回路１０５、２０６メモリセルアレイ１０６、１０７、１０８、１１６、１１７ＮＡＮＤ
回路１０９、２０９、２１０インバータ１１０、１１１、２１１、２１２ＮＯＲ回路１１２、１１３、２１３、２１４、２２３ラッチ回
路１１８、１１９、２１９、２２０コラムスイッチ１２０、２２１センスアンプ（Ｓ．Ａ．）１２１、２２２メモリセル（Ｍ．Ｃ．）２０５書き込み制御回路２０７、２０８、２１７、２１８ＮＡＮＤ回路２２４ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】書き込みデータマスク機能を有し、かつ
それぞれ複数のビットからなる複数の語構成に対応した
多ビット構成のメモリセルアレイを備え、前記複数ビッ
トによるビット幅としてｍからｍ／（２ⁿ）に対応して
前記メモリセルアレイに対するデータの読み出し動作お
よび書き込み動作の処理を行うよう構成した半導体記憶
装置において、前記多ビット構成の各ビットに対して書
き込むために外部から入力される書き込みデータおよび
前記書き込みデータマスク機能のためのデータマスク信
号を、第１の制御信号に基づいて内部に取り込むための
入力バッファ回路と、前記入力バッファ回路の出力信号
と第２の制御信号と第３の制御信号とを入力とする書き
込み回路（Ａ）と、前記書き込み回路（Ａ）の出力信号
と第４の制御信号とを入力とする書き込み回路（Ｂ）
と、前記第１の制御信号と第２の制御信号と第３の制御
信号と第４の制御信号とを生成する制御回路とを備え、
前記制御回路を、前記書き込み回路（Ｂ）がその出力信
号に基づいて前記各ビットへのデータ書き込みを行うよ
うに、制御するよう構成したことを特徴とする半導体記
憶装置。
【請求項２】書き込み回路（Ａ）および書き込み回路
（Ｂ）の出力信号線として、それぞれ２本の信号線で構
成し、前記書き込み回路（Ａ）を、その２つの出力信号
が、データマスク信号および第３の制御信号の極性によ
って、書き込みデータの極性に基づいた相補な極性とな
る場合と、前記書き込みデータの極性とは無関係に同極
性の信号となる場合とがあるように構成したことを特徴
とする請求項１記載の半導体記憶装置。
【請求項３】書き込み回路（Ａ）に、入力バッファ回
路の出力信号と第３の制御信号との論理演算を行う論理
演算回路と、前記論理演算回路による論理演算結果を、
第２の制御信号に基づいてラッチするラッチ回路とを設
けたことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】第１の制御信号は、複数ビットに対応す
る各入力バッファ回路に共通に使用され、チップ内部が
活性状態にある時に有効となって、書き込みデータおよ
びデータマスク信号を内部に取り込むことを特徴とする
請求項３記載の半導体記憶装置。
【請求項５】第３の制御信号は、語構成を設定する語
構成設定信号とｎビットの選択信号との論理演算により
生成され、ｍ／（２ⁿ）個の書き込み回路（Ａ）に共通
に使用される（２ⁿ）の信号であり、前記（２ⁿ）本の信
号線は、語構成がｍビットの場合には、ｎビットの選択
信号の極性とは無関係に全て有効となり、語構成がｍ／
（２ⁿ）の場合には、ｎビットの選択信号の極性に基づ
いて、（２ⁿ）本の内の１本の信号線が有効となること
を特徴とする請求項４記載の半導体記憶装置。
【請求項６】第２の制御信号は、書き込み動作を確定
させる信号に同期し、複数ビットに対応する各書き込み
回路（Ａ）に共通に使用されることを特徴とする請求項
５記載の半導体記憶装置。
【請求項７】第４の制御信号は、各書き込み回路
（Ｂ）に共通に使用され、書き込み動作時に有効となる
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】書き込みデータマスク機能を有し、かつ
それぞれ複数のビットからなる複数の語構成に対応した
多ビット構成のメモリセルアレイを備え、前記複数ビッ
トによるビット幅としてｍからｍ／（２ⁿ）に対応して
前記メモリセルアレイに対するデータの読み出し動作お
よび書き込み動作の処理を行うよう構成した半導体記憶
装置において、前記多ビット構成の各ビットに対して書
き込むために外部から入力される書き込みデータおよび
前記書き込みデータマスク機能のためのデータマスク信
号を、第１の制御信号に基づいて内部に取り込むための
入力バッファ回路と、前記入力バッファ回路の出力信号
と第２の制御信号とを入力とする書き込み回路（Ａ）
と、第３の制御信号と第４の制御信号と第５の制御信号
とを入力とする書き込み制御回路と、前記書き込み回路
（Ａ）の出力信号と前記書き込み制御回路の出力信号で
ある第６の制御信号とを入力とする書き込み回路（Ｂ）
と、前記第１の制御信号と第２の制御信号と第３の制御
信号と第４の制御信号と第５の制御信号とを生成する制
御回路とを備え、前記制御回路を、前記書き込み制御回
路を通じて、前記書き込み回路（Ｂ）がその出力信号に
基づいて前記各ビットへのデータ書き込みを行うよう
に、制御するよう構成したことを特徴とする半導体記憶
装置。
【請求項９】書き込み回路（Ａ）および書き込み回路
（Ｂ）の出力信号線として、それぞれ２本の信号線で構
成し、前記書き込み回路（Ａ）を、その２つの出力信号
が、データマスク信号の極性によって、書き込みデータ
の極性に基づいた相補な極性となる場合と、前記書き込
みデータの極性とは無関係に同極性の信号となる場合と
があるように構成したことを特徴とする請求項８記載の
半導体記憶装置。
【請求項１０】書き込み回路（Ａ）に、入力バッファ
回路の出力信号の論理演算を行う論理演算回路と、前記
論理演算回路による論理演算結果を、第２の制御信号に
基づいてラッチするラッチ回路とを設けたことを特徴と
する請求項９記載の半導体記憶装置。
【請求項１１】書き込み制御回路に、第５の制御信号
に基づいて第３の制御信号をラッチするラッチ回路と、
前記ラッチ回路の出力信号と第４の制御信号との論理演
算を行う論理演算回路とを設けたことを特徴とする請求
項１０記載の半導体記憶装置。
【請求項１２】第１の制御信号は、複数ビットに対応
する各入力バッファ回路に共通に使用され、チップ内部
が活性状態にある時に有効となって、書き込みデータお
よびデータマスク信号を内部に取り込むことを特徴とす
る請求項１１記載の半導体記憶装置。
【請求項１３】第２の制御信号は、書き込み動作を確
定させる信号に同期し、複数ビットに対応する各書き込
み回路（Ａ）に共通に使用されることを特徴とする請求
項１２記載の半導体記憶装置。
【請求項１４】第３の制御信号は、語構成を設定する
語構成設定信号とｎビットの選択信号との論理演算によ
り生成され、ｍ／（２ⁿ）個の書き込み制御回路に共通
に使用される（２ⁿ）の信号であり、前記（２ⁿ）本の信
号線は、語構成がｍビットの場合には、ｎビットの選択
信号の極性とは無関係に全て有効となり、語構成がｍ／
（２ⁿ）の場合には、ｎビットの選択信号の極性に基づ
いて、（２ⁿ）本の内の１本の信号線が有効となること
を特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】第５の制御信号は、書き込み動作を確
定させる信号に同期し、複数ビットに対応する各書き込
み制御回路に共通に使用されることを特徴とする請求項
１４記載の半導体記憶装置。
【請求項１６】第４の制御信号は、各書き込み制御回
路に共通に使用され、書き込み動作時に有効となること
を特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】第６の制御信号は、ｍ／（２ⁿ）個の
書き込み回路（Ｂ）に共通に使用される（２ⁿ）の信号
であり、その極性は、第３の制御信号が有効なビットに
おいては第４の制御信号の極性に基づいた極性となり、
前記第３の制御信号が無効なビットにおいては第４の制
御信号の極性には無関係な極性となることを特徴とする
請求項１６記載の半導体記憶装置。