JP2000284756A - メモリ性表示装置用表示コントローラ - Google Patents
メモリ性表示装置用表示コントローラInfo
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2310/04—Partial updating of the display screen
Abstract
(57)【要約】
【課題】 消費電力を効率よく低減できるメモリ性表示
装置用の表示コントローラを提供する。 【解決手段】 リフレッシュ制御回路１０による前回の
表示更新以降にグラフィックエンジン６により異なるデ
ータへの書き換えが発生したかどうか書き換え検出回路
７で検出し、その情報をＴａｇＲＡＭ５に格納してお
く。リフレッシュ制御回路１０は、表示の更新に先だっ
てＴａｇＲＡＭ５の当該アドレスを調べ、前回以降ＶＲ
ＡＭ４の当該アドレスが異なるデータに書き換えられて
いる場合にのみ、ＶＲＡＭ４からのデータ読み込みと該
データのメモリ性表示装置３への送出を行う。
装置用の表示コントローラを提供する。 【解決手段】 リフレッシュ制御回路１０による前回の
表示更新以降にグラフィックエンジン６により異なるデ
ータへの書き換えが発生したかどうか書き換え検出回路
７で検出し、その情報をＴａｇＲＡＭ５に格納してお
く。リフレッシュ制御回路１０は、表示の更新に先だっ
てＴａｇＲＡＭ５の当該アドレスを調べ、前回以降ＶＲ
ＡＭ４の当該アドレスが異なるデータに書き換えられて
いる場合にのみ、ＶＲＡＭ４からのデータ読み込みと該
データのメモリ性表示装置３への送出を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等の電子機器の表示装置として強誘電性液晶表示
器や表示データ保持機能付き液晶表示器等のメモリ性を
持った表示装置を制御する表示コントローラに関し、特
に、その表示装置及び表示コントローラを含んだ表示系
全体の消費電力低減を図るものである。
ュータ等の電子機器の表示装置として強誘電性液晶表示
器や表示データ保持機能付き液晶表示器等のメモリ性を
持った表示装置を制御する表示コントローラに関し、特
に、その表示装置及び表示コントローラを含んだ表示系
全体の消費電力低減を図るものである。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等の電子
機器の低消費電力な表示手段として強誘電性液晶表示装
置（特開昭６３−０６３０９４号公報参照）や表示デー
タ保持回路付き液晶表示装置（特開平８−６２９９６号
公報参照）などのメモリ性を有する表示装置が提案され
ている。このメモリ性表示装置を使用する場合、表示す
べきデータが変更された画素のみ表示装置上のデータを
書き換えれば良いという特徴を生かすため、表示データ
の変化を検出する必要がある。従来、この検出（以下、
書き換え検出と呼ぶ）方法として、大別して下記の二つ
の方法が用いられている。
機器の低消費電力な表示手段として強誘電性液晶表示装
置（特開昭６３−０６３０９４号公報参照）や表示デー
タ保持回路付き液晶表示装置（特開平８−６２９９６号
公報参照）などのメモリ性を有する表示装置が提案され
ている。このメモリ性表示装置を使用する場合、表示す
べきデータが変更された画素のみ表示装置上のデータを
書き換えれば良いという特徴を生かすため、表示データ
の変化を検出する必要がある。従来、この検出（以下、
書き換え検出と呼ぶ）方法として、大別して下記の二つ
の方法が用いられている。
【０００３】その第１は、書き換え検出手段を持たない
従来の表示コントローラが出力する表示データを、一
旦、書き換え検出手段を持つ表示変換装置に通してメモ
リ性表示装置を駆動するという方法である（特開平８−
１８４２６４号公報参照）。
従来の表示コントローラが出力する表示データを、一
旦、書き換え検出手段を持つ表示変換装置に通してメモ
リ性表示装置を駆動するという方法である（特開平８−
１８４２６４号公報参照）。
【０００４】図１９はその第１の方法を示すブロック図
である。書き換え検出手段を持たない従来の表示コント
ローラ７９に接続された表示変換装置８１は、１画面
（フレーム）分の表示データを一時的に記憶するフレー
ムバッファ８２と、２つの表示データの差分を検出し必
要な表示データのみをメモリ性表示装置３が要求するタ
イミングで送出する差分検出＆表示制御回路８３で構成
される。表示コントローラ７９が、表示データ信号８４
として現在の表示データを出力し、フレームバッファ８
２はそれを記憶する。同時にフレームバッファ８２は前
回の表示データを表示データ信号８５として出力する。
差分検出＆表示制御回路８３は、これら表示データ信号
８４と表示データ信号８５とを比較し、異なる場合、表
示データ信号８６をメモリ性表示装置３へ出力する。
である。書き換え検出手段を持たない従来の表示コント
ローラ７９に接続された表示変換装置８１は、１画面
（フレーム）分の表示データを一時的に記憶するフレー
ムバッファ８２と、２つの表示データの差分を検出し必
要な表示データのみをメモリ性表示装置３が要求するタ
イミングで送出する差分検出＆表示制御回路８３で構成
される。表示コントローラ７９が、表示データ信号８４
として現在の表示データを出力し、フレームバッファ８
２はそれを記憶する。同時にフレームバッファ８２は前
回の表示データを表示データ信号８５として出力する。
差分検出＆表示制御回路８３は、これら表示データ信号
８４と表示データ信号８５とを比較し、異なる場合、表
示データ信号８６をメモリ性表示装置３へ出力する。
【０００５】図２０は、従来の表示コントローラ７９及
びその周辺の詳細ブロック図である。従来の表示コント
ローラ７９は、ホストＣＰＵ１からの描画命令及び描画
データ１１に基づき表示データを生成しビデオメモリ
（以下、ＶＲＡＭと記す）４に書き込むグラフィックエ
ンジン６、一定の周期でＶＲＡＭ４から表示データを読
み出し表示装置８０に送出するリフレッシュ制御回路１
０、及びグラフィックエンジン６とリフレッシュ制御回
路１０のＶＲＡＭアクセス権を調停するＶＲＡＭ調停回
路８で構成されている。１４は内部ＶＲＡＭ許可信号、
１５はＶＲＡＭ制御信号群、１６はＶＲＡＭデータ信号
群、１９はＶＲＡＭ要求信号、２３は表示制御信号群、
２４は更新信号、２５はメモリクロック、２６は表示ク
ロックである。
びその周辺の詳細ブロック図である。従来の表示コント
ローラ７９は、ホストＣＰＵ１からの描画命令及び描画
データ１１に基づき表示データを生成しビデオメモリ
（以下、ＶＲＡＭと記す）４に書き込むグラフィックエ
ンジン６、一定の周期でＶＲＡＭ４から表示データを読
み出し表示装置８０に送出するリフレッシュ制御回路１
０、及びグラフィックエンジン６とリフレッシュ制御回
路１０のＶＲＡＭアクセス権を調停するＶＲＡＭ調停回
路８で構成されている。１４は内部ＶＲＡＭ許可信号、
１５はＶＲＡＭ制御信号群、１６はＶＲＡＭデータ信号
群、１９はＶＲＡＭ要求信号、２３は表示制御信号群、
２４は更新信号、２５はメモリクロック、２６は表示ク
ロックである。
【０００６】第２の方法は、図２０に示した表示コント
ローラ７９の内部にグラフィックエンジン６のＶＲＡＭ
４への書き込みアクセスを検出する手段を持たせるとい
うものである（特開平８−２４８３９１号公報参照）。
ローラ７９の内部にグラフィックエンジン６のＶＲＡＭ
４への書き込みアクセスを検出する手段を持たせるとい
うものである（特開平８−２４８３９１号公報参照）。
【０００７】図２１は第２の方法を示すブロック図であ
る。メモリ性表示装置用表示コントローラ８７は、書き
込み検出回路８８がＶＲＡＭバス９１の監視によりグラ
フィックエンジン６のＶＲＡＭ４への書き込みアクセス
を検出すると、その書き込みアドレスからメモリ性表示
装置３上のどの走査線にあたるかを判断し、更新フラグ
信号９０により表示制御回路８７にその走査線番号と表
示データに書き換えがあったという情報を渡す。表示制
御回路８９はその情報に基づき、表示データに書き換え
があった走査線に対してのみ表示データを表示データ信
号９２を介してメモリ性表示装置へ送出する。
る。メモリ性表示装置用表示コントローラ８７は、書き
込み検出回路８８がＶＲＡＭバス９１の監視によりグラ
フィックエンジン６のＶＲＡＭ４への書き込みアクセス
を検出すると、その書き込みアドレスからメモリ性表示
装置３上のどの走査線にあたるかを判断し、更新フラグ
信号９０により表示制御回路８７にその走査線番号と表
示データに書き換えがあったという情報を渡す。表示制
御回路８９はその情報に基づき、表示データに書き換え
があった走査線に対してのみ表示データを表示データ信
号９２を介してメモリ性表示装置へ送出する。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の書
き換え検出には以下のような問題がある。第１の方法で
は、ＶＲＡＭとは別に同じ容量のメモリであるフレーム
バッファを備える必要があり、部品点数及びコストの増
大が発生する。更に、表示を行う為にＶＲＡＭとフレー
ムバッファ双方にアクセスしなければならず、そこで消
費電力の増大を招くという問題が発生する。
き換え検出には以下のような問題がある。第１の方法で
は、ＶＲＡＭとは別に同じ容量のメモリであるフレーム
バッファを備える必要があり、部品点数及びコストの増
大が発生する。更に、表示を行う為にＶＲＡＭとフレー
ムバッファ双方にアクセスしなければならず、そこで消
費電力の増大を招くという問題が発生する。
【０００９】第２の方法では、書き換え検出が単なる書
き込みアクセスの検出であり、データの変化について考
慮していない為、単純な図形の移動等で多く発生すると
思われる“今記憶されているデータと同じデータを書き
込む”という動作に対しても、“書き換えた”と判断し
てしまい、更新の必要の無い画素まで書き換えが発生
し、メモリ性表示装置の利点を十分発揮出来ない。つま
り、消費電力を効率良く低減出来ないという問題があ
る。
き込みアクセスの検出であり、データの変化について考
慮していない為、単純な図形の移動等で多く発生すると
思われる“今記憶されているデータと同じデータを書き
込む”という動作に対しても、“書き換えた”と判断し
てしまい、更新の必要の無い画素まで書き換えが発生
し、メモリ性表示装置の利点を十分発揮出来ない。つま
り、消費電力を効率良く低減出来ないという問題があ
る。
【００１０】本発明は上記問題点を解決し、消費電力を
効率よく低減できるメモリ性表示装置用の表示コントロ
ーラを提供するものである。
効率よく低減できるメモリ性表示装置用の表示コントロ
ーラを提供するものである。
【００１１】
【課題を解決するための手段】本発明は、メモリ性表示
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、表示データ記憶手段へのデータへの書き換えが
発生したかどうか比較する書き換え比較手段と、その比
較情報を格納するための書き換え情報記憶手段と、表示
更新手段による表示の更新に先だって書き換え情報記憶
手段の当該アドレスを調べ、当該アドレスが異なるデー
タに書き換えられている場合にのみ、表示データ記憶手
段からデータを読み込んで表示更新手段を介してメモリ
性表示装置へ送出する書き換え制御手段とを備えたこと
を特徴とする。
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、表示データ記憶手段へのデータへの書き換えが
発生したかどうか比較する書き換え比較手段と、その比
較情報を格納するための書き換え情報記憶手段と、表示
更新手段による表示の更新に先だって書き換え情報記憶
手段の当該アドレスを調べ、当該アドレスが異なるデー
タに書き換えられている場合にのみ、表示データ記憶手
段からデータを読み込んで表示更新手段を介してメモリ
性表示装置へ送出する書き換え制御手段とを備えたこと
を特徴とする。
【００１２】これを図１の実施例に当てはめて説明する
と、メモリ性表示装置３は、表示データが変化した画素
に対してのみ表示の更新を行えば良いという特徴を持つ
ので、その表示の更新は、表示コントローラ２内のリフ
レッシュ制御回路（表示更新手段としての機能と書き換
え制御手段の一部の機能も兼ねる）１０により定期的
（数十回／秒以上）に行う。一方、現在表示の更新をし
ようとしている画素に対応するＶＲＡＭ（表示データ記
憶手段）４上のアドレスに対して、前回の表示更新以降
にグラフィックエンジン（表示データ生成手段）６によ
り異なるデータへの書き換えが発生したかどうか書き換
え検出回路（書き換え比較手段）７で検出し、その情報
をＴａｇＲＡＭ（書き換え情報記憶手段）５に格納して
おく。リフレッシュ制御回路１０は、表示の更新に先だ
ってＴａｇＲＡＭ５の当該アドレスを調べ、前回以降Ｖ
ＲＡＭ４の当該アドレスが異なるデータに書き換えられ
ている場合にのみ、ＶＲＡＭ４からのデータ読み込みと
該データのメモリ性表示装置３への送出を行うことによ
り、ＶＲＡＭ４及びメモリ性表示装置３へのアクセスが
大幅に削減され消費電力を低減できる。
と、メモリ性表示装置３は、表示データが変化した画素
に対してのみ表示の更新を行えば良いという特徴を持つ
ので、その表示の更新は、表示コントローラ２内のリフ
レッシュ制御回路（表示更新手段としての機能と書き換
え制御手段の一部の機能も兼ねる）１０により定期的
（数十回／秒以上）に行う。一方、現在表示の更新をし
ようとしている画素に対応するＶＲＡＭ（表示データ記
憶手段）４上のアドレスに対して、前回の表示更新以降
にグラフィックエンジン（表示データ生成手段）６によ
り異なるデータへの書き換えが発生したかどうか書き換
え検出回路（書き換え比較手段）７で検出し、その情報
をＴａｇＲＡＭ（書き換え情報記憶手段）５に格納して
おく。リフレッシュ制御回路１０は、表示の更新に先だ
ってＴａｇＲＡＭ５の当該アドレスを調べ、前回以降Ｖ
ＲＡＭ４の当該アドレスが異なるデータに書き換えられ
ている場合にのみ、ＶＲＡＭ４からのデータ読み込みと
該データのメモリ性表示装置３への送出を行うことによ
り、ＶＲＡＭ４及びメモリ性表示装置３へのアクセスが
大幅に削減され消費電力を低減できる。
【００１３】表示データ記憶手段としては、データの書
き換えが発生したかどうかを比較する書き換え比較手段
を備えているもの（図８に示す実施例におけるデータ比
較回路付きＶＲＡＭ６９）が良い。この場合、書き換え
比較手段は、電位をラッチして比較することによりデー
タの書き換えが発生したかどうかを検出する。
き換えが発生したかどうかを比較する書き換え比較手段
を備えているもの（図８に示す実施例におけるデータ比
較回路付きＶＲＡＭ６９）が良い。この場合、書き換え
比較手段は、電位をラッチして比較することによりデー
タの書き換えが発生したかどうかを検出する。
【００１４】表示データ記憶手段と書き換え情報記憶手
段へのアクセスをそれぞれ調停するため調停手段（ＶＲ
ＡＭ調停回路８及びＴａｇＲＡＭ調停回路９）を備え
る。
段へのアクセスをそれぞれ調停するため調停手段（ＶＲ
ＡＭ調停回路８及びＴａｇＲＡＭ調停回路９）を備え
る。
【００１５】アクセス数を低減するため、表示データ記
憶手段から読み込んで表示更新手段にて更新を行う際の
１ライン中の画素数を可変する。
憶手段から読み込んで表示更新手段にて更新を行う際の
１ライン中の画素数を可変する。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。
に基づいて詳述する。
【００１７】図１の実施例のシステムは、本発明による
表示コントローラ２、この表示コントローラ２に対して
ソフトウェアの命令に従い画像の情報や画像操作の命令
を発行するホストＣＰＵ１、画像データを保持する一般
的なＤＲＡＭ（Dynamic Random Access Memory）によっ
て構成されるＶＲＡＭ（画像メモリ）４、このＶＲＡＭ
４のデータが前回と異なるかどうかという情報を保持し
ておく高速なＳＲＡＭ（Static Random Access Memor
y）により構成されるＴａｇＲＡＭ５、及び画像を表示
する為のメモリ性表示装置３より構成されている。
表示コントローラ２、この表示コントローラ２に対して
ソフトウェアの命令に従い画像の情報や画像操作の命令
を発行するホストＣＰＵ１、画像データを保持する一般
的なＤＲＡＭ（Dynamic Random Access Memory）によっ
て構成されるＶＲＡＭ（画像メモリ）４、このＶＲＡＭ
４のデータが前回と異なるかどうかという情報を保持し
ておく高速なＳＲＡＭ（Static Random Access Memor
y）により構成されるＴａｇＲＡＭ５、及び画像を表示
する為のメモリ性表示装置３より構成されている。
【００１８】図１を参照すると、本発明の表示コントロ
ーラ２は、ホストＣＰＵ１からの命令や情報のＶＲＡＭ
データへの変換を行うグラフィックエンジン６、グラフ
ィックエンジン６のＶＲＡＭ４へのアクセスを監視し、
現在ＶＲＡＭ４に格納されているデータと異なるデータ
を書き込む場合にその情報のＴａｇＲＡＭ５への書き込
みを命令する書き込み検出回路７、予め決めておいた周
期でＴａｇＲＡＭ５を調べ、もしそのデータが“更新”
の場合にＶＲＡＭ４から当該アドレスの画像データを読
み込み、メモリ性表示装置３への転送を行うリフレッシ
ュ制御回路１０、書き換え検出回路７とリフレッシュ制
御回路１０のＶＲＡＭ４へのアクセスを調停するＶＲＡ
Ｍ調停回路８、及び書き換え検出回路７とリフレッシュ
制御回路１０のＴａｇＲＡＭ５へのアクセスを調停する
ＴａｇＲＡＭ調停回路９で構成されている。
ーラ２は、ホストＣＰＵ１からの命令や情報のＶＲＡＭ
データへの変換を行うグラフィックエンジン６、グラフ
ィックエンジン６のＶＲＡＭ４へのアクセスを監視し、
現在ＶＲＡＭ４に格納されているデータと異なるデータ
を書き込む場合にその情報のＴａｇＲＡＭ５への書き込
みを命令する書き込み検出回路７、予め決めておいた周
期でＴａｇＲＡＭ５を調べ、もしそのデータが“更新”
の場合にＶＲＡＭ４から当該アドレスの画像データを読
み込み、メモリ性表示装置３への転送を行うリフレッシ
ュ制御回路１０、書き換え検出回路７とリフレッシュ制
御回路１０のＶＲＡＭ４へのアクセスを調停するＶＲＡ
Ｍ調停回路８、及び書き換え検出回路７とリフレッシュ
制御回路１０のＴａｇＲＡＭ５へのアクセスを調停する
ＴａｇＲＡＭ調停回路９で構成されている。
【００１９】ホストＣＰＵ１は、ホストバス１１を介し
てグラフィックエンジン６、書き換え検出回路７及びリ
フレッシュ制御回路に接続され、それぞれの動作設定を
行うことが出来る。ＶＲＡＭ４は、書き換え検出回路７
とリフレッシュ制御回路１０に、それぞれ排他で制御す
るＶＲＡＭ制御信号群１５とＶＲＡＭデータ信号群１６
を介して接続される。そのアクセス権はＶＲＡＭ調停回
路８で調停され、アクセス権の無い方は、ＶＲＡＭ制御
信号群１５及びＶＲＡＭデータ信号群１６をハイインピ
ーダンス、又は入力の状態にする。
てグラフィックエンジン６、書き換え検出回路７及びリ
フレッシュ制御回路に接続され、それぞれの動作設定を
行うことが出来る。ＶＲＡＭ４は、書き換え検出回路７
とリフレッシュ制御回路１０に、それぞれ排他で制御す
るＶＲＡＭ制御信号群１５とＶＲＡＭデータ信号群１６
を介して接続される。そのアクセス権はＶＲＡＭ調停回
路８で調停され、アクセス権の無い方は、ＶＲＡＭ制御
信号群１５及びＶＲＡＭデータ信号群１６をハイインピ
ーダンス、又は入力の状態にする。
【００２０】ＴａｇＲＡＭ５は、書き換え検出回路７と
リフレッシュ制御回路１０に、それぞれ排他で制御する
ＴａｇＲＡＭ制御信号群１７とＴａｇＲＡＭデータ信号
１８を介して接続される。そのアクセス権はＴａｇＲＡ
Ｍ調停回路９で調停され、アクセス権の無い方は、Ｔａ
ｇＲＡＭ制御信号群１７及びＴａｇＲＡＭデータ信号１
８をハイインピーダンス、又は入力の状態にする。メモ
リ性表示装置３には、リフレッシュ制御回路１０が、制
御する表示制御信号群２３（タイミング、データ）及び
更新信号２４を介して接続される。
リフレッシュ制御回路１０に、それぞれ排他で制御する
ＴａｇＲＡＭ制御信号群１７とＴａｇＲＡＭデータ信号
１８を介して接続される。そのアクセス権はＴａｇＲＡ
Ｍ調停回路９で調停され、アクセス権の無い方は、Ｔａ
ｇＲＡＭ制御信号群１７及びＴａｇＲＡＭデータ信号１
８をハイインピーダンス、又は入力の状態にする。メモ
リ性表示装置３には、リフレッシュ制御回路１０が、制
御する表示制御信号群２３（タイミング、データ）及び
更新信号２４を介して接続される。
【００２１】表示コントローラ２の内部では、グラフィ
ックエンジン６と書き換え検出回路７とは内部ＶＲＡＭ
制御信号群１２、内部ＶＲＡＭデータ信号群１３及び内
部ＶＲＡＭ許可信号１４で接続され、それぞれグラフィ
ックエンジン６に対して出力、双方向、入力となってい
る。
ックエンジン６と書き換え検出回路７とは内部ＶＲＡＭ
制御信号群１２、内部ＶＲＡＭデータ信号群１３及び内
部ＶＲＡＭ許可信号１４で接続され、それぞれグラフィ
ックエンジン６に対して出力、双方向、入力となってい
る。
【００２２】ＶＲＡＭ調停回路８は、リフレッシュ制御
回路１０が出力するＶＲＡＭ要求信号１９を受けて書き
換え検出回路７とリフレッシュ制御回路１０に対してＶ
ＲＡＭ許可信号２０を出力する。このＶＲＡＭ許可信号
２０は、リフレッシュ制御回路１０と書き換え検出回路
７に対して反対のアクティブレベルとする。すなわち、
ＶＲＡＭ許可信号２０が“１”の時はリフレッシュ制御
回路１０に対してアクセスを許可し、“０”の時は書き
換え検出回路７に対してアクセスを許可する。
回路１０が出力するＶＲＡＭ要求信号１９を受けて書き
換え検出回路７とリフレッシュ制御回路１０に対してＶ
ＲＡＭ許可信号２０を出力する。このＶＲＡＭ許可信号
２０は、リフレッシュ制御回路１０と書き換え検出回路
７に対して反対のアクティブレベルとする。すなわち、
ＶＲＡＭ許可信号２０が“１”の時はリフレッシュ制御
回路１０に対してアクセスを許可し、“０”の時は書き
換え検出回路７に対してアクセスを許可する。
【００２３】同様に、ＴａｇＲＡＭ調停回路９は、リフ
レッシュ制御回路１０が出力するＴａｇＲＡＭ要求信号
２１を受けて書き換え検出回路７とリフレッシュ制御回
路１０に対してＴａｇＲＡＭ許可信号２２を出力する。
また、それぞれに対してアクティブレベルが反対である
ことも同様である。
レッシュ制御回路１０が出力するＴａｇＲＡＭ要求信号
２１を受けて書き換え検出回路７とリフレッシュ制御回
路１０に対してＴａｇＲＡＭ許可信号２２を出力する。
また、それぞれに対してアクティブレベルが反対である
ことも同様である。
【００２４】この表示コントローラ２には、動作の為の
基準クロックとしてメモリクロック２５と表示クロック
２６が供給されていて、前者は全ての内部回路に、後者
はリフレッシュ制御回路１０にのみ分配される。
基準クロックとしてメモリクロック２５と表示クロック
２６が供給されていて、前者は全ての内部回路に、後者
はリフレッシュ制御回路１０にのみ分配される。
【００２５】次に、図１の構成の動作について説明す
る。表示コントローラ２の内部回路のうち、グラフィッ
クエンジン６及び書き換え検出回路７と、リフレッシュ
制御回路８は独立して動作する。書き換え検出回路７と
リフレッシュ制御回路８はＶＲＡＭ４及びＴａｇＲＡＭ
５を共有しており、ＶＲＡＭ制御信号群１５、ＶＲＡＭ
データ信号群１６、ＴａｇＲＡＭ制御信号群１７及びＴ
ａｇＲＡＭデータ信号１８は共通の信号を用いている。
その為に、ある時刻において前者と後者、どちらにＶＲ
ＡＭ４及びＴａｇＲＡＭ５のアクセス権を与えるか、と
いった制御を行うのがＶＲＡＭ調停回路８及びＴａｇＲ
ＡＭ調停回路９である。
る。表示コントローラ２の内部回路のうち、グラフィッ
クエンジン６及び書き換え検出回路７と、リフレッシュ
制御回路８は独立して動作する。書き換え検出回路７と
リフレッシュ制御回路８はＶＲＡＭ４及びＴａｇＲＡＭ
５を共有しており、ＶＲＡＭ制御信号群１５、ＶＲＡＭ
データ信号群１６、ＴａｇＲＡＭ制御信号群１７及びＴ
ａｇＲＡＭデータ信号１８は共通の信号を用いている。
その為に、ある時刻において前者と後者、どちらにＶＲ
ＡＭ４及びＴａｇＲＡＭ５のアクセス権を与えるか、と
いった制御を行うのがＶＲＡＭ調停回路８及びＴａｇＲ
ＡＭ調停回路９である。
【００２６】まずリフレッシュ制御回路１０の動作につ
いて、図２を参照して説明する。Ｈ＿ＳＹＮは、表示制
御信号群２３の一つでメモリ性表示装置３上の表示位置
を与える為の信号である。Ｄ＿ＤＡＴも表示制御信号群
２３の一つで表示階調を与える。Ｍ＿ＥＮＢは更新信号
２４であり、Ｍ＿ＥＮＢ＝“０”の期間に対応する画素
は表示を更新せず、現在の表示を保持するようにメモリ
性表示装置３で制御する。Ｔ＿ＲＥＱはＴａｇＲＡＭ要
求信号２１、Ｔ＿ＡＣＫはＴａｇＲＡＭ許可信号２２、
Ｔ＿ＡＤＲはＴａｇＲＡＭ制御信号群１７の一部でアド
レスを与える。Ｔ＿ＤＡＴはＴａｇＲＡＭデータ信号１
８、Ｔ＿ＷＥ＃はＴａｇＲＡＭ制御信号群１７の一つ
で、ＴａｇＲＡＭ５への書き込みを制御する。Ｍ＿ＲＥ
ＱはＶＲＡＭ要求信号１９、Ｍ＿ＡＣＫはＶＲＡＭ許可
信号２０、Ｍ＿Ａ／ＣはＶＲＡＭ制御信号群１５、Ｍ＿
ＤＡＴはＶＲＡＭデータ信号群１６をそれぞれ示す。
いて、図２を参照して説明する。Ｈ＿ＳＹＮは、表示制
御信号群２３の一つでメモリ性表示装置３上の表示位置
を与える為の信号である。Ｄ＿ＤＡＴも表示制御信号群
２３の一つで表示階調を与える。Ｍ＿ＥＮＢは更新信号
２４であり、Ｍ＿ＥＮＢ＝“０”の期間に対応する画素
は表示を更新せず、現在の表示を保持するようにメモリ
性表示装置３で制御する。Ｔ＿ＲＥＱはＴａｇＲＡＭ要
求信号２１、Ｔ＿ＡＣＫはＴａｇＲＡＭ許可信号２２、
Ｔ＿ＡＤＲはＴａｇＲＡＭ制御信号群１７の一部でアド
レスを与える。Ｔ＿ＤＡＴはＴａｇＲＡＭデータ信号１
８、Ｔ＿ＷＥ＃はＴａｇＲＡＭ制御信号群１７の一つ
で、ＴａｇＲＡＭ５への書き込みを制御する。Ｍ＿ＲＥ
ＱはＶＲＡＭ要求信号１９、Ｍ＿ＡＣＫはＶＲＡＭ許可
信号２０、Ｍ＿Ａ／ＣはＶＲＡＭ制御信号群１５、Ｍ＿
ＤＡＴはＶＲＡＭデータ信号群１６をそれぞれ示す。
【００２７】図２中の時点ｔ１から開始されるメモリ性
表示装置３への表示データの転送に先だって、ＶＲＡＭ
４上の対応するアドレスのデータが書き換えられている
かどうか調べる為に、時点ｔ２でリフレッシュ制御回路
１０はＴａｇＲＡＭ５へのアクセス要求をＴａｇＲＡＭ
調停回路９へ発行し、ＴａｇＲＡＭ調停回路９は、Ｔａ
ｇＲＡＭ制御信号群１７の監視により、この時書き換え
検出回路７がＴａｇＲＡＭへのアクセスを行っていない
と判断すると、即座にＴａｇＲＡＭ許可信号２２を返
す。これを受けリフレッシュ制御回路１０がｔ１から転
送するライン（このラインの考え方については後述す
る）に対応するアドレスをＴａｇＲＡＭ５へ出力する
と、そのラインが更新されている場合はＴ＿ＤＡＴに
“１”が、更新されていない場合は“０”が出力され
る。
表示装置３への表示データの転送に先だって、ＶＲＡＭ
４上の対応するアドレスのデータが書き換えられている
かどうか調べる為に、時点ｔ２でリフレッシュ制御回路
１０はＴａｇＲＡＭ５へのアクセス要求をＴａｇＲＡＭ
調停回路９へ発行し、ＴａｇＲＡＭ調停回路９は、Ｔａ
ｇＲＡＭ制御信号群１７の監視により、この時書き換え
検出回路７がＴａｇＲＡＭへのアクセスを行っていない
と判断すると、即座にＴａｇＲＡＭ許可信号２２を返
す。これを受けリフレッシュ制御回路１０がｔ１から転
送するライン（このラインの考え方については後述す
る）に対応するアドレスをＴａｇＲＡＭ５へ出力する
と、そのラインが更新されている場合はＴ＿ＤＡＴに
“１”が、更新されていない場合は“０”が出力され
る。
【００２８】図２中の時点ｔ３ではＴ＿ＤＡＴは“０”
であり、このラインは“書き換えられていない”ことを
意味している。この段階でＴａｇＲＡＭ５へのアクセス
は終了したので、リフレッシュ制御回路１０はＴａｇＲ
ＡＭ要求信号２１を解除（Ｔ＿ＲＥＱ＝“０”）する。
このラインが書き換えられていないという情報に基づ
き、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求は行わず（Ｍ＿ＲＥＱ＝“０”のまま）、ｔ１か
らＭ＿ＥＮＢを“０”にして、このラインは表示の更新
が必要無いことをメモリ性表示装置３へ伝える。
であり、このラインは“書き換えられていない”ことを
意味している。この段階でＴａｇＲＡＭ５へのアクセス
は終了したので、リフレッシュ制御回路１０はＴａｇＲ
ＡＭ要求信号２１を解除（Ｔ＿ＲＥＱ＝“０”）する。
このラインが書き換えられていないという情報に基づ
き、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求は行わず（Ｍ＿ＲＥＱ＝“０”のまま）、ｔ１か
らＭ＿ＥＮＢを“０”にして、このラインは表示の更新
が必要無いことをメモリ性表示装置３へ伝える。
【００２９】同様に、時点ｔ８からの表示データ転送に
先だって、リフレッシュ制御回路１０がＴａｇＲＡＭ５
を調べた結果、Ｔ＿ＤＡＴ＝“１”（ｔ４）よりこのラ
インはＶＲＡＭ４の内容が書き換えられていると判断
し、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求をＶＲＡＭ調停回路８へ発行する（ｔ５）。と同
時に、リフレッシュ制御回路１０は、Ｔ＿ＷＥ＃＝
“０”、Ｔ＿ＤＡＴ＝“０”を出力することによりＴａ
ｇＲＡＭ５の当該アドレスのデータに“０”を書き込み
クリアし、ＴａｇＲＡＭ５へのアクセス要求を解除（Ｔ
＿ＲＥＱ＝“０”）する。Ｍ＿ＡＣＫ＝“１”によりＶ
ＲＡＭへのアクセス権を与えられると、リフレッシュ制
御回路１０はＶＲＡＭ制御信号群１５を制御し、ＶＲＡ
Ｍ４の該当するアドレスからのデータ読み込みを開始す
る（ｔ６）。そして、時点ｔ７からＶＲＡＭデータ信号
群１６を介して読み込んだデータのメモリ性表示装置３
への転送を、表示制御信号群２３を介して開始する（ｔ
８）。
先だって、リフレッシュ制御回路１０がＴａｇＲＡＭ５
を調べた結果、Ｔ＿ＤＡＴ＝“１”（ｔ４）よりこのラ
インはＶＲＡＭ４の内容が書き換えられていると判断
し、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求をＶＲＡＭ調停回路８へ発行する（ｔ５）。と同
時に、リフレッシュ制御回路１０は、Ｔ＿ＷＥ＃＝
“０”、Ｔ＿ＤＡＴ＝“０”を出力することによりＴａ
ｇＲＡＭ５の当該アドレスのデータに“０”を書き込み
クリアし、ＴａｇＲＡＭ５へのアクセス要求を解除（Ｔ
＿ＲＥＱ＝“０”）する。Ｍ＿ＡＣＫ＝“１”によりＶ
ＲＡＭへのアクセス権を与えられると、リフレッシュ制
御回路１０はＶＲＡＭ制御信号群１５を制御し、ＶＲＡ
Ｍ４の該当するアドレスからのデータ読み込みを開始す
る（ｔ６）。そして、時点ｔ７からＶＲＡＭデータ信号
群１６を介して読み込んだデータのメモリ性表示装置３
への転送を、表示制御信号群２３を介して開始する（ｔ
８）。
【００３０】次に、グラフィックエンジン６と書き換え
検出回路７の動作について、図３を参照して説明する。
Ｍ＿ＣＬＫはメモリクロック２５、Ｇ＿ＡＤＲは内部Ｖ
ＲＡＭ制御信号群１２の一部で、ＶＲＡＭへのアドレス
を与える。Ｇ＿ＣＯＭは内部ＶＲＡＭ制御信号群１２の
一部で、ＶＲＡＭへのコマンドを与える。Ｇ＿ＤＡＴは
内部ＶＲＡＭデータ信号群１３、Ｇ＿ＥＮＢは内部ＶＲ
ＡＭ許可信号１４を示す。Ｍ＿ＡＤＲはＶＲＡＭ制御信
号群１５の一部で、アドレスを与える。Ｍ＿ＣＯＭはＶ
ＲＡＭ制御信号群１５の一部で、コマンドを与える。そ
の他の記号は図２と同じである。
検出回路７の動作について、図３を参照して説明する。
Ｍ＿ＣＬＫはメモリクロック２５、Ｇ＿ＡＤＲは内部Ｖ
ＲＡＭ制御信号群１２の一部で、ＶＲＡＭへのアドレス
を与える。Ｇ＿ＣＯＭは内部ＶＲＡＭ制御信号群１２の
一部で、ＶＲＡＭへのコマンドを与える。Ｇ＿ＤＡＴは
内部ＶＲＡＭデータ信号群１３、Ｇ＿ＥＮＢは内部ＶＲ
ＡＭ許可信号１４を示す。Ｍ＿ＡＤＲはＶＲＡＭ制御信
号群１５の一部で、アドレスを与える。Ｍ＿ＣＯＭはＶ
ＲＡＭ制御信号群１５の一部で、コマンドを与える。そ
の他の記号は図２と同じである。
【００３１】まず、図３中の時点ｔ９において、グラフ
ィックエンジン６がＶＲＡＭ４への書き込みアクセスを
開始すると、それを受けた書き換え検出回路７は、その
時Ｍ＿ＡＣＫ＝“０”であれば、１メモリクロック遅れ
てｔ１０でＶＲＡＭ４の先に受けた書き込みアドレス
（ＲＡ、ＣＡ）に対してまず読み込みアクセスを開始す
る。ここで、ｔ１０からグラフィックエンジン６がＧ＿
ＤＡＴ１３に出力するデータ（ＷＤ０：３）は、書き込
み検出回路７内部のライトバッファに一時的に保持され
る。そして、ｔ１０から書き換え検出回路７により開始
された読み込みアクセスに対して、ＶＲＡＭ４がＭ＿Ｄ
ＡＴ１６に出力したデータ（ＲＤ０：３）と内部のライ
トバッファに保持されたデータ（ＷＤ０：３）を逐次比
較し、一部でも差異があった場合、Ｔ＿ＡＣＫ＝“０”
を確認し、Ｔ＿ＡＤＲに当該アドレスを、Ｔ＿ＤＡＴに
“１”を出力、Ｔ＿ＷＥ＃＝“０”とし、ＴａｇＲＡＭ
５の当該アドレスに“１”を書き込む（ｔ１１）。
ィックエンジン６がＶＲＡＭ４への書き込みアクセスを
開始すると、それを受けた書き換え検出回路７は、その
時Ｍ＿ＡＣＫ＝“０”であれば、１メモリクロック遅れ
てｔ１０でＶＲＡＭ４の先に受けた書き込みアドレス
（ＲＡ、ＣＡ）に対してまず読み込みアクセスを開始す
る。ここで、ｔ１０からグラフィックエンジン６がＧ＿
ＤＡＴ１３に出力するデータ（ＷＤ０：３）は、書き込
み検出回路７内部のライトバッファに一時的に保持され
る。そして、ｔ１０から書き換え検出回路７により開始
された読み込みアクセスに対して、ＶＲＡＭ４がＭ＿Ｄ
ＡＴ１６に出力したデータ（ＲＤ０：３）と内部のライ
トバッファに保持されたデータ（ＷＤ０：３）を逐次比
較し、一部でも差異があった場合、Ｔ＿ＡＣＫ＝“０”
を確認し、Ｔ＿ＡＤＲに当該アドレスを、Ｔ＿ＤＡＴに
“１”を出力、Ｔ＿ＷＥ＃＝“０”とし、ＴａｇＲＡＭ
５の当該アドレスに“１”を書き込む（ｔ１１）。
【００３２】これが、このラインにおいて表示データに
変化があったことを示す情報となる。ＷＤ０：３とＲＤ
０：３に全く差異が無い場合は、図３中のＴ＿ＷＥ＃は
破線で示すように“１”のままとなり、ＴａｇＲＡＭ５
に対する書き込みは行わない。書き込み検出回路７は、
前述の読み込みアクセスに引き続きｔ１２から、ライト
バッファに一時的に保持しておいた書き込みデータのＶ
ＲＡＭ４に対する書き込み動作を開始する。
変化があったことを示す情報となる。ＷＤ０：３とＲＤ
０：３に全く差異が無い場合は、図３中のＴ＿ＷＥ＃は
破線で示すように“１”のままとなり、ＴａｇＲＡＭ５
に対する書き込みは行わない。書き込み検出回路７は、
前述の読み込みアクセスに引き続きｔ１２から、ライト
バッファに一時的に保持しておいた書き込みデータのＶ
ＲＡＭ４に対する書き込み動作を開始する。
【００３３】ここで、グラフィックエンジン６のアクセ
スは既にｔ１３で完了している為、次のメモリクロッ
ク、つまりｔ１４でグラフィックエンジン６が次のアク
セスを開始する可能性がある。そこで、その前にＧ＿Ｅ
ＮＢ＝“０”とし、書き換え検出回路７が次のグラフィ
ックエンジン６のＶＲＡＭアクセスに対応可能となるｔ
１５までグラフィックエンジン６のＶＲＡＭアクセスを
禁止する。
スは既にｔ１３で完了している為、次のメモリクロッ
ク、つまりｔ１４でグラフィックエンジン６が次のアク
セスを開始する可能性がある。そこで、その前にＧ＿Ｅ
ＮＢ＝“０”とし、書き換え検出回路７が次のグラフィ
ックエンジン６のＶＲＡＭアクセスに対応可能となるｔ
１５までグラフィックエンジン６のＶＲＡＭアクセスを
禁止する。
【００３４】書き換え検出回路７のＶＲＡＭアクセス中
にリフレッシュ制御回路１０からＶＲＡＭアクセス要求
が発生する場合がある。この場合重要なのは、基本的に
リフレッシュ制御回路１０からの要求が優先されるとい
う点のみであり、その調停制御の詳細な動作自体につい
ては様々なバリエーションが考えられるが、図４を参照
して以下に一例を説明する。
にリフレッシュ制御回路１０からＶＲＡＭアクセス要求
が発生する場合がある。この場合重要なのは、基本的に
リフレッシュ制御回路１０からの要求が優先されるとい
う点のみであり、その調停制御の詳細な動作自体につい
ては様々なバリエーションが考えられるが、図４を参照
して以下に一例を説明する。
【００３５】まず、図４中のｔ１６で書き換え検出回路
７が図３中のｔ１０と同様にＶＲＡＭ４への読み込みア
クセスを開始する。その読み込みアクセスの途中（例え
ばｔ１７）でリフレッシュ制御回路１０からＶＲＡＭア
クセス要求が発行された（Ｍ＿ＲＥＱ＝“１”）場合、
最後のデータ（ＲＤ４）の読み込み開始と同時にＶＲＡ
Ｍ調停回路８がＭ＿ＡＣＫ＝“１”とし、アクセス権を
リフレッシュ制御回路に与える。これを受けて書き換え
検出回路７は、図３中ではｔ１２で開始していた書き込
みアクセスを一時保留し、ＶＲＡＭ制御信号群１５及び
ＶＲＡＭデータ信号群１６をハイインピーダンス、また
は入力の状態にする。
７が図３中のｔ１０と同様にＶＲＡＭ４への読み込みア
クセスを開始する。その読み込みアクセスの途中（例え
ばｔ１７）でリフレッシュ制御回路１０からＶＲＡＭア
クセス要求が発行された（Ｍ＿ＲＥＱ＝“１”）場合、
最後のデータ（ＲＤ４）の読み込み開始と同時にＶＲＡ
Ｍ調停回路８がＭ＿ＡＣＫ＝“１”とし、アクセス権を
リフレッシュ制御回路に与える。これを受けて書き換え
検出回路７は、図３中ではｔ１２で開始していた書き込
みアクセスを一時保留し、ＶＲＡＭ制御信号群１５及び
ＶＲＡＭデータ信号群１６をハイインピーダンス、また
は入力の状態にする。
【００３６】一方、アクセス権を得たリフレッシュ制御
回路１０は、まずプリチャージコマンドを発行し（ｔ１
９）、それに引き続き所望のアドレスからデータを読み
込み、最後のデータ（ＲＤｄ）の読み込みと同時に再度
プリチャージコマンドを発行する（ｔ２１）。また、リ
フレッシュ制御回路１０はこれに先立ち１メモリクロッ
ク前にＭ＿ＲＥＱ＝“０”とする（ｔ２０）。これを受
けＶＲＡＭ調停回路８は、Ｍ＿ＡＣＫ＝“０”としＶＲ
ＡＭ４へのアクセス権を再度書き換え検出回路７へ渡
す。再びＶＲＡＭ４へのアクセス権を得た書き換え検出
回路７は前述の一時保留していた書き込みアクセスをｔ
２２から開始する。この書き込みアクセスが完了するま
で書き換え検出回路７は内部ＶＲＡＭ許可信号１４（Ｇ
＿ＥＮＢ）を“０”とし、グラフィックエンジン６が新
しいＶＲＡＭアクセスを開始すること禁止しておくこと
は図３の場合と同様である。
回路１０は、まずプリチャージコマンドを発行し（ｔ１
９）、それに引き続き所望のアドレスからデータを読み
込み、最後のデータ（ＲＤｄ）の読み込みと同時に再度
プリチャージコマンドを発行する（ｔ２１）。また、リ
フレッシュ制御回路１０はこれに先立ち１メモリクロッ
ク前にＭ＿ＲＥＱ＝“０”とする（ｔ２０）。これを受
けＶＲＡＭ調停回路８は、Ｍ＿ＡＣＫ＝“０”としＶＲ
ＡＭ４へのアクセス権を再度書き換え検出回路７へ渡
す。再びＶＲＡＭ４へのアクセス権を得た書き換え検出
回路７は前述の一時保留していた書き込みアクセスをｔ
２２から開始する。この書き込みアクセスが完了するま
で書き換え検出回路７は内部ＶＲＡＭ許可信号１４（Ｇ
＿ＥＮＢ）を“０”とし、グラフィックエンジン６が新
しいＶＲＡＭアクセスを開始すること禁止しておくこと
は図３の場合と同様である。
【００３７】次に、前述していた「ライン」について、
図５を参照して説明する。図５はメモリ性表示装置３の
内部構造を示したものである。メモリ性表示装置３は、
画像を表示する為のメモリ性表示器２７、そのメモリ性
表示器２７の走査線３１を選択し駆動する走査線選択回
路２９、メモリ性表示器２７の信号線３２を駆動する信
号線駆動回路３０、及び入力された表示制御信号群２３
と更新信号２４から２つの駆動回路を制御する為の、走
査線同期信号３３及び信号線データ信号３４、信号線同
期信号３５、表示保持信号３６を生成する駆動制御回路
２８から成る。
図５を参照して説明する。図５はメモリ性表示装置３の
内部構造を示したものである。メモリ性表示装置３は、
画像を表示する為のメモリ性表示器２７、そのメモリ性
表示器２７の走査線３１を選択し駆動する走査線選択回
路２９、メモリ性表示器２７の信号線３２を駆動する信
号線駆動回路３０、及び入力された表示制御信号群２３
と更新信号２４から２つの駆動回路を制御する為の、走
査線同期信号３３及び信号線データ信号３４、信号線同
期信号３５、表示保持信号３６を生成する駆動制御回路
２８から成る。
【００３８】走査線選択回路２９は、駆動制御回路２８
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印可するべき電圧を生成、走査線の駆動と同
期して各信号線に印可する。
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印可するべき電圧を生成、走査線の駆動と同
期して各信号線に印可する。
【００３９】本発明でいう「ライン」とは、１本の走査
線上の連続した画素の集合を表し、この画素の集合単位
で表示データが“変化した／変化していない”を判断す
る。よって、この集合が小さい場合には微少な範囲の画
像変化に対して、リフレッシュ制御回路１０のＶＲＡＭ
４へのアクセスが少なくて済むという長所と、ＴａｇＲ
ＡＭ５の容量増加とリフレッシュ制御回路１０のＴａｇ
ＲＡＭ５へのアクセス頻度が多くなるという短所を持つ
ことになる。
線上の連続した画素の集合を表し、この画素の集合単位
で表示データが“変化した／変化していない”を判断す
る。よって、この集合が小さい場合には微少な範囲の画
像変化に対して、リフレッシュ制御回路１０のＶＲＡＭ
４へのアクセスが少なくて済むという長所と、ＴａｇＲ
ＡＭ５の容量増加とリフレッシュ制御回路１０のＴａｇ
ＲＡＭ５へのアクセス頻度が多くなるという短所を持つ
ことになる。
【００４０】逆にこの集合が大きい場合、ＴａｇＲＡＭ
５の容量とリフレッシュ制御回路１０のＴａｇＲＡＭへ
のアクセス頻度は少なくて済むが、一度表示の更新が必
要なラインにヒットした時にリフレッシュ制御回路１０
のＶＲＡＭ４への余分なアクセス、すなわち同一集合内
であれば例え表示データが変化していない画素であって
も表示を更新するという規則に起因する実際には必要で
ないアクセスが増加する。
５の容量とリフレッシュ制御回路１０のＴａｇＲＡＭへ
のアクセス頻度は少なくて済むが、一度表示の更新が必
要なラインにヒットした時にリフレッシュ制御回路１０
のＶＲＡＭ４への余分なアクセス、すなわち同一集合内
であれば例え表示データが変化していない画素であって
も表示を更新するという規則に起因する実際には必要で
ないアクセスが増加する。
【００４１】そこで、本実施例ではラインサイズを可変
とし、表示データの変化状況に応じて最も効率よく消費
電力を低減できるようにソフトウェアまたはハードウェ
アでラインサイズを変更する。例えば、図５の３７は３
２画素を１ラインとした場合を表し、３８は１走査線上
の画素全てを１ラインとした場合を表す。図６はＶＲＡ
Ｍ４とＴａｇＲＡＭ５の概念図であり、図５の１０２４
×１０２４画素の表示空間との対応のためにＶＲＡＭ４
を２５６（列方向）×１０２４（行方向）として表現し
ている。すなわち、ＶＲＡＭ４の１ワードが４画素分に
相当し、２５６Ｋビットのアドレス空間を持つ場合を想
定している（例えば、１画素の階調が１６ビットでＶＲ
ＡＭ１ワードが６４ビット）。その場合に１ラインの最
小画素数を３２とすると、ＴａｇＲＡＭは図６のように
１０２４／３２×１０２４＝３２Ｋビットのアドレス空
間を必要とする。
とし、表示データの変化状況に応じて最も効率よく消費
電力を低減できるようにソフトウェアまたはハードウェ
アでラインサイズを変更する。例えば、図５の３７は３
２画素を１ラインとした場合を表し、３８は１走査線上
の画素全てを１ラインとした場合を表す。図６はＶＲＡ
Ｍ４とＴａｇＲＡＭ５の概念図であり、図５の１０２４
×１０２４画素の表示空間との対応のためにＶＲＡＭ４
を２５６（列方向）×１０２４（行方向）として表現し
ている。すなわち、ＶＲＡＭ４の１ワードが４画素分に
相当し、２５６Ｋビットのアドレス空間を持つ場合を想
定している（例えば、１画素の階調が１６ビットでＶＲ
ＡＭ１ワードが６４ビット）。その場合に１ラインの最
小画素数を３２とすると、ＴａｇＲＡＭは図６のように
１０２４／３２×１０２４＝３２Ｋビットのアドレス空
間を必要とする。
【００４２】図５の３２画素ライン３７はｎ番目の走査
線上、３２ｉ番目から３２ｉ＋３１番目の信号線によっ
て駆動される３２画素より成り、図６中のＶＲＡＭ４
上、ｎ行８ｉ列からｎ行８ｉ＋７列までのメモリブロッ
ク３９に表示データが記憶されていて、ＴａｇＲＡＭ５
上のｎ行ｉ列目のメモリ４１にメモリブロック３９でデ
ータの書き換えが発生したかどうかが記憶されている。
線上、３２ｉ番目から３２ｉ＋３１番目の信号線によっ
て駆動される３２画素より成り、図６中のＶＲＡＭ４
上、ｎ行８ｉ列からｎ行８ｉ＋７列までのメモリブロッ
ク３９に表示データが記憶されていて、ＴａｇＲＡＭ５
上のｎ行ｉ列目のメモリ４１にメモリブロック３９でデ
ータの書き換えが発生したかどうかが記憶されている。
【００４３】一方、１走査線上の画素全てで１ラインと
する場合、例えば図５の３８のように、ｋ番目の走査線
上の全画素がその構成要素となり、その表示データが記
憶される場所は、図６中のＶＲＡＭ４上ｋ行目の全メモ
リブロック４０となる。そして、このメモリブロック４
０上のデータが書き換えられたかどうかは、ＴａｇＲＡ
Ｍ５上のｋ行０列目のメモリブロック４２に記憶され
る。
する場合、例えば図５の３８のように、ｋ番目の走査線
上の全画素がその構成要素となり、その表示データが記
憶される場所は、図６中のＶＲＡＭ４上ｋ行目の全メモ
リブロック４０となる。そして、このメモリブロック４
０上のデータが書き換えられたかどうかは、ＴａｇＲＡ
Ｍ５上のｋ行０列目のメモリブロック４２に記憶され
る。
【００４４】このように制御する為の一例を図７に示
す。ＶＡｘはＶＲＡＭ４のアドレス信号を、ＴＡｘはＴ
ａｇＲＡＭのアドレス信号を表す。ＶＲＡＭ４が２５６
Ｋビットのアドレス空間を持つ場合、アドレス信号はＶ
Ａ１７−ＶＡ０の１８本となる。ＴａｇＲＡＭ５が３２
Ｋビットのアドレス空間を持つ場合、アドレス信号はＴ
Ａ１４−ＴＡ０の１５本となる。それぞれ上位の１０本
ＶＡ１７−ＶＡ８とＴＡ１４−ＴＡ５は直接接続し、Ｔ
ａｇＲＡＭ５の残りのアドレス信号ＴＡ４−ＴＡ０は図
７に示す様にＡＮＤゲート４４を介してＶＡ７−ＶＡ３
にそれぞれのアドレス選択信号４５を論理積したものと
する。アドレス選択信号４５はラインサイズ設定レジス
タ４３に接続され、ソフトウェアによりホストバス４を
介して設定する方法とハードウェアで自動に設定される
方法が考えられる。
す。ＶＡｘはＶＲＡＭ４のアドレス信号を、ＴＡｘはＴ
ａｇＲＡＭのアドレス信号を表す。ＶＲＡＭ４が２５６
Ｋビットのアドレス空間を持つ場合、アドレス信号はＶ
Ａ１７−ＶＡ０の１８本となる。ＴａｇＲＡＭ５が３２
Ｋビットのアドレス空間を持つ場合、アドレス信号はＴ
Ａ１４−ＴＡ０の１５本となる。それぞれ上位の１０本
ＶＡ１７−ＶＡ８とＴＡ１４−ＴＡ５は直接接続し、Ｔ
ａｇＲＡＭ５の残りのアドレス信号ＴＡ４−ＴＡ０は図
７に示す様にＡＮＤゲート４４を介してＶＡ７−ＶＡ３
にそれぞれのアドレス選択信号４５を論理積したものと
する。アドレス選択信号４５はラインサイズ設定レジス
タ４３に接続され、ソフトウェアによりホストバス４を
介して設定する方法とハードウェアで自動に設定される
方法が考えられる。
【００４５】続いて図７の動作について説明する。まず
１ラインを３２画素とする場合、アドレス選択信号４５
（ＡＳ０−４）が全て“１”になるようにラインサイズ
設定レジスタ４３に設定すると、ＶＲＡＭ４へのアドレ
ス信号の３ビット目から７ビット目（ＶＡ３−７）は、
そのままＴａｇＲＡＭ５へのアドレス信号の０ビット目
から４ビット目に出力される。これにより、図６中ＶＲ
ＡＭ４のｎ行８ｉ列からｎ行８ｉ＋７行のメモリブロッ
ク３９で書き換えが発生すると、ＴａｇＲＡＭ５のｎ行
ｉ列のメモリに書き換え発生の情報が書き込まれる。
１ラインを３２画素とする場合、アドレス選択信号４５
（ＡＳ０−４）が全て“１”になるようにラインサイズ
設定レジスタ４３に設定すると、ＶＲＡＭ４へのアドレ
ス信号の３ビット目から７ビット目（ＶＡ３−７）は、
そのままＴａｇＲＡＭ５へのアドレス信号の０ビット目
から４ビット目に出力される。これにより、図６中ＶＲ
ＡＭ４のｎ行８ｉ列からｎ行８ｉ＋７行のメモリブロッ
ク３９で書き換えが発生すると、ＴａｇＲＡＭ５のｎ行
ｉ列のメモリに書き換え発生の情報が書き込まれる。
【００４６】一方、１ラインが１走査線上全ての画素と
する場合、ラインサイズ設定レジスタ４３によりアドレ
ス選択信号（ＡＳ０−４）を全て“０”とする。する
と、ＶＡ３−７の値に関わらずＴＡ０−４は常に全て
“０”となり、図６中のＶＲＡＭ４上、ｋ行目のメモリ
ブロック４０のどこで書き換えが発生しても、その書き
換え発生の情報はＴａｇＲＡＭ５上のｋ行０列目のメモ
リセルに書き込まれる。これにより、ｋ番目の走査線上
の画素は、ＴａｇＲＡＭ場ｋ行０列目のメモリセル４２
を調べるだけで更新の必要があるかどうか判断すること
ができるので、ＴａｇＲＡＭ５へのアクセス頻度が少な
くなる。しかし反面、更新時には１走査線上の画素全て
を更新しなければならない。
する場合、ラインサイズ設定レジスタ４３によりアドレ
ス選択信号（ＡＳ０−４）を全て“０”とする。する
と、ＶＡ３−７の値に関わらずＴＡ０−４は常に全て
“０”となり、図６中のＶＲＡＭ４上、ｋ行目のメモリ
ブロック４０のどこで書き換えが発生しても、その書き
換え発生の情報はＴａｇＲＡＭ５上のｋ行０列目のメモ
リセルに書き込まれる。これにより、ｋ番目の走査線上
の画素は、ＴａｇＲＡＭ場ｋ行０列目のメモリセル４２
を調べるだけで更新の必要があるかどうか判断すること
ができるので、ＴａｇＲＡＭ５へのアクセス頻度が少な
くなる。しかし反面、更新時には１走査線上の画素全て
を更新しなければならない。
【００４７】ここで、便宜上図５及び図６では３２画素
のラインと１０２４画素のラインが混在している様に表
記しているが、ラインサイズの変更は時間軸で行うもの
で、実際には同時刻に混在する事はない。よって、ある
時刻において１ラインｍ画素の設定にすると、全画面に
おいて１ラインｍ画素となる。
のラインと１０２４画素のラインが混在している様に表
記しているが、ラインサイズの変更は時間軸で行うもの
で、実際には同時刻に混在する事はない。よって、ある
時刻において１ラインｍ画素の設定にすると、全画面に
おいて１ラインｍ画素となる。
【００４８】尚、ＡＳ４：０を１１１１０ｂ、１１１０
０ｂ、１１０００ｂ、１００００ｂと出力することによ
って、それぞれ１ラインのサイズが６４画素、１２８画
素、２５６画素、５１２画素とすることができる。
０ｂ、１１０００ｂ、１００００ｂと出力することによ
って、それぞれ１ラインのサイズが６４画素、１２８画
素、２５６画素、５１２画素とすることができる。
【００４９】図８は、本発明による別の実施例を示すブ
ロック図である。本実施例は、前述の実施例（第１の実
施例）の書き換え検出回路７をＴａｇ制御回路６８に、
ＶＲＡＭ４をデータ比較回路付きＶＲＡＭ６９（以下、
比較ＶＲＡＭと記す）に変更している。書き換えの検出
は比較ＶＲＡＭ６９で行い、その結果を比較信号７０で
Ｔａｇ制御回路６８に伝達する。グラフィックエンジン
６は、ＶＲＡＭ制御信号群１５及びＶＲＡＭデータ信号
群１６により直接比較ＶＲＡＭ６９にアクセスする。Ｔ
ａｇ制御回路６８はＶＲＡＭ制御信号群１５に基づき、
ＶＲＡＭ書き換え発生時にＴａｇＲＡＭ制御信号群１７
を生成する。ＶＲＡＭ許可信号２０はリフレッシュ制御
回路１０とグラフィックエンジン６に入力される。
ロック図である。本実施例は、前述の実施例（第１の実
施例）の書き換え検出回路７をＴａｇ制御回路６８に、
ＶＲＡＭ４をデータ比較回路付きＶＲＡＭ６９（以下、
比較ＶＲＡＭと記す）に変更している。書き換えの検出
は比較ＶＲＡＭ６９で行い、その結果を比較信号７０で
Ｔａｇ制御回路６８に伝達する。グラフィックエンジン
６は、ＶＲＡＭ制御信号群１５及びＶＲＡＭデータ信号
群１６により直接比較ＶＲＡＭ６９にアクセスする。Ｔ
ａｇ制御回路６８はＶＲＡＭ制御信号群１５に基づき、
ＶＲＡＭ書き換え発生時にＴａｇＲＡＭ制御信号群１７
を生成する。ＶＲＡＭ許可信号２０はリフレッシュ制御
回路１０とグラフィックエンジン６に入力される。
【００５０】図９は、図８の実施例のグラフィックエン
ジン６が比較ＶＲＡＭ６９に書き込みアクセスを行う時
の動作を示すタイミング図であり、前述の実施例の図６
にあたる。図９中のｔ２３にアクセスが開始し、順次デ
ータ（ＷＤ０、１、２、３）を書き込む。データの書き
込みの１クロック後に比較信号７０（ＣＯＭＰ）が出力
される（ｔ２４から）。
ジン６が比較ＶＲＡＭ６９に書き込みアクセスを行う時
の動作を示すタイミング図であり、前述の実施例の図６
にあたる。図９中のｔ２３にアクセスが開始し、順次デ
ータ（ＷＤ０、１、２、３）を書き込む。データの書き
込みの１クロック後に比較信号７０（ＣＯＭＰ）が出力
される（ｔ２４から）。
【００５１】例えば、３番目のデータＷＤ２が前回のデ
ータと異なる場合、図中ｔ２５のタイミングでＣＯＭＰ
＝“１”と出力する。それを受けてＴａｇ制御回路６８
は書き換え情報のＴａｇＲＡＭ５への書き込みを開始す
る（ｔ２６）。この時のＴａｇＲＡＭのアドレス信号１
7ａ（Ｔ＿ＡＤＲ）はＶＲＡＭのアドレス信号１５ａ
（Ｍ＿ＡＤＲ）に基づきＴａｇ制御回路６８が生成す
る。
ータと異なる場合、図中ｔ２５のタイミングでＣＯＭＰ
＝“１”と出力する。それを受けてＴａｇ制御回路６８
は書き換え情報のＴａｇＲＡＭ５への書き込みを開始す
る（ｔ２６）。この時のＴａｇＲＡＭのアドレス信号１
7ａ（Ｔ＿ＡＤＲ）はＶＲＡＭのアドレス信号１５ａ
（Ｍ＿ＡＤＲ）に基づきＴａｇ制御回路６８が生成す
る。
【００５２】ホストＣＰＵ１、メモリ性表示装置３、Ｔ
ａｇＲＡＭ５、グラフィックエンジン６、ＶＲＡＭ調停
回路８、ＴａｇＲＡＭ調停回路９、及びリフレッシュ制
御回路１０の動作は第１の実施例と同様である。
ａｇＲＡＭ５、グラフィックエンジン６、ＶＲＡＭ調停
回路８、ＴａｇＲＡＭ調停回路９、及びリフレッシュ制
御回路１０の動作は第１の実施例と同様である。
【００５３】比較ＶＲＡＭ６９は、書き込みアクセス時
に書き込みデータとその時記憶されているデータを比較
し、その結果を比較信号として出力するＶＲＡＭであ
る。一般的にＶＲＡＭとして用いられるＤＲＡＭ（Dyna
mic Random Access Memory）を例に説明する。
に書き込みデータとその時記憶されているデータを比較
し、その結果を比較信号として出力するＶＲＡＭであ
る。一般的にＶＲＡＭとして用いられるＤＲＡＭ（Dyna
mic Random Access Memory）を例に説明する。
【００５４】図１０は、一般的なＤＲＡＭの構成を示す
ブロック図である。データを記憶保持するメモリ・セル
・アレイ４６、アドレス信号５４からロウ・アドレス５
６をラッチ生成するロウ・アドレス・バッファ４７、同
様にカラム・アドレス５７をラッチ生成するカラム・ア
ドレス・バッファ４８、ロウ・アドレスからワードライ
ンを選択ドライブするロウ・デコーダ４９、メモリ・セ
ル・アレイ４６の出力を増幅するセンス・アンプ５０、
カラム・アドレス５７により選択されたビットラインの
みをデータ制御回路５２に出力するカラム・デコーダ５
１、データの入出力を制御するデータ制御回路５２、及
びＤＲＡＭの全体の制御を行う制御回路５３より構成さ
れる。
ブロック図である。データを記憶保持するメモリ・セル
・アレイ４６、アドレス信号５４からロウ・アドレス５
６をラッチ生成するロウ・アドレス・バッファ４７、同
様にカラム・アドレス５７をラッチ生成するカラム・ア
ドレス・バッファ４８、ロウ・アドレスからワードライ
ンを選択ドライブするロウ・デコーダ４９、メモリ・セ
ル・アレイ４６の出力を増幅するセンス・アンプ５０、
カラム・アドレス５７により選択されたビットラインの
みをデータ制御回路５２に出力するカラム・デコーダ５
１、データの入出力を制御するデータ制御回路５２、及
びＤＲＡＭの全体の制御を行う制御回路５３より構成さ
れる。
【００５５】図１１は、メモリ・セル・アレイ４６、セ
ンス・アンプ５０、カラム・デコーダ５１及びデータ制
御回路５２の一部を詳細にした図である。メモリ・セル
・アレイ４６は、ワードライン６４、ビットライン６５
とその交点に配置されたメモリ・セル６３よって構成さ
れている。
ンス・アンプ５０、カラム・デコーダ５１及びデータ制
御回路５２の一部を詳細にした図である。メモリ・セル
・アレイ４６は、ワードライン６４、ビットライン６５
とその交点に配置されたメモリ・セル６３よって構成さ
れている。
【００５６】カラム・デコーダ５１は、デコーダ部７１
及びカラム数分のゲート部７２で構成され、デコーダ部
７１でカラム選択信号６７を生成しゲート部７２に与え
ている。２本のセットになったビットライン６５がセン
ス・アンプ５０を通ってカラム・デコーダ５１のゲート
部７２に接続される。ゲート部７２の出口で２本にまと
められローカルデータバス６６としてデータ制御回路５
２に接続される。カラム・デコーダ５１のゲート部７２
は図１７に示す構造になっていて、カラム選択信号６７
によってビットライン６５とローカルデータバス６６の
導通／非導通を制御するカラムゲート７３で構成されて
いる。
及びカラム数分のゲート部７２で構成され、デコーダ部
７１でカラム選択信号６７を生成しゲート部７２に与え
ている。２本のセットになったビットライン６５がセン
ス・アンプ５０を通ってカラム・デコーダ５１のゲート
部７２に接続される。ゲート部７２の出口で２本にまと
められローカルデータバス６６としてデータ制御回路５
２に接続される。カラム・デコーダ５１のゲート部７２
は図１７に示す構造になっていて、カラム選択信号６７
によってビットライン６５とローカルデータバス６６の
導通／非導通を制御するカラムゲート７３で構成されて
いる。
【００５７】データ制御回路５２は図１８に示す構造に
なっていて、書き込み時にライトアンプ７６によって外
部から入力されたデータ信号１６を内部の信号レベルに
変換しローカルデータバス６６に出力し、読み出し時に
出力バッファ７５によってローカルデータバス６６の信
号を外部の信号レベルに変換しデータ信号１６に出力す
る。どちらの動作を行うかは書き込み／読み出し選択信
号６２によって制御される。
なっていて、書き込み時にライトアンプ７６によって外
部から入力されたデータ信号１６を内部の信号レベルに
変換しローカルデータバス６６に出力し、読み出し時に
出力バッファ７５によってローカルデータバス６６の信
号を外部の信号レベルに変換しデータ信号１６に出力す
る。どちらの動作を行うかは書き込み／読み出し選択信
号６２によって制御される。
【００５８】本実施例の比較ＶＲＡＭ６９の実現方法と
して２つの形態を説明する。図１２は第１の形態を示す
ブロック図で、カラム・デコーダ５１のゲート部７２に
その機能を持たせている。各ゲート部７２毎にラッチ＆
比較回路７４を置き、ビットライン６５を入力し比較信
号７０を出力し、カラム選択信号６７で動作を制御す
る。図１３は図１２の動作を示すタイミング図である。
ＷＬはワードライン６４、ＢＬはビットライン６５、Ｃ
Ｓはカラム選択信号６７、Ｗ／Ｒは書き込み／読み出し
選択信号６２、Ｌ＿ＤＡＴはローカルデータバス６６を
それぞれ示す。図１２、１３及び１１を参照して第１の
形態の動作について説明する。
して２つの形態を説明する。図１２は第１の形態を示す
ブロック図で、カラム・デコーダ５１のゲート部７２に
その機能を持たせている。各ゲート部７２毎にラッチ＆
比較回路７４を置き、ビットライン６５を入力し比較信
号７０を出力し、カラム選択信号６７で動作を制御す
る。図１３は図１２の動作を示すタイミング図である。
ＷＬはワードライン６４、ＢＬはビットライン６５、Ｃ
Ｓはカラム選択信号６７、Ｗ／Ｒは書き込み／読み出し
選択信号６２、Ｌ＿ＤＡＴはローカルデータバス６６を
それぞれ示す。図１２、１３及び１１を参照して第１の
形態の動作について説明する。
【００５９】あるワードライン６４ａが活性電位になる
と、そこに接続されたメモリ・セル６３ａ、６３ｂの記
憶電位がビットライン６５ａ、６５ｃに現れる。図１３
のｔ２７はこの状態を示す。c_levelは現在の記憶電位
を表す。一方、Ｗ／Ｒ＝“１”となると、入力されたデ
ータに応じた電位がローカルデータバス６６に出力され
る。ｔ２８がこの状態を示す。
と、そこに接続されたメモリ・セル６３ａ、６３ｂの記
憶電位がビットライン６５ａ、６５ｃに現れる。図１３
のｔ２７はこの状態を示す。c_levelは現在の記憶電位
を表す。一方、Ｗ／Ｒ＝“１”となると、入力されたデ
ータに応じた電位がローカルデータバス６６に出力され
る。ｔ２８がこの状態を示す。
【００６０】n_levelは次に記憶される電位を表す。次
にカラム選択信号６７ａが活性電位になると、ローカル
データバス６６ａ、６６ｂとビットライン６５ａ、６５
ｂがそれぞれ導通し、ビットライン６５ａ、６５ｂにn_
levelがドライブされ、ワードラインが活性化している
メモリ・セル６３ａにこのn_levelが保持される（ｔ２
９）。このようにビットライン６５ａ、６５ｂには最初
に現在の記憶電位c_levelが、続いて新しい記憶電位n_l
evelが現れる。
にカラム選択信号６７ａが活性電位になると、ローカル
データバス６６ａ、６６ｂとビットライン６５ａ、６５
ｂがそれぞれ導通し、ビットライン６５ａ、６５ｂにn_
levelがドライブされ、ワードラインが活性化している
メモリ・セル６３ａにこのn_levelが保持される（ｔ２
９）。このようにビットライン６５ａ、６５ｂには最初
に現在の記憶電位c_levelが、続いて新しい記憶電位n_l
evelが現れる。
【００６１】そこで、カラム選択信号６７の立ち上がり
でラッチした電位とカラム選択信号６７の立ち下がりに
ビットライン６５ａ、６５ｂに現れている電位を比較
し、異なるレベルを示す場合、比較信号７０に“１”を
出力する。尚、比較信号７０は、全てのカラム、全ての
データビットについて論理和を取ったものを出力する。
この方法は、ワードラインが活性になった時に現在の記
憶電位がビットラインに現れることを利用するもので、
動作タイミング的には従来のＤＲＡＭと変わりなく、動
作速度上のペナルティは無いという長所を持つ。しか
し、カラム・デコーダのゲート部一つ一つに、すなわち
カラム数分の比較回路が必要で回路規模が大きいという
短所がある。
でラッチした電位とカラム選択信号６７の立ち下がりに
ビットライン６５ａ、６５ｂに現れている電位を比較
し、異なるレベルを示す場合、比較信号７０に“１”を
出力する。尚、比較信号７０は、全てのカラム、全ての
データビットについて論理和を取ったものを出力する。
この方法は、ワードラインが活性になった時に現在の記
憶電位がビットラインに現れることを利用するもので、
動作タイミング的には従来のＤＲＡＭと変わりなく、動
作速度上のペナルティは無いという長所を持つ。しか
し、カラム・デコーダのゲート部一つ一つに、すなわち
カラム数分の比較回路が必要で回路規模が大きいという
短所がある。
【００６２】第２の形態は、ラッチ＆比較回路７４をデ
ータ制御回路５２に置き、ライトアンプ７６が非動作状
態では、ローカルデータバス６６にはカラム選択信号６
７によって選択されたビットライン６５ｘの電位が現れ
ることを利用する。
ータ制御回路５２に置き、ライトアンプ７６が非動作状
態では、ローカルデータバス６６にはカラム選択信号６
７によって選択されたビットライン６５ｘの電位が現れ
ることを利用する。
【００６３】図１４は、第２の形態で用いるデータ制御
回路５２の構成を示すブロック図である。図１８のデー
タ制御回路と比較してローカルデータバス６６の電位を
ラッチ及び比較する為のラッチ＆比較回路７４及び、書
き込み／読み出し選択信号６２からラッチ＆比較回路７
４とライトアンプ７６を制御する為の信号、書き込み許
可信号７８を生成するためのラッチ制御回路７７が追加
されている。
回路５２の構成を示すブロック図である。図１８のデー
タ制御回路と比較してローカルデータバス６６の電位を
ラッチ及び比較する為のラッチ＆比較回路７４及び、書
き込み／読み出し選択信号６２からラッチ＆比較回路７
４とライトアンプ７６を制御する為の信号、書き込み許
可信号７８を生成するためのラッチ制御回路７７が追加
されている。
【００６４】図１６は、ＤＲＡＭへの書き込み動作とし
て一般的なアーリーライト(Early Write)時の従来のデ
ータ制御回路の動作を示すタイミング図である。Ｗ／Ｒ
＝“１”となり書き込みを示すと、ライトアンプ７６
は、ローカルデータバス（Ｌ＿ＤＡＴ）を入力データ
（Ｍ＿ＤＡＴ）に対応した電位（n_level)でドライブす
る（ｔ３０）。ｔ３０では、書き込むべきアドレスに対
応したワードライン６４ａは活性（ＷＬ＝“１”）、カ
ラム選択信号６７ａは非活性（ＣＳ＝“０”）であるの
で、ビットライン６５ａ，６５ｂには現在の保持電位
（n_level)が現れている。続いて、ｔ３１にて書き込む
べきアドレスに対応したカラム選択信号６７ａが活性
（ＣＳ＝“１”）になると、ビットライン６５ａ、６５
ｂに新しい保持電位(n_level)がドライブされメモリ・
セルに記憶される。よって、その後カラム選択信号が非
活性（ＣＳ＝“０”）になってもビットラインはn_leve
lのままである。
て一般的なアーリーライト(Early Write)時の従来のデ
ータ制御回路の動作を示すタイミング図である。Ｗ／Ｒ
＝“１”となり書き込みを示すと、ライトアンプ７６
は、ローカルデータバス（Ｌ＿ＤＡＴ）を入力データ
（Ｍ＿ＤＡＴ）に対応した電位（n_level)でドライブす
る（ｔ３０）。ｔ３０では、書き込むべきアドレスに対
応したワードライン６４ａは活性（ＷＬ＝“１”）、カ
ラム選択信号６７ａは非活性（ＣＳ＝“０”）であるの
で、ビットライン６５ａ，６５ｂには現在の保持電位
（n_level)が現れている。続いて、ｔ３１にて書き込む
べきアドレスに対応したカラム選択信号６７ａが活性
（ＣＳ＝“１”）になると、ビットライン６５ａ、６５
ｂに新しい保持電位(n_level)がドライブされメモリ・
セルに記憶される。よって、その後カラム選択信号が非
活性（ＣＳ＝“０”）になってもビットラインはn_leve
lのままである。
【００６５】図１５は、本実施例の第２の形態（図１４
の構成）による書き込み時の動作を示すタイミング図で
ある。
の構成）による書き込み時の動作を示すタイミング図で
ある。
【００６６】まずｔ３３では、図１５のｔ３０と異なり
ライトアンプ７６の動作制御信号である書き込み許可信
号７８はまだ非活性（ＷＥ＝“０”）なので、ローカル
データバス６６はプリチャージレベルである。一方、ワ
ードライン６４ａが活性であることは図１５と同様であ
るので、ビットライン６５ａ、６５ｂは現在の保持電位
となっている。ｔ３４でカラム選択信号６７ａが活性に
なると、ローカルデータバス６６には現在の保持電位が
現れる。続いて、ｔ３５で書き込み許可信号７６が活性
になると、ローカルデータバス６６及びビットライン６
５ａ、６５ｂは新しい保持電位でドライブされる。
ライトアンプ７６の動作制御信号である書き込み許可信
号７８はまだ非活性（ＷＥ＝“０”）なので、ローカル
データバス６６はプリチャージレベルである。一方、ワ
ードライン６４ａが活性であることは図１５と同様であ
るので、ビットライン６５ａ、６５ｂは現在の保持電位
となっている。ｔ３４でカラム選択信号６７ａが活性に
なると、ローカルデータバス６６には現在の保持電位が
現れる。続いて、ｔ３５で書き込み許可信号７６が活性
になると、ローカルデータバス６６及びビットライン６
５ａ、６５ｂは新しい保持電位でドライブされる。
【００６７】つまり、本実施例の第２の形態は内部的に
レイトライト(Late Write)のタイミングを作り出してい
るわけである。こうすることによりローカルデータバス
６６には、ｔ３４では現在の保持電位、ｔ３５では新し
い保持電位が現れるので、ラッチ＆比較回路７７はこれ
らを比較し結果を比較信号７０で出力する。比較するポ
イントは書き込み許可信号７６の立ち上がりと立ち下が
りである。尚、比較信号７０は全てのデータビットで論
理和をとり出力する。この第２の方法は、ラッチ＆比較
回路がデータ信号の数だけあればよく、第１の方法に比
べるとカラム数分の１で済むという長所がある。しか
し、タイミングの変換をしている為、ＤＲＡＭ自体の高
速化の足かせとなる可能性が生じる。
レイトライト(Late Write)のタイミングを作り出してい
るわけである。こうすることによりローカルデータバス
６６には、ｔ３４では現在の保持電位、ｔ３５では新し
い保持電位が現れるので、ラッチ＆比較回路７７はこれ
らを比較し結果を比較信号７０で出力する。比較するポ
イントは書き込み許可信号７６の立ち上がりと立ち下が
りである。尚、比較信号７０は全てのデータビットで論
理和をとり出力する。この第２の方法は、ラッチ＆比較
回路がデータ信号の数だけあればよく、第１の方法に比
べるとカラム数分の１で済むという長所がある。しか
し、タイミングの変換をしている為、ＤＲＡＭ自体の高
速化の足かせとなる可能性が生じる。
【００６８】第１の実施例では図３に示される様に、グ
ラフィックエンジンの書き込みアクセスに対して従来に
比べ余分な読み出しアクセス（ｔ１０から始まるサイク
ル）が増え、性能上の不利となる要素を持っていたが、
第２の実施例ではその余分な読み出しアクセスを無くす
ことができ、グラフィックエンジンの書き込みアクセス
サイクルは従来と同等である。
ラフィックエンジンの書き込みアクセスに対して従来に
比べ余分な読み出しアクセス（ｔ１０から始まるサイク
ル）が増え、性能上の不利となる要素を持っていたが、
第２の実施例ではその余分な読み出しアクセスを無くす
ことができ、グラフィックエンジンの書き込みアクセス
サイクルは従来と同等である。
【００６９】
【発明の効果】本発明の第１の効果は、メモリ性表示装
置及びＶＲＡＭ（表示データ記憶手段）の消費電力が低
減出来るということである。何故ならば、表示の為に発
生するメモリ性表示装置とＶＲＡＭへのアクセスが、表
示データの変化した画素を含むラインだけで済むからで
ある。反面、ＴａｇＲＡＭ（書き換え情報記憶手段）へ
のアクセスが増えるが、そのアクセス頻度（ラインサイ
ズで変化する）は、従来のＶＲＡＭへのアクセス頻度の
ラインサイズ分の１であることと、そのデータ幅が１ビ
ットしか必要ないことからＴａｇＲＡＭによる増加分は
上記低減分に比べ微々たるものである。
置及びＶＲＡＭ（表示データ記憶手段）の消費電力が低
減出来るということである。何故ならば、表示の為に発
生するメモリ性表示装置とＶＲＡＭへのアクセスが、表
示データの変化した画素を含むラインだけで済むからで
ある。反面、ＴａｇＲＡＭ（書き換え情報記憶手段）へ
のアクセスが増えるが、そのアクセス頻度（ラインサイ
ズで変化する）は、従来のＶＲＡＭへのアクセス頻度の
ラインサイズ分の１であることと、そのデータ幅が１ビ
ットしか必要ないことからＴａｇＲＡＭによる増加分は
上記低減分に比べ微々たるものである。
【００７０】また、ラインサイズの可変手段を備えるこ
とにより、表示書き換えの少ない時はラインサイズを大
きくし、表示書き換えが多い時にはラインサイズを小さ
くすることにより、より効果的に消費電力を低減するこ
とができる。
とにより、表示書き換えの少ない時はラインサイズを大
きくし、表示書き換えが多い時にはラインサイズを小さ
くすることにより、より効果的に消費電力を低減するこ
とができる。
【００７１】第２の効果は、表示系の性能向上である。
何故ならば、上述したように表示の為のＶＲＡＭアクセ
スが減少するということは、グラフィックエンジンがＶ
ＲＡＭアクセス権を保有する期間が増大するということ
を意味し、よって従来に比べグラフィックエンジンのＶ
ＲＡＭへのアクセス待ち時間が減少するからである。本
発明の第１の実施例では、グラフィックエンジンのＶＲ
ＡＭへの書き込みアクセス時に従来比で余分なサイクル
が発生する為、性能向上を断言することは出来ない。し
かし、第２の実施例では上述の余分なサイクルは無く、
性能向上は明らかと言える。
何故ならば、上述したように表示の為のＶＲＡＭアクセ
スが減少するということは、グラフィックエンジンがＶ
ＲＡＭアクセス権を保有する期間が増大するということ
を意味し、よって従来に比べグラフィックエンジンのＶ
ＲＡＭへのアクセス待ち時間が減少するからである。本
発明の第１の実施例では、グラフィックエンジンのＶＲ
ＡＭへの書き込みアクセス時に従来比で余分なサイクル
が発生する為、性能向上を断言することは出来ない。し
かし、第２の実施例では上述の余分なサイクルは無く、
性能向上は明らかと言える。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１中のリフレッシュ制御回路の動作のタイミ
ングチャートである。
ングチャートである。
【図３】図１中のグラフィックエンジンと書き換え検出
回路の動作のタイミングチャートである。
回路の動作のタイミングチャートである。
【図４】図１中のＶＲＡＭ調停回路及びＴａｇＲＡＭ調
停回路の動作のタイミングチャートである。
停回路の動作のタイミングチャートである。
【図５】メモリ性表示装置の内部構造を示すブロック図
である。
である。
【図６】図１中のＶＲＡＭ及びＴａｇＲＡＭの概念図で
ある。
ある。
【図７】ＶＲＡＭ及びＴａｇＲＡＭのアドレス制御回路
を示す図である。
を示す図である。
【図８】本発明の第２の実施例のブロック図である。
【図９】図８中のグラフィックエンジンが比較ＶＲＡＭ
に書き込みアクセスを行う時の動作を示すタイミングチ
ャートである。
に書き込みアクセスを行う時の動作を示すタイミングチ
ャートである。
【図１０】一般的なＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図１１】図１０中のメモリ・セル・アレイ、センス・
アンプ、カラム・デコーダ及びデータ制御回路の一部を
詳細にした図である。
アンプ、カラム・デコーダ及びデータ制御回路の一部を
詳細にした図である。
【図１２】比較ＶＲＡＭの第１の形態のブロック図であ
る。
る。
【図１３】図１２の比較ＶＲＡＭの動作を示すタイミン
グチャートである。
グチャートである。
【図１４】比較ＶＲＡＭの第２の形態で用いるデータ制
御回路の構成を示すブロック図である。
御回路の構成を示すブロック図である。
【図１５】図１４の構成による書き込み時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１６】アーリーライト時のデータ制御回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１７】図１０中のカラム・デコーダのゲート部の構
成を示す図である。
成を示す図である。
【図１８】図１０中のデータ制御回路の構成を示す図で
ある。
ある。
【図１９】書き換え検出手段を持たない従来の表示コン
トローラが出力する表示データを、一旦、書き換え検出
手段を持つ表示変換装置に通してメモリ性表示装置を駆
動する従来例を示すブロック図である。
トローラが出力する表示データを、一旦、書き換え検出
手段を持つ表示変換装置に通してメモリ性表示装置を駆
動する従来例を示すブロック図である。
【図２０】従来の表示コントローラ及びその周辺のブロ
ック図である。
ック図である。
【図２１】表示コントローラの内部にグラフィックエン
ジンのＶＲＡＭへの書き込みアクセスを検出する手段を
持たせる従来例のブロック図である。
ジンのＶＲＡＭへの書き込みアクセスを検出する手段を
持たせる従来例のブロック図である。
１ ホストＣＰＵ ２ 表示コントローラ ３ メモリ性表示装置 ４ ＶＲＡＭ（表示データ記憶手段） ５ ＴａｇＲＡＭ（書き換え情報記憶手段） ６ グラフィックエンジン（表示データ生成手段） ７ 書き換え検出回路（書き換え比較手段） ８ ＶＲＡＭ調停回路 ９ ＴａｇＲＡＭ調停回路 １０ リフレッシュ制御回路（表示更新手段） ６８ Ｔａｇ制御回路 ６９ データ比較回路付きＶＲＡＭ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月６日（２０００．４．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明は、メモリ性表示
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、メモリ性表示装置における１本の走査線上の連
続したある数の画素の集合を比較単位のラインとして、
このライン単位で表示データ記憶手段へのデータの書き
換えが発生したかどうかを比較する書き換え比較手段
と、その比較情報を対応するアドレスに格納するための
書き換え情報記憶手段と、表示更新手段による表示の更
新に先だって書き換え情報記憶手段の当該アドレスを調
べ、当該アドレスの内容が異なるデータへの書き換えで
ある場合にのみ、表示データ記憶手段からデータを読み
込んで表示更新手段を介してメモリ性表示装置へ送出す
る書き換え制御手段とを備えたことを特徴とする。
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、メモリ性表示装置における１本の走査線上の連
続したある数の画素の集合を比較単位のラインとして、
このライン単位で表示データ記憶手段へのデータの書き
換えが発生したかどうかを比較する書き換え比較手段
と、その比較情報を対応するアドレスに格納するための
書き換え情報記憶手段と、表示更新手段による表示の更
新に先だって書き換え情報記憶手段の当該アドレスを調
べ、当該アドレスの内容が異なるデータへの書き換えで
ある場合にのみ、表示データ記憶手段からデータを読み
込んで表示更新手段を介してメモリ性表示装置へ送出す
る書き換え制御手段とを備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】表示データ記憶手段に対する表示データ生
成手段のアクセスと、書き換え情報記憶手段に対する書
き換え比較手段のアクセスをそれぞれ調停する調停手段
（ＶＲＡＭ調停回路８及びＴａｇＲＡＭ調停回路９）を
備える。
成手段のアクセスと、書き換え情報記憶手段に対する書
き換え比較手段のアクセスをそれぞれ調停する調停手段
（ＶＲＡＭ調停回路８及びＴａｇＲＡＭ調停回路９）を
備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】アクセス数を低減するため、書き換え比較
単位であるラインを構成する画素数を可変するラインサ
イズ可変手段を備える。
単位であるラインを構成する画素数を可変するラインサ
イズ可変手段を備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】走査線選択回路２９は、駆動制御回路２８
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印加するべき電圧を生成、走査線の駆動と同
期して各信号線に印加する。 ─────────────────────────────────────────────────────
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印加するべき電圧を生成、走査線の駆動と同
期して各信号線に印加する。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年６月２９日（２０００．６．２
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 メモリ性表示装置用表示コントロー
ラ
ラ
【特許請求の範囲】
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等の電子機器の表示装置として強誘電性液晶表示
器や表示データ保持機能付き液晶表示器等のメモリ性を
持った表示装置を制御する表示コントローラに関し、特
に、その表示装置及び表示コントローラを含んだ表示系
全体の消費電力低減を図るものである。
ュータ等の電子機器の表示装置として強誘電性液晶表示
器や表示データ保持機能付き液晶表示器等のメモリ性を
持った表示装置を制御する表示コントローラに関し、特
に、その表示装置及び表示コントローラを含んだ表示系
全体の消費電力低減を図るものである。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等の電子
機器の低消費電力な表示手段として強誘電性液晶表示装
置（特開昭６３−０６３０９４号公報参照）や表示デー
タ保持回路付き液晶表示装置（特開平８−６２９９６号
公報参照）などのメモリ性を有する表示装置が提案され
ている。このメモリ性表示装置を使用する場合、表示す
べきデータが変更された画素のみ表示装置上のデータを
書き換えれば良いという特徴を生かすため、表示データ
の変化を検出する必要がある。従来、この検出（以下、
書き換え検出と呼ぶ）方法として、大別して下記の二つ
の方法が用いられている。
機器の低消費電力な表示手段として強誘電性液晶表示装
置（特開昭６３−０６３０９４号公報参照）や表示デー
タ保持回路付き液晶表示装置（特開平８−６２９９６号
公報参照）などのメモリ性を有する表示装置が提案され
ている。このメモリ性表示装置を使用する場合、表示す
べきデータが変更された画素のみ表示装置上のデータを
書き換えれば良いという特徴を生かすため、表示データ
の変化を検出する必要がある。従来、この検出（以下、
書き換え検出と呼ぶ）方法として、大別して下記の二つ
の方法が用いられている。
【０００３】その第１は、書き換え検出手段を持たない
従来の表示コントローラが出力する表示データを、一
旦、書き換え検出手段を持つ表示変換装置に通してメモ
リ性表示装置を駆動するという方法である（特開平８−
１８４２６４号公報参照）。
従来の表示コントローラが出力する表示データを、一
旦、書き換え検出手段を持つ表示変換装置に通してメモ
リ性表示装置を駆動するという方法である（特開平８−
１８４２６４号公報参照）。
【０００４】図１９はその第１の方法を示すブロック図
である。書き換え検出手段を持たない従来の表示コント
ローラ７９に接続された表示変換装置８１は、１画面
（フレーム）分の表示データを一時的に記憶するフレー
ムバッファ８２と、２つの表示データの差分を検出し必
要な表示データのみをメモリ性表示装置３が要求するタ
イミングで送出する差分検出＆表示制御回路８３で構成
される。表示コントローラ７９が、表示データ信号８４
として現在の表示データを出力し、フレームバッファ８
２はそれを記憶する。同時にフレームバッファ８２は前
回の表示データを表示データ信号８５として出力する。
差分検出＆表示制御回路８３は、これら表示データ信号
８４と表示データ信号８５とを比較し、異なる場合、表
示データ信号８６をメモリ性表示装置３へ出力する。
である。書き換え検出手段を持たない従来の表示コント
ローラ７９に接続された表示変換装置８１は、１画面
（フレーム）分の表示データを一時的に記憶するフレー
ムバッファ８２と、２つの表示データの差分を検出し必
要な表示データのみをメモリ性表示装置３が要求するタ
イミングで送出する差分検出＆表示制御回路８３で構成
される。表示コントローラ７９が、表示データ信号８４
として現在の表示データを出力し、フレームバッファ８
２はそれを記憶する。同時にフレームバッファ８２は前
回の表示データを表示データ信号８５として出力する。
差分検出＆表示制御回路８３は、これら表示データ信号
８４と表示データ信号８５とを比較し、異なる場合、表
示データ信号８６をメモリ性表示装置３へ出力する。
【０００５】図２０は、従来の表示コントローラ７９及
びその周辺の詳細ブロック図である。従来の表示コント
ローラ７９は、ホストＣＰＵ１からの描画命令及び描画
データ１１に基づき表示データを生成しビデオメモリ
（以下、ＶＲＡＭと記す）４に書き込むグラフィックエ
ンジン６、一定の周期でＶＲＡＭ４から表示データを読
み出し表示装置８０に送出するリフレッシュ制御回路１
０、及びグラフィックエンジン６とリフレッシュ制御回
路１０のＶＲＡＭアクセス権を制御するＶＲＡＭ制御回
路８で構成されている。１４は内部ＶＲＡＭ許可信号、
１５はＶＲＡＭ制御信号群、１６はＶＲＡＭデータ信号
群、１９はＶＲＡＭ要求信号、２３は表示制御信号群、
２４は更新信号、２５はメモリクロック、２６は表示ク
ロックである。
びその周辺の詳細ブロック図である。従来の表示コント
ローラ７９は、ホストＣＰＵ１からの描画命令及び描画
データ１１に基づき表示データを生成しビデオメモリ
（以下、ＶＲＡＭと記す）４に書き込むグラフィックエ
ンジン６、一定の周期でＶＲＡＭ４から表示データを読
み出し表示装置８０に送出するリフレッシュ制御回路１
０、及びグラフィックエンジン６とリフレッシュ制御回
路１０のＶＲＡＭアクセス権を制御するＶＲＡＭ制御回
路８で構成されている。１４は内部ＶＲＡＭ許可信号、
１５はＶＲＡＭ制御信号群、１６はＶＲＡＭデータ信号
群、１９はＶＲＡＭ要求信号、２３は表示制御信号群、
２４は更新信号、２５はメモリクロック、２６は表示ク
ロックである。
【０００６】第２の方法は、図２０に示した表示コント
ローラ７９の内部にグラフィックエンジン６のＶＲＡＭ
４への書き込みアクセスを検出する手段を持たせるとい
うものである（特開平８−２４８３９１号公報参照）。
ローラ７９の内部にグラフィックエンジン６のＶＲＡＭ
４への書き込みアクセスを検出する手段を持たせるとい
うものである（特開平８−２４８３９１号公報参照）。
【０００７】図２１は第２の方法を示すブロック図であ
る。メモリ性表示装置用表示コントローラ８７は、書き
込み検出回路８８がＶＲＡＭバス９１の監視によりグラ
フィックエンジン６のＶＲＡＭ４への書き込みアクセス
を検出すると、その書き込みアドレスからメモリ性表示
装置３上のどの走査線にあたるかを判断し、更新フラグ
信号９０により表示制御回路８７にその走査線番号と表
示データに書き換えがあったという情報を渡す。表示制
御回路８９はその情報に基づき、表示データに書き換え
があった走査線に対してのみ表示データを表示データ信
号９２を介してメモリ性表示装置へ送出する。
る。メモリ性表示装置用表示コントローラ８７は、書き
込み検出回路８８がＶＲＡＭバス９１の監視によりグラ
フィックエンジン６のＶＲＡＭ４への書き込みアクセス
を検出すると、その書き込みアドレスからメモリ性表示
装置３上のどの走査線にあたるかを判断し、更新フラグ
信号９０により表示制御回路８７にその走査線番号と表
示データに書き換えがあったという情報を渡す。表示制
御回路８９はその情報に基づき、表示データに書き換え
があった走査線に対してのみ表示データを表示データ信
号９２を介してメモリ性表示装置へ送出する。
【０００８】
【発明が解決しようとする課題】しかし、上記従来の書
き換え検出には以下のような問題がある。第１の方法で
は、ＶＲＡＭとは別に同じ容量のメモリであるフレーム
バッファを備える必要があり、部品点数及びコストの増
大が発生する。更に、表示を行う為にＶＲＡＭとフレー
ムバッファ双方にアクセスしなければならず、そこで消
費電力の増大を招くという問題が発生する。
き換え検出には以下のような問題がある。第１の方法で
は、ＶＲＡＭとは別に同じ容量のメモリであるフレーム
バッファを備える必要があり、部品点数及びコストの増
大が発生する。更に、表示を行う為にＶＲＡＭとフレー
ムバッファ双方にアクセスしなければならず、そこで消
費電力の増大を招くという問題が発生する。
【０００９】第２の方法では、書き換え検出が単なる書
き込みアクセスの検出であり、データの変化について考
慮していない為、単純な図形の移動等で多く発生すると
思われる“今記憶されているデータと同じデータを書き
込む”という動作に対しても、“書き換えた”と判断し
てしまい、更新の必要の無い画素まで書き換えが発生
し、メモリ性表示装置の利点を十分発揮出来ない。つま
り、消費電力を効率良く低減出来ないという問題があ
る。
き込みアクセスの検出であり、データの変化について考
慮していない為、単純な図形の移動等で多く発生すると
思われる“今記憶されているデータと同じデータを書き
込む”という動作に対しても、“書き換えた”と判断し
てしまい、更新の必要の無い画素まで書き換えが発生
し、メモリ性表示装置の利点を十分発揮出来ない。つま
り、消費電力を効率良く低減出来ないという問題があ
る。
【００１０】本発明は上記問題点を解決し、消費電力を
効率よく低減できるメモリ性表示装置用の表示コントロ
ーラを提供するものである。
効率よく低減できるメモリ性表示装置用の表示コントロ
ーラを提供するものである。
【００１１】
【課題を解決するための手段】本発明は、メモリ性表示
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、メモリ性表示装置における１本の走査線上の連
続したある数の画素の集合を比較単位のラインとして、
このライン単位で表示データ記憶手段へのデータの書き
換えが発生したかどうかを比較する書き換え比較手段
と、その比較情報を対応するアドレスに格納するための
書き換え情報記憶手段と、書き換え比較単位であるライ
ンを構成する画素数を可変するラインサイズ可変手段
と、表示更新手段による表示の更新に先だって書き換え
情報記憶手段の当該アドレスを調べ、当該アドレスの内
容が異なるデータへの書き換えである場合にのみ、表示
データ記憶手段からデータを読み込んで表示更新手段を
介してメモリ性表示装置へ送出する書き換え制御手段と
を備えたことを特徴とする。
装置を制御する表示コントローラであって、メモリ性表
示装置の表示を更新する表示更新手段と、表示データを
生成して表示データ記憶手段へ書き込む表示データ生成
手段と、メモリ性表示装置における１本の走査線上の連
続したある数の画素の集合を比較単位のラインとして、
このライン単位で表示データ記憶手段へのデータの書き
換えが発生したかどうかを比較する書き換え比較手段
と、その比較情報を対応するアドレスに格納するための
書き換え情報記憶手段と、書き換え比較単位であるライ
ンを構成する画素数を可変するラインサイズ可変手段
と、表示更新手段による表示の更新に先だって書き換え
情報記憶手段の当該アドレスを調べ、当該アドレスの内
容が異なるデータへの書き換えである場合にのみ、表示
データ記憶手段からデータを読み込んで表示更新手段を
介してメモリ性表示装置へ送出する書き換え制御手段と
を備えたことを特徴とする。
【００１２】これを図１の実施例に当てはめて説明する
と、メモリ性表示装置３は、表示データが変化した画素
に対してのみ表示の更新を行えば良いという特徴を持つ
ので、その表示の更新は、表示コントローラ２内のリフ
レッシュ制御回路（表示更新手段としての機能と書き換
え制御手段の一部の機能も兼ねる）１０により定期的
（数十回／秒以上）に行う。一方、現在表示の更新をし
ようとしている画素に対応するＶＲＡＭ（表示データ記
憶手段）４上のアドレスに対して、前回の表示更新以降
にグラフィックエンジン（表示データ生成手段）６によ
り異なるデータへの書き換えが発生したかどうか書き換
え検出回路（書き換え比較手段）７で検出し、その情報
をＴａｇＲＡＭ（書き換え情報記憶手段）５に格納して
おく。リフレッシュ制御回路１０は、表示の更新に先だ
ってＴａｇＲＡＭ５の当該アドレスを調べ、前回以降Ｖ
ＲＡＭ４の当該アドレスが異なるデータに書き換えられ
ている場合にのみ、ＶＲＡＭ４からのデータ読み込みと
該データのメモリ性表示装置３への送出を行うことによ
り、ＶＲＡＭ４及びメモリ性表示装置３へのアクセスが
大幅に削減され消費電力を低減できる。
と、メモリ性表示装置３は、表示データが変化した画素
に対してのみ表示の更新を行えば良いという特徴を持つ
ので、その表示の更新は、表示コントローラ２内のリフ
レッシュ制御回路（表示更新手段としての機能と書き換
え制御手段の一部の機能も兼ねる）１０により定期的
（数十回／秒以上）に行う。一方、現在表示の更新をし
ようとしている画素に対応するＶＲＡＭ（表示データ記
憶手段）４上のアドレスに対して、前回の表示更新以降
にグラフィックエンジン（表示データ生成手段）６によ
り異なるデータへの書き換えが発生したかどうか書き換
え検出回路（書き換え比較手段）７で検出し、その情報
をＴａｇＲＡＭ（書き換え情報記憶手段）５に格納して
おく。リフレッシュ制御回路１０は、表示の更新に先だ
ってＴａｇＲＡＭ５の当該アドレスを調べ、前回以降Ｖ
ＲＡＭ４の当該アドレスが異なるデータに書き換えられ
ている場合にのみ、ＶＲＡＭ４からのデータ読み込みと
該データのメモリ性表示装置３への送出を行うことによ
り、ＶＲＡＭ４及びメモリ性表示装置３へのアクセスが
大幅に削減され消費電力を低減できる。
【００１３】表示データ記憶手段としては、データの書
き換えが発生したかどうかを比較する書き換え比較手段
を備えているもの（図８に示す実施例におけるデータ比
較回路付きＶＲＡＭ６９）が良い。この場合、書き換え
比較手段は、電位をラッチして比較することによりデー
タの書き換えが発生したかどうかを検出する。
き換えが発生したかどうかを比較する書き換え比較手段
を備えているもの（図８に示す実施例におけるデータ比
較回路付きＶＲＡＭ６９）が良い。この場合、書き換え
比較手段は、電位をラッチして比較することによりデー
タの書き換えが発生したかどうかを検出する。
【００１４】表示データ記憶手段に対する表示データ生
成手段のアクセスと、書き換え情報記憶手段に対する書
き換え比較手段のアクセスをそれぞれ制御するアクセス
制御手段（ＶＲＡＭ制御回路８及びＴａｇＲＡＭ制御回
路９）を備える。
成手段のアクセスと、書き換え情報記憶手段に対する書
き換え比較手段のアクセスをそれぞれ制御するアクセス
制御手段（ＶＲＡＭ制御回路８及びＴａｇＲＡＭ制御回
路９）を備える。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。
に基づいて詳述する。
【００１６】図１の実施例のシステムは、本発明による
表示コントローラ２、この表示コントローラ２に対して
ソフトウェアの命令に従い画像の情報や画像操作の命令
を発行するホストＣＰＵ１、画像データを保持する一般
的なＤＲＡＭ（Dynamic Random Access Memory）によっ
て構成されるＶＲＡＭ（画像メモリ）４、このＶＲＡＭ
４のデータが前回と異なるかどうかという情報を保持し
ておく高速なＳＲＡＭ（Static Random Access Memor
y）により構成されるＴａｇＲＡＭ５、及び画像を表示
する為のメモリ性表示装置３より構成されている。
表示コントローラ２、この表示コントローラ２に対して
ソフトウェアの命令に従い画像の情報や画像操作の命令
を発行するホストＣＰＵ１、画像データを保持する一般
的なＤＲＡＭ（Dynamic Random Access Memory）によっ
て構成されるＶＲＡＭ（画像メモリ）４、このＶＲＡＭ
４のデータが前回と異なるかどうかという情報を保持し
ておく高速なＳＲＡＭ（Static Random Access Memor
y）により構成されるＴａｇＲＡＭ５、及び画像を表示
する為のメモリ性表示装置３より構成されている。
【００１７】図１を参照すると、本発明の表示コントロ
ーラ２は、ホストＣＰＵ１からの命令や情報のＶＲＡＭ
データへの変換を行うグラフィックエンジン６、グラフ
ィックエンジン６のＶＲＡＭ４へのアクセスを監視し、
現在ＶＲＡＭ４に格納されているデータと異なるデータ
を書き込む場合にその情報のＴａｇＲＡＭ５への書き込
みを命令する書き込み検出回路７、予め決めておいた周
期でＴａｇＲＡＭ５を調べ、もしそのデータが“更新”
の場合にＶＲＡＭ４から当該アドレスの画像データを読
み込み、メモリ性表示装置３への転送を行うリフレッシ
ュ制御回路１０、書き換え検出回路７とリフレッシュ制
御回路１０のＶＲＡＭ４へのアクセスを制御するＶＲＡ
Ｍ制御回路８、及び書き換え検出回路７とリフレッシュ
制御回路１０のＴａｇＲＡＭ５へのアクセスを制御する
ＴａｇＲＡＭ制御回路９で構成されている。
ーラ２は、ホストＣＰＵ１からの命令や情報のＶＲＡＭ
データへの変換を行うグラフィックエンジン６、グラフ
ィックエンジン６のＶＲＡＭ４へのアクセスを監視し、
現在ＶＲＡＭ４に格納されているデータと異なるデータ
を書き込む場合にその情報のＴａｇＲＡＭ５への書き込
みを命令する書き込み検出回路７、予め決めておいた周
期でＴａｇＲＡＭ５を調べ、もしそのデータが“更新”
の場合にＶＲＡＭ４から当該アドレスの画像データを読
み込み、メモリ性表示装置３への転送を行うリフレッシ
ュ制御回路１０、書き換え検出回路７とリフレッシュ制
御回路１０のＶＲＡＭ４へのアクセスを制御するＶＲＡ
Ｍ制御回路８、及び書き換え検出回路７とリフレッシュ
制御回路１０のＴａｇＲＡＭ５へのアクセスを制御する
ＴａｇＲＡＭ制御回路９で構成されている。
【００１８】ホストＣＰＵ１は、ホストバス１１を介し
てグラフィックエンジン６、書き換え検出回路７及びリ
フレッシュ制御回路に接続され、それぞれの動作設定を
行うことが出来る。ＶＲＡＭ４は、書き換え検出回路７
とリフレッシュ制御回路１０に、それぞれ排他で制御す
るＶＲＡＭ制御信号群１５とＶＲＡＭデータ信号群１６
を介して接続される。そのアクセス権はＶＲＡＭ制御回
路８で制御され、アクセス権の無い方は、ＶＲＡＭ制御
信号群１５及びＶＲＡＭデータ信号群１６をハイインピ
ーダンス、又は入力の状態にする。
てグラフィックエンジン６、書き換え検出回路７及びリ
フレッシュ制御回路に接続され、それぞれの動作設定を
行うことが出来る。ＶＲＡＭ４は、書き換え検出回路７
とリフレッシュ制御回路１０に、それぞれ排他で制御す
るＶＲＡＭ制御信号群１５とＶＲＡＭデータ信号群１６
を介して接続される。そのアクセス権はＶＲＡＭ制御回
路８で制御され、アクセス権の無い方は、ＶＲＡＭ制御
信号群１５及びＶＲＡＭデータ信号群１６をハイインピ
ーダンス、又は入力の状態にする。
【００１９】ＴａｇＲＡＭ５は、書き換え検出回路７と
リフレッシュ制御回路１０に、それぞれ排他で制御する
ＴａｇＲＡＭ制御信号群１７とＴａｇＲＡＭデータ信号
１８を介して接続される。そのアクセス権はＴａｇＲＡ
Ｍ制御回路９で制御され、アクセス権の無い方は、Ｔａ
ｇＲＡＭ制御信号群１７及びＴａｇＲＡＭデータ信号１
８をハイインピーダンス、又は入力の状態にする。メモ
リ性表示装置３には、リフレッシュ制御回路１０が、制
御する表示制御信号群２３（タイミング、データ）及び
更新信号２４を介して接続される。
リフレッシュ制御回路１０に、それぞれ排他で制御する
ＴａｇＲＡＭ制御信号群１７とＴａｇＲＡＭデータ信号
１８を介して接続される。そのアクセス権はＴａｇＲＡ
Ｍ制御回路９で制御され、アクセス権の無い方は、Ｔａ
ｇＲＡＭ制御信号群１７及びＴａｇＲＡＭデータ信号１
８をハイインピーダンス、又は入力の状態にする。メモ
リ性表示装置３には、リフレッシュ制御回路１０が、制
御する表示制御信号群２３（タイミング、データ）及び
更新信号２４を介して接続される。
【００２０】表示コントローラ２の内部では、グラフィ
ックエンジン６と書き換え検出回路７とは内部ＶＲＡＭ
制御信号群１２、内部ＶＲＡＭデータ信号群１３及び内
部ＶＲＡＭ許可信号１４で接続され、それぞれグラフィ
ックエンジン６に対して出力、双方向、入力となってい
る。
ックエンジン６と書き換え検出回路７とは内部ＶＲＡＭ
制御信号群１２、内部ＶＲＡＭデータ信号群１３及び内
部ＶＲＡＭ許可信号１４で接続され、それぞれグラフィ
ックエンジン６に対して出力、双方向、入力となってい
る。
【００２１】ＶＲＡＭ制御回路８は、リフレッシュ制御
回路１０が出力するＶＲＡＭ要求信号１９を受けて書き
換え検出回路７とリフレッシュ制御回路１０に対してＶ
ＲＡＭ許可信号２０を出力する。このＶＲＡＭ許可信号
２０は、リフレッシュ制御回路１０と書き換え検出回路
７に対して反対のアクティブレベルとする。すなわち、
ＶＲＡＭ許可信号２０が“１”の時はリフレッシュ制御
回路１０に対してアクセスを許可し、“０”の時は書き
換え検出回路７に対してアクセスを許可する。
回路１０が出力するＶＲＡＭ要求信号１９を受けて書き
換え検出回路７とリフレッシュ制御回路１０に対してＶ
ＲＡＭ許可信号２０を出力する。このＶＲＡＭ許可信号
２０は、リフレッシュ制御回路１０と書き換え検出回路
７に対して反対のアクティブレベルとする。すなわち、
ＶＲＡＭ許可信号２０が“１”の時はリフレッシュ制御
回路１０に対してアクセスを許可し、“０”の時は書き
換え検出回路７に対してアクセスを許可する。
【００２２】同様に、ＴａｇＲＡＭ制御回路９は、リフ
レッシュ制御回路１０が出力するＴａｇＲＡＭ要求信号
２１を受けて書き換え検出回路７とリフレッシュ制御回
路１０に対してＴａｇＲＡＭ許可信号２２を出力する。
また、それぞれに対してアクティブレベルが反対である
ことも同様である。
レッシュ制御回路１０が出力するＴａｇＲＡＭ要求信号
２１を受けて書き換え検出回路７とリフレッシュ制御回
路１０に対してＴａｇＲＡＭ許可信号２２を出力する。
また、それぞれに対してアクティブレベルが反対である
ことも同様である。
【００２３】この表示コントローラ２には、動作の為の
基準クロックとしてメモリクロック２５と表示クロック
２６が供給されていて、前者は全ての内部回路に、後者
はリフレッシュ制御回路１０にのみ分配される。
基準クロックとしてメモリクロック２５と表示クロック
２６が供給されていて、前者は全ての内部回路に、後者
はリフレッシュ制御回路１０にのみ分配される。
【００２４】次に、図１の構成の動作について説明す
る。表示コントローラ２の内部回路のうち、グラフィッ
クエンジン６及び書き換え検出回路７と、リフレッシュ
制御回路８は独立して動作する。書き換え検出回路７と
リフレッシュ制御回路８はＶＲＡＭ４及びＴａｇＲＡＭ
５を共有しており、ＶＲＡＭ制御信号群１５、ＶＲＡＭ
データ信号群１６、ＴａｇＲＡＭ制御信号群１７及びＴ
ａｇＲＡＭデータ信号１８は共通の信号を用いている。
その為に、ある時刻において前者と後者、どちらにＶＲ
ＡＭ４及びＴａｇＲＡＭ５のアクセス権を与えるか、と
いった制御を行うのがＶＲＡＭ制御回路８及びＴａｇＲ
ＡＭ制御回路９である。
る。表示コントローラ２の内部回路のうち、グラフィッ
クエンジン６及び書き換え検出回路７と、リフレッシュ
制御回路８は独立して動作する。書き換え検出回路７と
リフレッシュ制御回路８はＶＲＡＭ４及びＴａｇＲＡＭ
５を共有しており、ＶＲＡＭ制御信号群１５、ＶＲＡＭ
データ信号群１６、ＴａｇＲＡＭ制御信号群１７及びＴ
ａｇＲＡＭデータ信号１８は共通の信号を用いている。
その為に、ある時刻において前者と後者、どちらにＶＲ
ＡＭ４及びＴａｇＲＡＭ５のアクセス権を与えるか、と
いった制御を行うのがＶＲＡＭ制御回路８及びＴａｇＲ
ＡＭ制御回路９である。
【００２５】まずリフレッシュ制御回路１０の動作につ
いて、図２を参照して説明する。Ｈ＿ＳＹＮは、表示制
御信号群２３の一つでメモリ性表示装置３上の表示位置
を与える為の信号である。Ｄ＿ＤＡＴも表示制御信号群
２３の一つで表示階調を与える。Ｍ＿ＥＮＢは更新信号
２４であり、Ｍ＿ＥＮＢ＝“０”の期間に対応する画素
は表示を更新せず、現在の表示を保持するようにメモリ
性表示装置３で制御する。Ｔ＿ＲＥＱはＴａｇＲＡＭ要
求信号２１、Ｔ＿ＡＣＫはＴａｇＲＡＭ許可信号２２、
Ｔ＿ＡＤＲはＴａｇＲＡＭ制御信号群１７の一部でアド
レスを与える。Ｔ＿ＤＡＴはＴａｇＲＡＭデータ信号１
８、Ｔ＿ＷＥ＃はＴａｇＲＡＭ制御信号群１７の一つ
で、ＴａｇＲＡＭ５への書き込みを制御する。Ｍ＿ＲＥ
ＱはＶＲＡＭ要求信号１９、Ｍ＿ＡＣＫはＶＲＡＭ許可
信号２０、Ｍ＿Ａ／ＣはＶＲＡＭ制御信号群１５、Ｍ＿
ＤＡＴはＶＲＡＭデータ信号群１６をそれぞれ示す。
いて、図２を参照して説明する。Ｈ＿ＳＹＮは、表示制
御信号群２３の一つでメモリ性表示装置３上の表示位置
を与える為の信号である。Ｄ＿ＤＡＴも表示制御信号群
２３の一つで表示階調を与える。Ｍ＿ＥＮＢは更新信号
２４であり、Ｍ＿ＥＮＢ＝“０”の期間に対応する画素
は表示を更新せず、現在の表示を保持するようにメモリ
性表示装置３で制御する。Ｔ＿ＲＥＱはＴａｇＲＡＭ要
求信号２１、Ｔ＿ＡＣＫはＴａｇＲＡＭ許可信号２２、
Ｔ＿ＡＤＲはＴａｇＲＡＭ制御信号群１７の一部でアド
レスを与える。Ｔ＿ＤＡＴはＴａｇＲＡＭデータ信号１
８、Ｔ＿ＷＥ＃はＴａｇＲＡＭ制御信号群１７の一つ
で、ＴａｇＲＡＭ５への書き込みを制御する。Ｍ＿ＲＥ
ＱはＶＲＡＭ要求信号１９、Ｍ＿ＡＣＫはＶＲＡＭ許可
信号２０、Ｍ＿Ａ／ＣはＶＲＡＭ制御信号群１５、Ｍ＿
ＤＡＴはＶＲＡＭデータ信号群１６をそれぞれ示す。
【００２６】図２中の時点ｔ１から開始されるメモリ性
表示装置３への表示データの転送に先だって、ＶＲＡＭ
４上の対応するアドレスのデータが書き換えられている
かどうか調べる為に、時点ｔ２でリフレッシュ制御回路
１０は、ＴａｇＲＡＭ５へのアクセス要求をＴａｇＲＡ
Ｍ制御回路９へ発行し、ＴａｇＲＡＭ制御回路９は、Ｔ
ａｇＲＡＭ制御信号群１７の監視により、この時、書き
換え検出回路７がＴａｇＲＡＭへのアクセスを行ってい
ないと判断すると、即座にＴａｇＲＡＭ許可信号２２を
返す。これを受け、リフレッシュ制御回路１０がｔ１か
ら転送するライン（このラインの考え方については後述
する）に対応するアドレスをＴａｇＲＡＭ５へ出力する
と、そのラインが更新されている場合はＴ＿ＤＡＴに
“１”が、更新されていない場合は“０”が出力され
る。
表示装置３への表示データの転送に先だって、ＶＲＡＭ
４上の対応するアドレスのデータが書き換えられている
かどうか調べる為に、時点ｔ２でリフレッシュ制御回路
１０は、ＴａｇＲＡＭ５へのアクセス要求をＴａｇＲＡ
Ｍ制御回路９へ発行し、ＴａｇＲＡＭ制御回路９は、Ｔ
ａｇＲＡＭ制御信号群１７の監視により、この時、書き
換え検出回路７がＴａｇＲＡＭへのアクセスを行ってい
ないと判断すると、即座にＴａｇＲＡＭ許可信号２２を
返す。これを受け、リフレッシュ制御回路１０がｔ１か
ら転送するライン（このラインの考え方については後述
する）に対応するアドレスをＴａｇＲＡＭ５へ出力する
と、そのラインが更新されている場合はＴ＿ＤＡＴに
“１”が、更新されていない場合は“０”が出力され
る。
【００２７】図２中の時点ｔ３ではＴ＿ＤＡＴは“０”
であり、このラインは“書き換えられていない”ことを
意味している。この段階でＴａｇＲＡＭ５へのアクセス
は終了したので、リフレッシュ制御回路１０はＴａｇＲ
ＡＭ要求信号２１を解除（Ｔ＿ＲＥＱ＝“０”）する。
このラインが書き換えられていないという情報に基づ
き、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求は行わず（Ｍ＿ＲＥＱ＝“０”のまま）、ｔ１か
らＭ＿ＥＮＢを“０”にして、このラインは表示の更新
が必要無いことをメモリ性表示装置３へ伝える。
であり、このラインは“書き換えられていない”ことを
意味している。この段階でＴａｇＲＡＭ５へのアクセス
は終了したので、リフレッシュ制御回路１０はＴａｇＲ
ＡＭ要求信号２１を解除（Ｔ＿ＲＥＱ＝“０”）する。
このラインが書き換えられていないという情報に基づ
き、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求は行わず（Ｍ＿ＲＥＱ＝“０”のまま）、ｔ１か
らＭ＿ＥＮＢを“０”にして、このラインは表示の更新
が必要無いことをメモリ性表示装置３へ伝える。
【００２８】同様に、時点ｔ８からの表示データ転送に
先だって、リフレッシュ制御回路１０がＴａｇＲＡＭ５
を調べた結果、Ｔ＿ＤＡＴ＝“１”（ｔ４）よりこのラ
インはＶＲＡＭ４の内容が書き換えられていると判断
し、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求をＶＲＡＭ制御回路８へ発行する（ｔ５）。と同
時に、リフレッシュ制御回路１０は、Ｔ＿ＷＥ＃＝
“０”、Ｔ＿ＤＡＴ＝“０”を出力することによりＴａ
ｇＲＡＭ５の当該アドレスのデータに“０”を書き込み
クリアし、ＴａｇＲＡＭ５へのアクセス要求を解除（Ｔ
＿ＲＥＱ＝“０”）する。Ｍ＿ＡＣＫ＝“１”によりＶ
ＲＡＭへのアクセス権を与えられると、リフレッシュ制
御回路１０はＶＲＡＭ制御信号群１５を制御し、ＶＲＡ
Ｍ４の該当するアドレスからのデータ読み込みを開始す
る（ｔ６）。そして、時点ｔ７からＶＲＡＭデータ信号
群１６を介して読み込んだデータのメモリ性表示装置３
への転送を、表示制御信号群２３を介して開始する（ｔ
８）。
先だって、リフレッシュ制御回路１０がＴａｇＲＡＭ５
を調べた結果、Ｔ＿ＤＡＴ＝“１”（ｔ４）よりこのラ
インはＶＲＡＭ４の内容が書き換えられていると判断
し、リフレッシュ制御回路１０はＶＲＡＭ４へのアクセ
ス要求をＶＲＡＭ制御回路８へ発行する（ｔ５）。と同
時に、リフレッシュ制御回路１０は、Ｔ＿ＷＥ＃＝
“０”、Ｔ＿ＤＡＴ＝“０”を出力することによりＴａ
ｇＲＡＭ５の当該アドレスのデータに“０”を書き込み
クリアし、ＴａｇＲＡＭ５へのアクセス要求を解除（Ｔ
＿ＲＥＱ＝“０”）する。Ｍ＿ＡＣＫ＝“１”によりＶ
ＲＡＭへのアクセス権を与えられると、リフレッシュ制
御回路１０はＶＲＡＭ制御信号群１５を制御し、ＶＲＡ
Ｍ４の該当するアドレスからのデータ読み込みを開始す
る（ｔ６）。そして、時点ｔ７からＶＲＡＭデータ信号
群１６を介して読み込んだデータのメモリ性表示装置３
への転送を、表示制御信号群２３を介して開始する（ｔ
８）。
【００２９】次に、グラフィックエンジン６と書き換え
検出回路７の動作について、図３を参照して説明する。
Ｍ＿ＣＬＫはメモリクロック２５、Ｇ＿ＡＤＲは内部Ｖ
ＲＡＭ制御信号群１２の一部で、ＶＲＡＭへのアドレス
を与える。Ｇ＿ＣＯＭは内部ＶＲＡＭ制御信号群１２の
一部で、ＶＲＡＭへのコマンドを与える。Ｇ＿ＤＡＴは
内部ＶＲＡＭデータ信号群１３、Ｇ＿ＥＮＢは内部ＶＲ
ＡＭ許可信号１４を示す。Ｍ＿ＡＤＲはＶＲＡＭ制御信
号群１５の一部で、アドレスを与える。Ｍ＿ＣＯＭはＶ
ＲＡＭ制御信号群１５の一部で、コマンドを与える。そ
の他の記号は図２と同じである。
検出回路７の動作について、図３を参照して説明する。
Ｍ＿ＣＬＫはメモリクロック２５、Ｇ＿ＡＤＲは内部Ｖ
ＲＡＭ制御信号群１２の一部で、ＶＲＡＭへのアドレス
を与える。Ｇ＿ＣＯＭは内部ＶＲＡＭ制御信号群１２の
一部で、ＶＲＡＭへのコマンドを与える。Ｇ＿ＤＡＴは
内部ＶＲＡＭデータ信号群１３、Ｇ＿ＥＮＢは内部ＶＲ
ＡＭ許可信号１４を示す。Ｍ＿ＡＤＲはＶＲＡＭ制御信
号群１５の一部で、アドレスを与える。Ｍ＿ＣＯＭはＶ
ＲＡＭ制御信号群１５の一部で、コマンドを与える。そ
の他の記号は図２と同じである。
【００３０】まず、図３中の時点ｔ９において、グラフ
ィックエンジン６がＶＲＡＭ４への書き込みアクセスを
開始すると、それを受けた書き換え検出回路７は、その
時Ｍ＿ＡＣＫ＝“０”であれば、１メモリクロック遅れ
てｔ１０でＶＲＡＭ４の先に受けた書き込みアドレス
（ＲＡ、ＣＡ）に対してまず読み込みアクセスを開始す
る。ここで、ｔ１０からグラフィックエンジン６がＧ＿
ＤＡＴ１３に出力するデータ（ＷＤ０：３）は、書き込
み検出回路７内部のライトバッファに一時的に保持され
る。そして、ｔ１０から書き換え検出回路７により開始
された読み込みアクセスに対して、ＶＲＡＭ４がＭ＿Ｄ
ＡＴ１６に出力したデータ（ＲＤ０：３）と内部のライ
トバッファに保持されたデータ（ＷＤ０：３）を逐次比
較し、一部でも差異があった場合、Ｔ＿ＡＣＫ＝“０”
を確認し、Ｔ＿ＡＤＲに当該アドレスを、Ｔ＿ＤＡＴに
“１”を出力、Ｔ＿ＷＥ＃＝“０”とし、ＴａｇＲＡＭ
５の当該アドレスに“１”を書き込む（ｔ１１）。
ィックエンジン６がＶＲＡＭ４への書き込みアクセスを
開始すると、それを受けた書き換え検出回路７は、その
時Ｍ＿ＡＣＫ＝“０”であれば、１メモリクロック遅れ
てｔ１０でＶＲＡＭ４の先に受けた書き込みアドレス
（ＲＡ、ＣＡ）に対してまず読み込みアクセスを開始す
る。ここで、ｔ１０からグラフィックエンジン６がＧ＿
ＤＡＴ１３に出力するデータ（ＷＤ０：３）は、書き込
み検出回路７内部のライトバッファに一時的に保持され
る。そして、ｔ１０から書き換え検出回路７により開始
された読み込みアクセスに対して、ＶＲＡＭ４がＭ＿Ｄ
ＡＴ１６に出力したデータ（ＲＤ０：３）と内部のライ
トバッファに保持されたデータ（ＷＤ０：３）を逐次比
較し、一部でも差異があった場合、Ｔ＿ＡＣＫ＝“０”
を確認し、Ｔ＿ＡＤＲに当該アドレスを、Ｔ＿ＤＡＴに
“１”を出力、Ｔ＿ＷＥ＃＝“０”とし、ＴａｇＲＡＭ
５の当該アドレスに“１”を書き込む（ｔ１１）。
【００３１】これが、このラインにおいて表示データに
変化があったことを示す情報となる。ＷＤ０：３とＲＤ
０：３に全く差異が無い場合は、図３中のＴ＿ＷＥ＃は
破線で示すように“１”のままとなり、ＴａｇＲＡＭ５
に対する書き込みは行わない。書き込み検出回路７は、
前述の読み込みアクセスに引き続きｔ１２から、ライト
バッファに一時的に保持しておいた書き込みデータのＶ
ＲＡＭ４に対する書き込み動作を開始する。
変化があったことを示す情報となる。ＷＤ０：３とＲＤ
０：３に全く差異が無い場合は、図３中のＴ＿ＷＥ＃は
破線で示すように“１”のままとなり、ＴａｇＲＡＭ５
に対する書き込みは行わない。書き込み検出回路７は、
前述の読み込みアクセスに引き続きｔ１２から、ライト
バッファに一時的に保持しておいた書き込みデータのＶ
ＲＡＭ４に対する書き込み動作を開始する。
【００３２】ここで、グラフィックエンジン６のアクセ
スは既にｔ１３で完了している為、次のメモリクロッ
ク、つまりｔ１４でグラフィックエンジン６が次のアク
セスを開始する可能性がある。そこで、その前にＧ＿Ｅ
ＮＢ＝“０”とし、書き換え検出回路７が次のグラフィ
ックエンジン６のＶＲＡＭアクセスに対応可能となるｔ
１５までグラフィックエンジン６のＶＲＡＭアクセスを
禁止する。
スは既にｔ１３で完了している為、次のメモリクロッ
ク、つまりｔ１４でグラフィックエンジン６が次のアク
セスを開始する可能性がある。そこで、その前にＧ＿Ｅ
ＮＢ＝“０”とし、書き換え検出回路７が次のグラフィ
ックエンジン６のＶＲＡＭアクセスに対応可能となるｔ
１５までグラフィックエンジン６のＶＲＡＭアクセスを
禁止する。
【００３３】書き換え検出回路７のＶＲＡＭアクセス中
にリフレッシュ制御回路１０からＶＲＡＭアクセス要求
が発生する場合がある。この場合重要なのは、基本的に
リフレッシュ制御回路１０からの要求が優先されるとい
う点のみであり、その制御制御の詳細な動作自体につい
ては様々なバリエーションが考えられるが、図４を参照
して以下に一例を説明する。
にリフレッシュ制御回路１０からＶＲＡＭアクセス要求
が発生する場合がある。この場合重要なのは、基本的に
リフレッシュ制御回路１０からの要求が優先されるとい
う点のみであり、その制御制御の詳細な動作自体につい
ては様々なバリエーションが考えられるが、図４を参照
して以下に一例を説明する。
【００３４】まず、図４中のｔ１６で書き換え検出回路
７が図３中のｔ１０と同様にＶＲＡＭ４への読み込みア
クセスを開始する。その読み込みアクセスの途中（例え
ばｔ１７）でリフレッシュ制御回路１０からＶＲＡＭア
クセス要求が発行された（Ｍ＿ＲＥＱ＝“１”）場合、
最後のデータ（ＲＤ４）の読み込み開始と同時にＶＲＡ
Ｍ制御回路８がＭ＿ＡＣＫ＝“１”とし、アクセス権を
リフレッシュ制御回路に与える。これを受けて書き換え
検出回路７は、図３中ではｔ１２で開始していた書き込
みアクセスを一時保留し、ＶＲＡＭ制御信号群１５及び
ＶＲＡＭデータ信号群１６をハイインピーダンス、また
は入力の状態にする。
７が図３中のｔ１０と同様にＶＲＡＭ４への読み込みア
クセスを開始する。その読み込みアクセスの途中（例え
ばｔ１７）でリフレッシュ制御回路１０からＶＲＡＭア
クセス要求が発行された（Ｍ＿ＲＥＱ＝“１”）場合、
最後のデータ（ＲＤ４）の読み込み開始と同時にＶＲＡ
Ｍ制御回路８がＭ＿ＡＣＫ＝“１”とし、アクセス権を
リフレッシュ制御回路に与える。これを受けて書き換え
検出回路７は、図３中ではｔ１２で開始していた書き込
みアクセスを一時保留し、ＶＲＡＭ制御信号群１５及び
ＶＲＡＭデータ信号群１６をハイインピーダンス、また
は入力の状態にする。
【００３５】一方、アクセス権を得たリフレッシュ制御
回路１０は、まずプリチャージコマンドを発行し（ｔ１
９）、それに引き続き所望のアドレスからデータを読み
込み、最後のデータ（ＲＤｄ）の読み込みと同時に再度
プリチャージコマンドを発行する（ｔ２１）。また、リ
フレッシュ制御回路１０はこれに先立ち１メモリクロッ
ク前にＭ＿ＲＥＱ＝“０”とする（ｔ２０）。これを受
けＶＲＡＭ制御回路８は、Ｍ＿ＡＣＫ＝“０”としＶＲ
ＡＭ４へのアクセス権を再度書き換え検出回路７へ渡
す。再びＶＲＡＭ４へのアクセス権を得た書き換え検出
回路７は前述の一時保留していた書き込みアクセスをｔ
２２から開始する。この書き込みアクセスが完了するま
で書き換え検出回路７は内部ＶＲＡＭ許可信号１４（Ｇ
＿ＥＮＢ）を“０”とし、グラフィックエンジン６が新
しいＶＲＡＭアクセスを開始すること禁止しておくこと
は図３の場合と同様である。
回路１０は、まずプリチャージコマンドを発行し（ｔ１
９）、それに引き続き所望のアドレスからデータを読み
込み、最後のデータ（ＲＤｄ）の読み込みと同時に再度
プリチャージコマンドを発行する（ｔ２１）。また、リ
フレッシュ制御回路１０はこれに先立ち１メモリクロッ
ク前にＭ＿ＲＥＱ＝“０”とする（ｔ２０）。これを受
けＶＲＡＭ制御回路８は、Ｍ＿ＡＣＫ＝“０”としＶＲ
ＡＭ４へのアクセス権を再度書き換え検出回路７へ渡
す。再びＶＲＡＭ４へのアクセス権を得た書き換え検出
回路７は前述の一時保留していた書き込みアクセスをｔ
２２から開始する。この書き込みアクセスが完了するま
で書き換え検出回路７は内部ＶＲＡＭ許可信号１４（Ｇ
＿ＥＮＢ）を“０”とし、グラフィックエンジン６が新
しいＶＲＡＭアクセスを開始すること禁止しておくこと
は図３の場合と同様である。
【００３６】次に、前記の「ライン」について、図５を
参照して説明する。図５はメモリ性表示装置３の内部構
造を示したものである。メモリ性表示装置３は、画像を
表示する為のメモリ性表示器２７、そのメモリ性表示器
２７の走査線３１を選択し駆動する走査線選択回路２
９、メモリ性表示器２７の信号線３２を駆動する信号線
駆動回路３０、及び入力された表示制御信号群２３と更
新信号２４から２つの駆動回路を制御する為の、走査線
同期信号３３及び信号線データ信号３４、信号線同期信
号３５、表示保持信号３６を生成する駆動制御回路２８
から成る。
参照して説明する。図５はメモリ性表示装置３の内部構
造を示したものである。メモリ性表示装置３は、画像を
表示する為のメモリ性表示器２７、そのメモリ性表示器
２７の走査線３１を選択し駆動する走査線選択回路２
９、メモリ性表示器２７の信号線３２を駆動する信号線
駆動回路３０、及び入力された表示制御信号群２３と更
新信号２４から２つの駆動回路を制御する為の、走査線
同期信号３３及び信号線データ信号３４、信号線同期信
号３５、表示保持信号３６を生成する駆動制御回路２８
から成る。
【００３７】走査線選択回路２９は、駆動制御回路２８
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印加するべき電圧を生成、走査線の駆動と同
期して各信号線に印加する。
が出力す走査同期信号３３から現在選択すべき走査線を
シフトレジスタ、ラッチ等により生成、駆動する。一
方、信号線駆動回路３０は、駆動制御回路２８が出力す
る信号線同期信号３５、信号線データ信号３４及び表示
保持信号３６に基づきシフトレジスタ、ラッチ等により
各信号線に印加するべき電圧を生成、走査線の駆動と同
期して各信号線に印加する。
【００３８】本発明でいう「ライン」とは、１本の走査
線上の連続した画素の集合を表し、この画素の集合単位
で表示データが“変化した／変化していない”を判断す
る。よって、この集合が小さい場合には微少な範囲の画
像変化に対して、リフレッシュ制御回路１０のＶＲＡＭ
４へのアクセスが少なくて済むという長所と、ＴａｇＲ
ＡＭ５の容量増加とリフレッシュ制御回路１０のＴａｇ
ＲＡＭ５へのアクセス頻度が多くなるという短所を持つ
ことになる。
線上の連続した画素の集合を表し、この画素の集合単位
で表示データが“変化した／変化していない”を判断す
る。よって、この集合が小さい場合には微少な範囲の画
像変化に対して、リフレッシュ制御回路１０のＶＲＡＭ
４へのアクセスが少なくて済むという長所と、ＴａｇＲ
ＡＭ５の容量増加とリフレッシュ制御回路１０のＴａｇ
ＲＡＭ５へのアクセス頻度が多くなるという短所を持つ
ことになる。
【００３９】逆にこの集合が大きい場合、ＴａｇＲＡＭ
５の容量とリフレッシュ制御回路１０のＴａｇＲＡＭへ
のアクセス頻度は少なくて済むが、一度表示の更新が必
要なラインにヒットした時にリフレッシュ制御回路１０
のＶＲＡＭ４への余分なアクセス、すなわち同一集合内
であれば、例え表示データが変化していない画素であっ
ても、表示を更新するという規則に起因する実際には必
要でないアクセスが増加する。
５の容量とリフレッシュ制御回路１０のＴａｇＲＡＭへ
のアクセス頻度は少なくて済むが、一度表示の更新が必
要なラインにヒットした時にリフレッシュ制御回路１０
のＶＲＡＭ４への余分なアクセス、すなわち同一集合内
であれば、例え表示データが変化していない画素であっ
ても、表示を更新するという規則に起因する実際には必
要でないアクセスが増加する。
【００４０】そこで、本実施例ではラインサイズを可変
とし、表示データの変化状況に応じて最も効率よく消費
電力を低減できるようにソフトウェアまたはハードウェ
アでラインサイズを変更する。例えば、図５の３７は３
２画素を１ラインとした場合を表し、３８は１走査線上
の画素全てを１ラインとした場合を表す。図６はＶＲＡ
Ｍ４とＴａｇＲＡＭ５の概念図であり、図５の１０２４
×１０２４画素の表示空間との対応のためにＶＲＡＭ４
を２５６（列方向）×１０２４（行方向）として表現し
ている。すなわち、ＶＲＡＭ４の１ワードが４画素分に
相当し、２５６Ｋビットのアドレス空間を持つ場合を想
定している（例えば、１画素の階調が１６ビットでＶＲ
ＡＭ１ワードが６４ビット）。その場合に１ラインの最
小画素数を３２とすると、ＴａｇＲＡＭは図６のように
１０２４／３２×１０２４＝３２Ｋビットのアドレス空
間を必要とする。
とし、表示データの変化状況に応じて最も効率よく消費
電力を低減できるようにソフトウェアまたはハードウェ
アでラインサイズを変更する。例えば、図５の３７は３
２画素を１ラインとした場合を表し、３８は１走査線上
の画素全てを１ラインとした場合を表す。図６はＶＲＡ
Ｍ４とＴａｇＲＡＭ５の概念図であり、図５の１０２４
×１０２４画素の表示空間との対応のためにＶＲＡＭ４
を２５６（列方向）×１０２４（行方向）として表現し
ている。すなわち、ＶＲＡＭ４の１ワードが４画素分に
相当し、２５６Ｋビットのアドレス空間を持つ場合を想
定している（例えば、１画素の階調が１６ビットでＶＲ
ＡＭ１ワードが６４ビット）。その場合に１ラインの最
小画素数を３２とすると、ＴａｇＲＡＭは図６のように
１０２４／３２×１０２４＝３２Ｋビットのアドレス空
間を必要とする。
【００４１】図５の３２画素ライン３７はｎ番目の走査
線上、３２ｉ番目から３２ｉ＋３１番目の信号線によっ
て駆動される３２画素より成り、図６中のＶＲＡＭ４
上、ｎ行８ｉ列からｎ行８ｉ＋７列までのメモリブロッ
ク３９に表示データが記憶されていて、ＴａｇＲＡＭ５
上のｎ行ｉ列目のメモリ４１にメモリブロック３９でデ
ータの書き換えが発生したかどうかが記憶されている。
線上、３２ｉ番目から３２ｉ＋３１番目の信号線によっ
て駆動される３２画素より成り、図６中のＶＲＡＭ４
上、ｎ行８ｉ列からｎ行８ｉ＋７列までのメモリブロッ
ク３９に表示データが記憶されていて、ＴａｇＲＡＭ５
上のｎ行ｉ列目のメモリ４１にメモリブロック３９でデ
ータの書き換えが発生したかどうかが記憶されている。
【００４２】一方、１走査線上の画素全てで１ラインと
する場合、例えば図５の３８のように、ｋ番目の走査線
上の全画素がその構成要素となり、その表示データが記
憶される場所は、図６中のＶＲＡＭ４上ｋ行目の全メモ
リブロック４０となる。そして、このメモリブロック４
０上のデータが書き換えられたかどうかは、ＴａｇＲＡ
Ｍ５上のｋ行０列目のメモリブロック４２に記憶され
る。
する場合、例えば図５の３８のように、ｋ番目の走査線
上の全画素がその構成要素となり、その表示データが記
憶される場所は、図６中のＶＲＡＭ４上ｋ行目の全メモ
リブロック４０となる。そして、このメモリブロック４
０上のデータが書き換えられたかどうかは、ＴａｇＲＡ
Ｍ５上のｋ行０列目のメモリブロック４２に記憶され
る。
【００４３】このように制御する為の一例を図７に示
す。ＶＡｘはＶＲＡＭ４のアドレス信号を、ＴＡｘはＴ
ａｇＲＡＭのアドレス信号を表す。ＶＲＡＭ４が２５６
Ｋビットのアドレス空間を持つ場合、アドレス信号はＶ
Ａ１７−ＶＡ０の１８本となる。ＴａｇＲＡＭ５が３２
Ｋビットのアドレス空間を持つ場合、アドレス信号はＴ
Ａ１４−ＴＡ０の１５本となる。それぞれ上位の１０本
ＶＡ１７−ＶＡ８とＴＡ１４−ＴＡ５は直接接続し、Ｔ
ａｇＲＡＭ５の残りのアドレス信号ＴＡ４−ＴＡ０は、
図７に示す様にＡＮＤゲート４４を介してＶＡ７−ＶＡ
３にそれぞれのアドレス選択信号４５を論理積したもの
とする。アドレス選択信号４５はラインサイズ設定レジ
スタ４３に接続され、ソフトウェアによりホストバス４
を介して設定する方法とハードウェアで自動に設定され
る方法が考えられる。
す。ＶＡｘはＶＲＡＭ４のアドレス信号を、ＴＡｘはＴ
ａｇＲＡＭのアドレス信号を表す。ＶＲＡＭ４が２５６
Ｋビットのアドレス空間を持つ場合、アドレス信号はＶ
Ａ１７−ＶＡ０の１８本となる。ＴａｇＲＡＭ５が３２
Ｋビットのアドレス空間を持つ場合、アドレス信号はＴ
Ａ１４−ＴＡ０の１５本となる。それぞれ上位の１０本
ＶＡ１７−ＶＡ８とＴＡ１４−ＴＡ５は直接接続し、Ｔ
ａｇＲＡＭ５の残りのアドレス信号ＴＡ４−ＴＡ０は、
図７に示す様にＡＮＤゲート４４を介してＶＡ７−ＶＡ
３にそれぞれのアドレス選択信号４５を論理積したもの
とする。アドレス選択信号４５はラインサイズ設定レジ
スタ４３に接続され、ソフトウェアによりホストバス４
を介して設定する方法とハードウェアで自動に設定され
る方法が考えられる。
【００４４】続いて図７の動作について説明する。まず
１ラインを３２画素とする場合、アドレス選択信号４５
（ＡＳ０−４）が全て“１”になるようにラインサイズ
設定レジスタ４３に設定すると、ＶＲＡＭ４へのアドレ
ス信号の３ビット目から７ビット目（ＶＡ３−７）は、
そのままＴａｇＲＡＭ５へのアドレス信号の０ビット目
から４ビット目に出力される。これにより、図６中ＶＲ
ＡＭ４のｎ行８ｉ列からｎ行８ｉ＋７行のメモリブロッ
ク３９で書き換えが発生すると、ＴａｇＲＡＭ５のｎ行
ｉ列のメモリに書き換え発生の情報が書き込まれる。
１ラインを３２画素とする場合、アドレス選択信号４５
（ＡＳ０−４）が全て“１”になるようにラインサイズ
設定レジスタ４３に設定すると、ＶＲＡＭ４へのアドレ
ス信号の３ビット目から７ビット目（ＶＡ３−７）は、
そのままＴａｇＲＡＭ５へのアドレス信号の０ビット目
から４ビット目に出力される。これにより、図６中ＶＲ
ＡＭ４のｎ行８ｉ列からｎ行８ｉ＋７行のメモリブロッ
ク３９で書き換えが発生すると、ＴａｇＲＡＭ５のｎ行
ｉ列のメモリに書き換え発生の情報が書き込まれる。
【００４５】一方、１ラインが１走査線上全ての画素と
する場合、ラインサイズ設定レジスタ４３によりアドレ
ス選択信号（ＡＳ０−４）を全て“０”とする。する
と、ＶＡ３−７の値に関わらずＴＡ０−４は常に全て
“０”となり、図６中のＶＲＡＭ４上、ｋ行目のメモリ
ブロック４０のどこで書き換えが発生しても、その書き
換え発生の情報はＴａｇＲＡＭ５上のｋ行０列目のメモ
リセルに書き込まれる。これにより、ｋ番目の走査線上
の画素は、ＴａｇＲＡＭ上のｋ行０列目のメモリセル４
２を調べるだけで更新の必要があるかどうか判断するこ
とができるので、ＴａｇＲＡＭ５へのアクセス頻度が少
なくなる。しかし反面、更新時には１走査線上の画素全
てを更新しなければならない。
する場合、ラインサイズ設定レジスタ４３によりアドレ
ス選択信号（ＡＳ０−４）を全て“０”とする。する
と、ＶＡ３−７の値に関わらずＴＡ０−４は常に全て
“０”となり、図６中のＶＲＡＭ４上、ｋ行目のメモリ
ブロック４０のどこで書き換えが発生しても、その書き
換え発生の情報はＴａｇＲＡＭ５上のｋ行０列目のメモ
リセルに書き込まれる。これにより、ｋ番目の走査線上
の画素は、ＴａｇＲＡＭ上のｋ行０列目のメモリセル４
２を調べるだけで更新の必要があるかどうか判断するこ
とができるので、ＴａｇＲＡＭ５へのアクセス頻度が少
なくなる。しかし反面、更新時には１走査線上の画素全
てを更新しなければならない。
【００４６】ここで、便宜上図５及び図６では３２画素
のラインと１０２４画素のラインが混在している様に表
記しているが、ラインサイズの変更は時間軸で行うもの
で、実際には同時刻に混在する事はない。よって、ある
時刻において１ラインｍ画素の設定にすると、全画面に
おいて１ラインｍ画素となる。
のラインと１０２４画素のラインが混在している様に表
記しているが、ラインサイズの変更は時間軸で行うもの
で、実際には同時刻に混在する事はない。よって、ある
時刻において１ラインｍ画素の設定にすると、全画面に
おいて１ラインｍ画素となる。
【００４７】尚、ＡＳ４：０を１１１１０ｂ、１１１０
０ｂ、１１０００ｂ、１００００ｂと出力することによ
って、それぞれ１ラインのサイズが６４画素、１２８画
素、２５６画素、５１２画素とすることができる。
０ｂ、１１０００ｂ、１００００ｂと出力することによ
って、それぞれ１ラインのサイズが６４画素、１２８画
素、２５６画素、５１２画素とすることができる。
【００４８】図８は、本発明による別の実施例を示すブ
ロック図である。本実施例は、前述の実施例（第１の実
施例）の書き換え検出回路７をＴａｇ制御回路６８に、
ＶＲＡＭ４をデータ比較回路付きＶＲＡＭ６９（以下、
比較ＶＲＡＭと記す）に変更している。書き換えの検出
は比較ＶＲＡＭ６９で行い、その結果を比較信号７０で
Ｔａｇ制御回路６８に伝達する。グラフィックエンジン
６は、ＶＲＡＭ制御信号群１５及びＶＲＡＭデータ信号
群１６により直接比較ＶＲＡＭ６９にアクセスする。Ｔ
ａｇ制御回路６８はＶＲＡＭ制御信号群１５に基づき、
ＶＲＡＭ書き換え発生時にＴａｇＲＡＭ制御信号群１７
を生成する。ＶＲＡＭ許可信号２０はリフレッシュ制御
回路１０とグラフィックエンジン６に入力される。
ロック図である。本実施例は、前述の実施例（第１の実
施例）の書き換え検出回路７をＴａｇ制御回路６８に、
ＶＲＡＭ４をデータ比較回路付きＶＲＡＭ６９（以下、
比較ＶＲＡＭと記す）に変更している。書き換えの検出
は比較ＶＲＡＭ６９で行い、その結果を比較信号７０で
Ｔａｇ制御回路６８に伝達する。グラフィックエンジン
６は、ＶＲＡＭ制御信号群１５及びＶＲＡＭデータ信号
群１６により直接比較ＶＲＡＭ６９にアクセスする。Ｔ
ａｇ制御回路６８はＶＲＡＭ制御信号群１５に基づき、
ＶＲＡＭ書き換え発生時にＴａｇＲＡＭ制御信号群１７
を生成する。ＶＲＡＭ許可信号２０はリフレッシュ制御
回路１０とグラフィックエンジン６に入力される。
【００４９】図９は、図８の実施例のグラフィックエン
ジン６が比較ＶＲＡＭ６９に書き込みアクセスを行う時
の動作を示すタイミング図であり、前述の実施例の図６
にあたる。図９中のｔ２３にアクセスが開始し、順次デ
ータ（ＷＤ０、１、２、３）を書き込む。データの書き
込みの１クロック後に比較信号７０（ＣＯＭＰ）が出力
される（ｔ２４から）。
ジン６が比較ＶＲＡＭ６９に書き込みアクセスを行う時
の動作を示すタイミング図であり、前述の実施例の図６
にあたる。図９中のｔ２３にアクセスが開始し、順次デ
ータ（ＷＤ０、１、２、３）を書き込む。データの書き
込みの１クロック後に比較信号７０（ＣＯＭＰ）が出力
される（ｔ２４から）。
【００５０】例えば、３番目のデータＷＤ２が前回のデ
ータと異なる場合、図中ｔ２５のタイミングでＣＯＭＰ
＝“１”と出力する。それを受けてＴａｇ制御回路６８
は書き換え情報のＴａｇＲＡＭ５への書き込みを開始す
る（ｔ２６）。この時のＴａｇＲＡＭのアドレス信号１
7ａ（Ｔ＿ＡＤＲ）はＶＲＡＭのアドレス信号１５ａ
（Ｍ＿ＡＤＲ）に基づきＴａｇ制御回路６８が生成す
る。
ータと異なる場合、図中ｔ２５のタイミングでＣＯＭＰ
＝“１”と出力する。それを受けてＴａｇ制御回路６８
は書き換え情報のＴａｇＲＡＭ５への書き込みを開始す
る（ｔ２６）。この時のＴａｇＲＡＭのアドレス信号１
7ａ（Ｔ＿ＡＤＲ）はＶＲＡＭのアドレス信号１５ａ
（Ｍ＿ＡＤＲ）に基づきＴａｇ制御回路６８が生成す
る。
【００５１】ホストＣＰＵ１、メモリ性表示装置３、Ｔ
ａｇＲＡＭ５、グラフィックエンジン６、ＶＲＡＭ制御
回路８、ＴａｇＲＡＭ制御回路９、及びリフレッシュ制
御回路１０の動作は第１の実施例と同様である。
ａｇＲＡＭ５、グラフィックエンジン６、ＶＲＡＭ制御
回路８、ＴａｇＲＡＭ制御回路９、及びリフレッシュ制
御回路１０の動作は第１の実施例と同様である。
【００５２】比較ＶＲＡＭ６９は、書き込みアクセス時
に書き込みデータとその時記憶されているデータを比較
し、その結果を比較信号として出力するＶＲＡＭであ
る。一般的にＶＲＡＭとして用いられるＤＲＡＭ（Dyna
mic Random Access Memory）を例に説明する。
に書き込みデータとその時記憶されているデータを比較
し、その結果を比較信号として出力するＶＲＡＭであ
る。一般的にＶＲＡＭとして用いられるＤＲＡＭ（Dyna
mic Random Access Memory）を例に説明する。
【００５３】図１０は、一般的なＤＲＡＭの構成を示す
ブロック図である。データを記憶保持するメモリ・セル
・アレイ４６、アドレス信号５４からロウ・アドレス５
６をラッチ生成するロウ・アドレス・バッファ４７、同
様にカラム・アドレス５７をラッチ生成するカラム・ア
ドレス・バッファ４８、ロウ・アドレスからワードライ
ンを選択ドライブするロウ・デコーダ４９、メモリ・セ
ル・アレイ４６の出力を増幅するセンス・アンプ５０、
カラム・アドレス５７により選択されたビットラインの
みをデータ制御回路５２に出力するカラム・デコーダ５
１、データの入出力を制御するデータ制御回路５２、及
びＤＲＡＭの全体の制御を行う制御回路５３より構成さ
れる。
ブロック図である。データを記憶保持するメモリ・セル
・アレイ４６、アドレス信号５４からロウ・アドレス５
６をラッチ生成するロウ・アドレス・バッファ４７、同
様にカラム・アドレス５７をラッチ生成するカラム・ア
ドレス・バッファ４８、ロウ・アドレスからワードライ
ンを選択ドライブするロウ・デコーダ４９、メモリ・セ
ル・アレイ４６の出力を増幅するセンス・アンプ５０、
カラム・アドレス５７により選択されたビットラインの
みをデータ制御回路５２に出力するカラム・デコーダ５
１、データの入出力を制御するデータ制御回路５２、及
びＤＲＡＭの全体の制御を行う制御回路５３より構成さ
れる。
【００５４】図１１は、メモリ・セル・アレイ４６、セ
ンス・アンプ５０、カラム・デコーダ５１及びデータ制
御回路５２の一部を詳細にした図である。メモリ・セル
・アレイ４６は、ワードライン６４、ビットライン６５
とその交点に配置されたメモリ・セル６３よって構成さ
れている。
ンス・アンプ５０、カラム・デコーダ５１及びデータ制
御回路５２の一部を詳細にした図である。メモリ・セル
・アレイ４６は、ワードライン６４、ビットライン６５
とその交点に配置されたメモリ・セル６３よって構成さ
れている。
【００５５】カラム・デコーダ５１は、デコーダ部７１
及びカラム数分のゲート部７２で構成され、デコーダ部
７１でカラム選択信号６７を生成しゲート部７２に与え
ている。２本のセットになったビットライン６５がセン
ス・アンプ５０を通ってカラム・デコーダ５１のゲート
部７２に接続される。ゲート部７２の出口で２本にまと
められローカルデータバス６６としてデータ制御回路５
２に接続される。カラム・デコーダ５１のゲート部７２
は図１７に示す構造になっていて、カラム選択信号６７
によってビットライン６５とローカルデータバス６６の
導通／非導通を制御するカラムゲート７３で構成されて
いる。
及びカラム数分のゲート部７２で構成され、デコーダ部
７１でカラム選択信号６７を生成しゲート部７２に与え
ている。２本のセットになったビットライン６５がセン
ス・アンプ５０を通ってカラム・デコーダ５１のゲート
部７２に接続される。ゲート部７２の出口で２本にまと
められローカルデータバス６６としてデータ制御回路５
２に接続される。カラム・デコーダ５１のゲート部７２
は図１７に示す構造になっていて、カラム選択信号６７
によってビットライン６５とローカルデータバス６６の
導通／非導通を制御するカラムゲート７３で構成されて
いる。
【００５６】データ制御回路５２は図１８に示す構造に
なっていて、書き込み時にライトアンプ７６によって外
部から入力されたデータ信号１６を内部の信号レベルに
変換しローカルデータバス６６に出力し、読み出し時に
出力バッファ７５によってローカルデータバス６６の信
号を外部の信号レベルに変換しデータ信号１６に出力す
る。どちらの動作を行うかは書き込み／読み出し選択信
号６２によって制御される。
なっていて、書き込み時にライトアンプ７６によって外
部から入力されたデータ信号１６を内部の信号レベルに
変換しローカルデータバス６６に出力し、読み出し時に
出力バッファ７５によってローカルデータバス６６の信
号を外部の信号レベルに変換しデータ信号１６に出力す
る。どちらの動作を行うかは書き込み／読み出し選択信
号６２によって制御される。
【００５７】本実施例の比較ＶＲＡＭ６９の実現方法と
して２つの形態を説明する。図１２は第１の形態を示す
ブロック図で、カラム・デコーダ５１のゲート部７２に
その機能を持たせている。各ゲート部７２毎にラッチ＆
比較回路７４を置き、ビットライン６５を入力し比較信
号７０を出力し、カラム選択信号６７で動作を制御す
る。図１３は図１２の動作を示すタイミング図である。
ＷＬはワードライン６４、ＢＬはビットライン６５、Ｃ
Ｓはカラム選択信号６７、Ｗ／Ｒは書き込み／読み出し
選択信号６２、Ｌ＿ＤＡＴはローカルデータバス６６を
それぞれ示す。図１２、１３及び１１を参照して第１の
形態の動作について説明する。
して２つの形態を説明する。図１２は第１の形態を示す
ブロック図で、カラム・デコーダ５１のゲート部７２に
その機能を持たせている。各ゲート部７２毎にラッチ＆
比較回路７４を置き、ビットライン６５を入力し比較信
号７０を出力し、カラム選択信号６７で動作を制御す
る。図１３は図１２の動作を示すタイミング図である。
ＷＬはワードライン６４、ＢＬはビットライン６５、Ｃ
Ｓはカラム選択信号６７、Ｗ／Ｒは書き込み／読み出し
選択信号６２、Ｌ＿ＤＡＴはローカルデータバス６６を
それぞれ示す。図１２、１３及び１１を参照して第１の
形態の動作について説明する。
【００５８】あるワードライン６４ａが活性電位になる
と、そこに接続されたメモリ・セル６３ａ、６３ｂの記
憶電位がビットライン６５ａ、６５ｃに現れる。図１３
のｔ２７はこの状態を示す。c_levelは現在の記憶電位
を表す。一方、Ｗ／Ｒ＝“１”となると、入力されたデ
ータに応じた電位がローカルデータバス６６に出力され
る。ｔ２８がこの状態を示す。
と、そこに接続されたメモリ・セル６３ａ、６３ｂの記
憶電位がビットライン６５ａ、６５ｃに現れる。図１３
のｔ２７はこの状態を示す。c_levelは現在の記憶電位
を表す。一方、Ｗ／Ｒ＝“１”となると、入力されたデ
ータに応じた電位がローカルデータバス６６に出力され
る。ｔ２８がこの状態を示す。
【００５９】n_levelは次に記憶される電位を表す。次
にカラム選択信号６７ａが活性電位になると、ローカル
データバス６６ａ、６６ｂとビットライン６５ａ、６５
ｂがそれぞれ導通し、ビットライン６５ａ、６５ｂにn_
levelがドライブされ、ワードラインが活性化している
メモリ・セル６３ａにこのn_levelが保持される（ｔ２
９）。このようにビットライン６５ａ、６５ｂには最初
に現在の記憶電位c_levelが、続いて新しい記憶電位n_l
evelが現れる。
にカラム選択信号６７ａが活性電位になると、ローカル
データバス６６ａ、６６ｂとビットライン６５ａ、６５
ｂがそれぞれ導通し、ビットライン６５ａ、６５ｂにn_
levelがドライブされ、ワードラインが活性化している
メモリ・セル６３ａにこのn_levelが保持される（ｔ２
９）。このようにビットライン６５ａ、６５ｂには最初
に現在の記憶電位c_levelが、続いて新しい記憶電位n_l
evelが現れる。
【００６０】そこで、カラム選択信号６７の立ち上がり
でラッチした電位とカラム選択信号６７の立ち下がりに
ビットライン６５ａ、６５ｂに現れている電位を比較
し、異なるレベルを示す場合、比較信号７０に“１”を
出力する。尚、比較信号７０は、全てのカラム、全ての
データビットについて論理和を取ったものを出力する。
この方法は、ワードラインが活性になった時に現在の記
憶電位がビットラインに現れることを利用するもので、
動作タイミング的には従来のＤＲＡＭと変わりなく、動
作速度上のペナルティは無いという長所を持つ。しか
し、カラム・デコーダのゲート部一つ一つに、すなわち
カラム数分の比較回路が必要で回路規模が大きいという
短所がある。
でラッチした電位とカラム選択信号６７の立ち下がりに
ビットライン６５ａ、６５ｂに現れている電位を比較
し、異なるレベルを示す場合、比較信号７０に“１”を
出力する。尚、比較信号７０は、全てのカラム、全ての
データビットについて論理和を取ったものを出力する。
この方法は、ワードラインが活性になった時に現在の記
憶電位がビットラインに現れることを利用するもので、
動作タイミング的には従来のＤＲＡＭと変わりなく、動
作速度上のペナルティは無いという長所を持つ。しか
し、カラム・デコーダのゲート部一つ一つに、すなわち
カラム数分の比較回路が必要で回路規模が大きいという
短所がある。
【００６１】第２の形態は、ラッチ＆比較回路７４をデ
ータ制御回路５２に置き、ライトアンプ７６が非動作状
態では、ローカルデータバス６６にはカラム選択信号６
７によって選択されたビットライン６５ｘの電位が現れ
ることを利用する。
ータ制御回路５２に置き、ライトアンプ７６が非動作状
態では、ローカルデータバス６６にはカラム選択信号６
７によって選択されたビットライン６５ｘの電位が現れ
ることを利用する。
【００６２】図１４は、第２の形態で用いるデータ制御
回路５２の構成を示すブロック図である。図１８のデー
タ制御回路と比較してローカルデータバス６６の電位を
ラッチ及び比較する為のラッチ＆比較回路７４及び、書
き込み／読み出し選択信号６２からラッチ＆比較回路７
４とライトアンプ７６を制御する為の信号、書き込み許
可信号７８を生成するためのラッチ制御回路７７が追加
されている。
回路５２の構成を示すブロック図である。図１８のデー
タ制御回路と比較してローカルデータバス６６の電位を
ラッチ及び比較する為のラッチ＆比較回路７４及び、書
き込み／読み出し選択信号６２からラッチ＆比較回路７
４とライトアンプ７６を制御する為の信号、書き込み許
可信号７８を生成するためのラッチ制御回路７７が追加
されている。
【００６３】図１６は、ＤＲＡＭへの書き込み動作とし
て一般的なアーリーライト(Early Write)時の従来のデ
ータ制御回路の動作を示すタイミング図である。Ｗ／Ｒ
＝“１”となり書き込みを示すと、ライトアンプ７６
は、ローカルデータバス（Ｌ＿ＤＡＴ）を入力データ
（Ｍ＿ＤＡＴ）に対応した電位（n_level)でドライブす
る（ｔ３０）。ｔ３０では、書き込むべきアドレスに対
応したワードライン６４ａは活性（ＷＬ＝“１”）、カ
ラム選択信号６７ａは非活性（ＣＳ＝“０”）であるの
で、ビットライン６５ａ，６５ｂには現在の保持電位
（n_level)が現れている。続いて、ｔ３１にて書き込む
べきアドレスに対応したカラム選択信号６７ａが活性
（ＣＳ＝“１”）になると、ビットライン６５ａ、６５
ｂに新しい保持電位(n_level)がドライブされメモリ・
セルに記憶される。よって、その後カラム選択信号が非
活性（ＣＳ＝“０”）になってもビットラインはn_leve
lのままである。
て一般的なアーリーライト(Early Write)時の従来のデ
ータ制御回路の動作を示すタイミング図である。Ｗ／Ｒ
＝“１”となり書き込みを示すと、ライトアンプ７６
は、ローカルデータバス（Ｌ＿ＤＡＴ）を入力データ
（Ｍ＿ＤＡＴ）に対応した電位（n_level)でドライブす
る（ｔ３０）。ｔ３０では、書き込むべきアドレスに対
応したワードライン６４ａは活性（ＷＬ＝“１”）、カ
ラム選択信号６７ａは非活性（ＣＳ＝“０”）であるの
で、ビットライン６５ａ，６５ｂには現在の保持電位
（n_level)が現れている。続いて、ｔ３１にて書き込む
べきアドレスに対応したカラム選択信号６７ａが活性
（ＣＳ＝“１”）になると、ビットライン６５ａ、６５
ｂに新しい保持電位(n_level)がドライブされメモリ・
セルに記憶される。よって、その後カラム選択信号が非
活性（ＣＳ＝“０”）になってもビットラインはn_leve
lのままである。
【００６４】図１５は、本実施例の第２の形態（図１４
の構成）による書き込み時の動作を示すタイミング図で
ある。
の構成）による書き込み時の動作を示すタイミング図で
ある。
【００６５】まずｔ３３では、図１５のｔ３０と異なり
ライトアンプ７６の動作制御信号である書き込み許可信
号７８はまだ非活性（ＷＥ＝“０”）なので、ローカル
データバス６６はプリチャージレベルである。一方、ワ
ードライン６４ａが活性であることは図１５と同様であ
るので、ビットライン６５ａ、６５ｂは現在の保持電位
となっている。ｔ３４でカラム選択信号６７ａが活性に
なると、ローカルデータバス６６には現在の保持電位が
現れる。続いて、ｔ３５で書き込み許可信号７６が活性
になると、ローカルデータバス６６及びビットライン６
５ａ、６５ｂは新しい保持電位でドライブされる。
ライトアンプ７６の動作制御信号である書き込み許可信
号７８はまだ非活性（ＷＥ＝“０”）なので、ローカル
データバス６６はプリチャージレベルである。一方、ワ
ードライン６４ａが活性であることは図１５と同様であ
るので、ビットライン６５ａ、６５ｂは現在の保持電位
となっている。ｔ３４でカラム選択信号６７ａが活性に
なると、ローカルデータバス６６には現在の保持電位が
現れる。続いて、ｔ３５で書き込み許可信号７６が活性
になると、ローカルデータバス６６及びビットライン６
５ａ、６５ｂは新しい保持電位でドライブされる。
【００６６】つまり、本実施例の第２の形態は内部的に
レイトライト(Late Write)のタイミングを作り出してい
るわけである。こうすることによりローカルデータバス
６６には、ｔ３４では現在の保持電位、ｔ３５では新し
い保持電位が現れるので、ラッチ＆比較回路７７はこれ
らを比較し結果を比較信号７０で出力する。比較するポ
イントは書き込み許可信号７６の立ち上がりと立ち下が
りである。尚、比較信号７０は全てのデータビットで論
理和をとり出力する。この第２の方法は、ラッチ＆比較
回路がデータ信号の数だけあればよく、第１の方法に比
べるとカラム数分の１で済むという長所がある。しか
し、タイミングの変換をしている為、ＤＲＡＭ自体の高
速化の足かせとなる可能性が生じる。
レイトライト(Late Write)のタイミングを作り出してい
るわけである。こうすることによりローカルデータバス
６６には、ｔ３４では現在の保持電位、ｔ３５では新し
い保持電位が現れるので、ラッチ＆比較回路７７はこれ
らを比較し結果を比較信号７０で出力する。比較するポ
イントは書き込み許可信号７６の立ち上がりと立ち下が
りである。尚、比較信号７０は全てのデータビットで論
理和をとり出力する。この第２の方法は、ラッチ＆比較
回路がデータ信号の数だけあればよく、第１の方法に比
べるとカラム数分の１で済むという長所がある。しか
し、タイミングの変換をしている為、ＤＲＡＭ自体の高
速化の足かせとなる可能性が生じる。
【００６７】第１の実施例では図３に示される様に、グ
ラフィックエンジンの書き込みアクセスに対して従来に
比べ余分な読み出しアクセス（ｔ１０から始まるサイク
ル）が増え、性能上の不利となる要素を持っていたが、
第２の実施例ではその余分な読み出しアクセスを無くす
ことができ、グラフィックエンジンの書き込みアクセス
サイクルは従来と同等である。
ラフィックエンジンの書き込みアクセスに対して従来に
比べ余分な読み出しアクセス（ｔ１０から始まるサイク
ル）が増え、性能上の不利となる要素を持っていたが、
第２の実施例ではその余分な読み出しアクセスを無くす
ことができ、グラフィックエンジンの書き込みアクセス
サイクルは従来と同等である。
【００６８】
【発明の効果】本発明の第１の効果は、メモリ性表示装
置及びＶＲＡＭ（表示データ記憶手段）の消費電力が低
減出来るということである。何故ならば、表示の為に発
生するメモリ性表示装置とＶＲＡＭへのアクセスが、表
示データの変化した画素を含むラインだけで済むからで
ある。反面、ＴａｇＲＡＭ（書き換え情報記憶手段）へ
のアクセスが増えるが、そのアクセス頻度（ラインサイ
ズで変化する）は、従来のＶＲＡＭへのアクセス頻度の
ラインサイズ分の１であることと、そのデータ幅が１ビ
ットしか必要ないことからＴａｇＲＡＭによる増加分は
上記低減分に比べ微々たるものである。
置及びＶＲＡＭ（表示データ記憶手段）の消費電力が低
減出来るということである。何故ならば、表示の為に発
生するメモリ性表示装置とＶＲＡＭへのアクセスが、表
示データの変化した画素を含むラインだけで済むからで
ある。反面、ＴａｇＲＡＭ（書き換え情報記憶手段）へ
のアクセスが増えるが、そのアクセス頻度（ラインサイ
ズで変化する）は、従来のＶＲＡＭへのアクセス頻度の
ラインサイズ分の１であることと、そのデータ幅が１ビ
ットしか必要ないことからＴａｇＲＡＭによる増加分は
上記低減分に比べ微々たるものである。
【００６９】また、ラインサイズの可変手段を備えたの
で、表示書き換えの少ない時はラインサイズを大きく
し、表示書き換えが多い時にはラインサイズを小さくす
ることにより、より効果的に消費電力を低減することが
できる。
で、表示書き換えの少ない時はラインサイズを大きく
し、表示書き換えが多い時にはラインサイズを小さくす
ることにより、より効果的に消費電力を低減することが
できる。
【００７０】第２の効果は、表示系の性能向上である。
何故ならば、上述したように表示の為のＶＲＡＭアクセ
スが減少するということは、グラフィックエンジンがＶ
ＲＡＭアクセス権を保有する期間が増大するということ
を意味し、よって従来に比べグラフィックエンジンのＶ
ＲＡＭへのアクセス待ち時間が減少するからである。本
発明の第１の実施例では、グラフィックエンジンのＶＲ
ＡＭへの書き込みアクセス時に従来比で余分なサイクル
が発生する為、性能向上を断言することは出来ない。し
かし、第２の実施例では上述の余分なサイクルは無く、
性能向上は明らかと言える。
何故ならば、上述したように表示の為のＶＲＡＭアクセ
スが減少するということは、グラフィックエンジンがＶ
ＲＡＭアクセス権を保有する期間が増大するということ
を意味し、よって従来に比べグラフィックエンジンのＶ
ＲＡＭへのアクセス待ち時間が減少するからである。本
発明の第１の実施例では、グラフィックエンジンのＶＲ
ＡＭへの書き込みアクセス時に従来比で余分なサイクル
が発生する為、性能向上を断言することは出来ない。し
かし、第２の実施例では上述の余分なサイクルは無く、
性能向上は明らかと言える。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図である。
【図２】図１中のリフレッシュ制御回路の動作のタイミ
ングチャートである。
ングチャートである。
【図３】図１中のグラフィックエンジンと書き換え検出
回路の動作のタイミングチャートである。
回路の動作のタイミングチャートである。
【図４】図１中のＶＲＡＭ制御回路及びＴａｇＲＡＭ制
御回路の動作のタイミングチャートである。
御回路の動作のタイミングチャートである。
【図５】メモリ性表示装置の内部構造を示すブロック図
である。
である。
【図６】図１中のＶＲＡＭ及びＴａｇＲＡＭの概念図で
ある。
ある。
【図７】ＶＲＡＭ及びＴａｇＲＡＭのアドレス制御回路
を示す図である。
を示す図である。
【図８】本発明の第２の実施例のブロック図である。
【図９】図８中のグラフィックエンジンが比較ＶＲＡＭ
に書き込みアクセスを行う時の動作を示すタイミングチ
ャートである。
に書き込みアクセスを行う時の動作を示すタイミングチ
ャートである。
【図１０】一般的なＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図１１】図１０中のメモリ・セル・アレイ、センス・
アンプ、カラム・デコーダ及びデータ制御回路の一部を
詳細にした図である。
アンプ、カラム・デコーダ及びデータ制御回路の一部を
詳細にした図である。
【図１２】比較ＶＲＡＭの第１の形態のブロック図であ
る。
る。
【図１３】図１２の比較ＶＲＡＭの動作を示すタイミン
グチャートである。
グチャートである。
【図１４】比較ＶＲＡＭの第２の形態で用いるデータ制
御回路の構成を示すブロック図である。
御回路の構成を示すブロック図である。
【図１５】図１４の構成による書き込み時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１６】アーリーライト時のデータ制御回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１７】図１０中のカラム・デコーダのゲート部の構
成を示す図である。
成を示す図である。
【図１８】図１０中のデータ制御回路の構成を示す図で
ある。
ある。
【図１９】書き換え検出手段を持たない従来の表示コン
トローラが出力する表示データを、一旦、書き換え検出
手段を持つ表示変換装置に通してメモリ性表示装置を駆
動する従来例を示すブロック図である。
トローラが出力する表示データを、一旦、書き換え検出
手段を持つ表示変換装置に通してメモリ性表示装置を駆
動する従来例を示すブロック図である。
【図２０】従来の表示コントローラ及びその周辺のブロ
ック図である。
ック図である。
【図２１】表示コントローラの内部にグラフィックエン
ジンのＶＲＡＭへの書き込みアクセスを検出する手段を
持たせる従来例のブロック図である。
ジンのＶＲＡＭへの書き込みアクセスを検出する手段を
持たせる従来例のブロック図である。
【符号の説明】 １ ホストＣＰＵ ２ 表示コントローラ ３ メモリ性表示装置 ４ ＶＲＡＭ（表示データ記憶手段） ５ ＴａｇＲＡＭ（書き換え情報記憶手段） ６ グラフィックエンジン（表示データ生成手段） ７ 書き換え検出回路（書き換え比較手段） ８ ＶＲＡＭ制御回路 ９ ＴａｇＲＡＭ制御回路 １０ リフレッシュ制御回路（表示更新手段） ６８ Ｔａｇ制御回路 ６９ データ比較回路付きＶＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６５０ Ｇ０９Ｇ 3/20 ６５０Ｃ Ｆターム(参考） 2H093 NC13 NC26 NC29 NC50 ND39 NF17 5C006 AA02 AC11 AC21 AF04 AF14 AF31 AF45 AF47 AF69 BA12 BB15 BC16 BF02 FA04 FA47 5C080 AA10 BB05 DD26 EE26 FF09 GG02 GG12 JJ02 JJ04
Claims (5)
- 【請求項１】メモリ性表示装置を制御する表示コントロ
ーラであって、前記メモリ性表示装置の表示を更新する
表示更新手段と、表示データを生成して表示データ記憶
手段へ書き込む表示データ生成手段と、前記表示データ
記憶手段へのデータへの書き換えが発生したかどうか比
較する書き換え比較手段と、その比較情報を格納するた
めの書き換え情報記憶手段と、前記表示更新手段による
表示の更新に先だって前記書き換え情報記憶手段の当該
アドレスを調べ、当該アドレスが異なるデータに書き換
えられている場合にのみ、前記表示データ記憶手段から
データを読み込んで前記表示更新手段を介してメモリ性
表示装置へ送出する書き換え制御手段とを備えたことを
特徴とする、メモリ性表示装置用表示コントローラ。 - 【請求項２】表示データ記憶手段が、データの書き換え
が発生したかどうかを比較する書き換え比較手段を備え
ていることを特徴とする、請求項１記載のメモリ性表示
装置用表示コントローラ。 - 【請求項３】書き換え比較手段は、電位をラッチして比
較することによりデータの書き換えが発生したかどうか
を検出することを特徴とする、請求項２記載のメモリ性
表示装置用表示コントローラ。 - 【請求項４】表示データ記憶手段と書き換え情報記憶手
段へのアクセスをそれぞれ調停する調停手段を備えたこ
とを特徴とする、請求項１、２又は３記載のメモリ性表
示装置用表示コントローラ。 - 【請求項５】表示データ記憶手段から読み込んで表示更
新手段にて更新を行う際の１ライン中の画素数を可変す
るラインサイズ可変手段を備えたことを特徴とする、請
求項１、２、３又は４記載のメモリ性表示装置用表示コ
ントローラ。
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