JPH1011034A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPH1011034A JPH1011034A JP18426496A JP18426496A JPH1011034A JP H1011034 A JPH1011034 A JP H1011034A JP 18426496 A JP18426496 A JP 18426496A JP 18426496 A JP18426496 A JP 18426496A JP H1011034 A JPH1011034 A JP H1011034A
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- JP
- Japan
- Prior art keywords
- bits
- output
- image data
- line
- unit
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- Pending
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 部分書き換えに要する時間を短縮し、見かけ
上の部分書き換え領域を増やす。 【解決手段】 表示すべき画像が変化した領域を検知
し、変化した領域のみ書き換え表示する表示装置におい
て、書き換え駆動単位で動きを検知する手段を設け、書
き換え駆動単位で書き換えを行なう。
上の部分書き換え領域を増やす。 【解決手段】 表示すべき画像が変化した領域を検知
し、変化した領域のみ書き換え表示する表示装置におい
て、書き換え駆動単位で動きを検知する手段を設け、書
き換え駆動単位で書き換えを行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、低速度表示装置に
おける画像表示装置に関するものである。
おける画像表示装置に関するものである。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等の表示
においては、ＣＲＴなどの高速表示装置に表示してい
た。しかし近年では、液晶表示装置などの低速な表示装
置においても表示されるようになってきた。そこで、低
速な液晶表示装置に表示する場合においては、動きのあ
る部分を検知し、動きのあった部分のみを書き換えて、
見かけ上書き換えスピードを上げて表示する方法がとら
れている。
においては、ＣＲＴなどの高速表示装置に表示してい
た。しかし近年では、液晶表示装置などの低速な表示装
置においても表示されるようになってきた。そこで、低
速な液晶表示装置に表示する場合においては、動きのあ
る部分を検知し、動きのあった部分のみを書き換えて、
見かけ上書き換えスピードを上げて表示する方法がとら
れている。
【０００３】一方、液晶表示装置の階調表現方式とし
て、面積階調方式が知られている。図５は、表示階調数
が４ビットの場合の従来の面積階調方式の駆動方法を説
明するための図である。図５中、Ａ，Ｂ，Ｃ，Ｄの面積
比は、１：２：４：８となっており、画像データの各ビ
ットに対応し、Ａ，Ｂ，Ｃ，Ｄを各々点灯することによ
って、階調を表現している。また、図５中、駆動ライン
は上位２ビット、下位２ビット単位でａ，ｂに分割され
ている。例えば、ある画像ラインが動き有りと判定され
た場合、図５中、駆動ラインａを駆動し、上位２ビット
を書き換え、その後、駆動ラインｂを駆動し、下位２ビ
ットを書き換える。
て、面積階調方式が知られている。図５は、表示階調数
が４ビットの場合の従来の面積階調方式の駆動方法を説
明するための図である。図５中、Ａ，Ｂ，Ｃ，Ｄの面積
比は、１：２：４：８となっており、画像データの各ビ
ットに対応し、Ａ，Ｂ，Ｃ，Ｄを各々点灯することによ
って、階調を表現している。また、図５中、駆動ライン
は上位２ビット、下位２ビット単位でａ，ｂに分割され
ている。例えば、ある画像ラインが動き有りと判定され
た場合、図５中、駆動ラインａを駆動し、上位２ビット
を書き換え、その後、駆動ラインｂを駆動し、下位２ビ
ットを書き換える。
【０００４】このように、１画素中のどのビットに変化
があっても、駆動ラインａ，ｂを駆動し、すべての駆動
ラインは部分書き換えを行なうようになっている。
があっても、駆動ラインａ，ｂを駆動し、すべての駆動
ラインは部分書き換えを行なうようになっている。
【０００５】図４は、表示階調数が４ビットの場合の従
来の構成を示した図である。入力端子１０１から入力さ
れた入力データは、同期分離器１０３によって画像デー
タと同期信号とに分離され、同期信号はアドレス発生器
１１３へ出力され、画像データは階調処理部１０５へ出
力される。
来の構成を示した図である。入力端子１０１から入力さ
れた入力データは、同期分離器１０３によって画像デー
タと同期信号とに分離され、同期信号はアドレス発生器
１１３へ出力され、画像データは階調処理部１０５へ出
力される。
【０００６】同期分離器１０３より出力された８ビット
の画像データは階調処理部１０５で４ビットに落とされ
る。階調処理部１０５でのデータ処理方式としては、一
般に知られているディザ等の処理方式が採用される。階
調処理部１０５で４ビットに落とされた画像データは、
フレームメモリ部１０９へ出力される一方、動き検知部
１１１と遅延器１０７へ出力される。
の画像データは階調処理部１０５で４ビットに落とされ
る。階調処理部１０５でのデータ処理方式としては、一
般に知られているディザ等の処理方式が採用される。階
調処理部１０５で４ビットに落とされた画像データは、
フレームメモリ部１０９へ出力される一方、動き検知部
１１１と遅延器１０７へ出力される。
【０００７】遅延器１０７は、動き検知部１１１におい
て動き判定結果が出るまで画像データを保持しておくた
めのもので、動き検知部１１１が動き検知する１表示ラ
イン分の画像データを、動き検知フラグが動き検知部１
１１より出力されるまで遅延し、出力端子１１５へ出力
する。
て動き判定結果が出るまで画像データを保持しておくた
めのもので、動き検知部１１１が動き検知する１表示ラ
イン分の画像データを、動き検知フラグが動き検知部１
１１より出力されるまで遅延し、出力端子１１５へ出力
する。
【０００８】動き検知部１１１では、フレームメモリ部
１０９から出力された１フレーム前の画像データと、階
調処理部１０５より出力された現在の画像データを画素
単位（４ビット単位）で比較して、動きのあったライン
を検出し、動き検知フラグを出力端子１１１へ出力す
る。
１０９から出力された１フレーム前の画像データと、階
調処理部１０５より出力された現在の画像データを画素
単位（４ビット単位）で比較して、動きのあったライン
を検出し、動き検知フラグを出力端子１１１へ出力す
る。
【０００９】また、アドレス発生器１１３においては、
現在出力している画像データのラインアドレスを出力端
子１１９へ出力する。
現在出力している画像データのラインアドレスを出力端
子１１９へ出力する。
【００１０】図６は、従来の動き検知方法を示す概念図
である、Ｘ０からＸ３を現在の４ビット画像データと
し、Ｐ０からＰ３までを１フレーム前の４ビット画像デ
ータとすると、各ビットごとに排他的論理和（ＥＸ−Ｏ
Ｒ）器１３１，１３２，１３３，１３５で排他的論理和
をとり、論理和（ＯＲ）器１３５へ出力する。ＯＲ器１
３５では、排他的論理和器１３１，１３２，１３３，１
３４の出力と１画素前までの動き検知結果との論理和
（ＯＲ）をとり、Ｄ（ディレイド）フリップフロップ器
１３７へ出力する。
である、Ｘ０からＸ３を現在の４ビット画像データと
し、Ｐ０からＰ３までを１フレーム前の４ビット画像デ
ータとすると、各ビットごとに排他的論理和（ＥＸ−Ｏ
Ｒ）器１３１，１３２，１３３，１３５で排他的論理和
をとり、論理和（ＯＲ）器１３５へ出力する。ＯＲ器１
３５では、排他的論理和器１３１，１３２，１３３，１
３４の出力と１画素前までの動き検知結果との論理和
（ＯＲ）をとり、Ｄ（ディレイド）フリップフロップ器
１３７へ出力する。
【００１１】Ｄフリップフロップ器１３７では、ＯＲ器
１３５の出力を１クロック分遅らせ、今までの動き検知
結果としてＯＲ器へ出力するとともに、動き検知フラグ
として出力端子１３９（図４の１１９に対応）へ出力す
る。出力端子１３９の出力は１表示ライン分の動き検知
終了後、次の表示ラインの画像データが入力されるまで
の所定のタイミングで動き検知フラグとして出力され、
同時にＤフリップフロップ器１３７がリセットされる。
これによりＯＲ器１３５の出力もリセットされる。この
ような構成にすると、１ライン中に１ビットでも動いた
ならば、そのラインの画像データは動いたとみなし、す
べて部分書き換えを行なうことになる。
１３５の出力を１クロック分遅らせ、今までの動き検知
結果としてＯＲ器へ出力するとともに、動き検知フラグ
として出力端子１３９（図４の１１９に対応）へ出力す
る。出力端子１３９の出力は１表示ライン分の動き検知
終了後、次の表示ラインの画像データが入力されるまで
の所定のタイミングで動き検知フラグとして出力され、
同時にＤフリップフロップ器１３７がリセットされる。
これによりＯＲ器１３５の出力もリセットされる。この
ような構成にすると、１ライン中に１ビットでも動いた
ならば、そのラインの画像データは動いたとみなし、す
べて部分書き換えを行なうことになる。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
例では、１画素単位で動き検知を行なっているので、上
位もしくは下位ビットのみ変化した場合でも、すべての
駆動ラインを書き換える必要があり、時間的に無駄があ
った。
例では、１画素単位で動き検知を行なっているので、上
位もしくは下位ビットのみ変化した場合でも、すべての
駆動ラインを書き換える必要があり、時間的に無駄があ
った。
【００１３】
【課題を解決するための手段および作用】上記問題点を
解決するため、本発明では、駆動ラインのビット単位で
動き検知を行ない、動いたビットに対応する駆動ライン
のみを部分書き換えをする。これにより、部分書き換え
に要する時間を短縮し、見かけ上部分書き換え領域を増
やすことができた。
解決するため、本発明では、駆動ラインのビット単位で
動き検知を行ない、動いたビットに対応する駆動ライン
のみを部分書き換えをする。これにより、部分書き換え
に要する時間を短縮し、見かけ上部分書き換え領域を増
やすことができた。
【００１４】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の一実施例に係る動き検知部の構成
を示した図である。以下、表示階調数が４ビットの場合
をもとに説明する。入力端子１から入力された入力デー
タは、同期分離器３によって画像データと同期信号とに
分離され、同期信号はアドレス発生器１３へ出力され、
画像データは階調処理部５へ出力される。
る。図１は、本発明の一実施例に係る動き検知部の構成
を示した図である。以下、表示階調数が４ビットの場合
をもとに説明する。入力端子１から入力された入力デー
タは、同期分離器３によって画像データと同期信号とに
分離され、同期信号はアドレス発生器１３へ出力され、
画像データは階調処理部５へ出力される。
【００１５】同期分離器３より出力された８ビットの画
像データは階調処理部５で４ビットに落とされる。階調
処理部５で４ビットに落とされた画像データは、フレー
ムメモリ部９へ出力される一方、動き検知部１１と遅延
器７へ出力される。
像データは階調処理部５で４ビットに落とされる。階調
処理部５で４ビットに落とされた画像データは、フレー
ムメモリ部９へ出力される一方、動き検知部１１と遅延
器７へ出力される。
【００１６】遅延器７では画像データを、動き検知部１
１より動き検知フラグが出力されるまで遅延し、出力端
子１５へ出力する。
１より動き検知フラグが出力されるまで遅延し、出力端
子１５へ出力する。
【００１７】動き検知部１１では、フレームメモリ部９
から出力された１フレーム前の画像データと、階調処理
部５より出力された現在の画像データを駆動ライン単位
で比較して、動いた（画像データが変化した）ビットに
対応する駆動ラインを検出し、上位２ビットの動き検知
フラグ０および下位２ビットの動き検知フラグ１を出力
端子１７，１９へ各々出力する。また、アドレス発生器
１３においては、現在出力している画像データのライン
アドレスを出力端子２１へ出力する。
から出力された１フレーム前の画像データと、階調処理
部５より出力された現在の画像データを駆動ライン単位
で比較して、動いた（画像データが変化した）ビットに
対応する駆動ラインを検出し、上位２ビットの動き検知
フラグ０および下位２ビットの動き検知フラグ１を出力
端子１７，１９へ各々出力する。また、アドレス発生器
１３においては、現在出力している画像データのライン
アドレスを出力端子２１へ出力する。
【００１８】図２は、液晶表示装置の駆動方法を説明す
るための図である。この場合駆動ライン単位は図１で説
明したとおり、上位２ビット、下位２ビット単位となる
ので、例えば、ある画像ラインの上位２ビットのみが動
きと判定された場合、図２中駆動ラインａを駆動し、上
位２ビットのみを書き換える。
るための図である。この場合駆動ライン単位は図１で説
明したとおり、上位２ビット、下位２ビット単位となる
ので、例えば、ある画像ラインの上位２ビットのみが動
きと判定された場合、図２中駆動ラインａを駆動し、上
位２ビットのみを書き換える。
【００１９】また、ある画像ラインの下位２ビットのみ
が動きと判定された場合、図２中、駆動ラインｂを駆動
し、下位２ビットのみを書き換える。
が動きと判定された場合、図２中、駆動ラインｂを駆動
し、下位２ビットのみを書き換える。
【００２０】また、ある画像ラインの上位、下位各２ビ
ットの両方が動きと判定された場合は、先ず図２中駆動
ラインａを駆動し、上位２ビットを書き換え、次いで図
２中駆動ラインｂを駆動し、下位２ビットを書き換え
る。
ットの両方が動きと判定された場合は、先ず図２中駆動
ラインａを駆動し、上位２ビットを書き換え、次いで図
２中駆動ラインｂを駆動し、下位２ビットを書き換え
る。
【００２１】図３は、本発明の動き検知方法を示す概念
図である。
図である。
【００２２】Ｘ０からＸ３を現在の４ビット画像データ
とし、Ｐ０からＰ３までを１フレーム前の４ビット画像
データとすると、各ビットごとに各々排他的論理和器３
１，３２，３３，３４で排他的論理和をとり、上位ビッ
ト、下位２ビット単位でＯＲ器３５，３６へ各々へ出力
する。
とし、Ｐ０からＰ３までを１フレーム前の４ビット画像
データとすると、各ビットごとに各々排他的論理和器３
１，３２，３３，３４で排他的論理和をとり、上位ビッ
ト、下位２ビット単位でＯＲ器３５，３６へ各々へ出力
する。
【００２３】ＯＲ器３５では、排他的論理和器３１，３
２の出力と、Ｄフリップフロップ器３７の出力である１
画素前までの動き検知結果とのＯＲをとり、Ｄフリップ
フロップ器３７へ出力する。
２の出力と、Ｄフリップフロップ器３７の出力である１
画素前までの動き検知結果とのＯＲをとり、Ｄフリップ
フロップ器３７へ出力する。
【００２４】Ｄフリップフロップ器３７では、ＯＲ器３
５の出力を１クロック分遅らせ、今までの動き検知結果
としてＯＲ器３７へ出力するとともに、動き検知フラグ
０として出力端子３９へ出力する。
５の出力を１クロック分遅らせ、今までの動き検知結果
としてＯＲ器３７へ出力するとともに、動き検知フラグ
０として出力端子３９へ出力する。
【００２５】同じようにＯＲ器３６では、排他的論理和
器３３，３４の出力と、Ｄフリップフロップ器３８の出
力である１画素前までの動き検知結果とのＯＲをとり、
Ｄフリップフロップ器３８へ出力する。
器３３，３４の出力と、Ｄフリップフロップ器３８の出
力である１画素前までの動き検知結果とのＯＲをとり、
Ｄフリップフロップ器３８へ出力する。
【００２６】Ｄフリップフロップ器３８では、ＯＲ器３
６の出力を１クロック分遅らせ、今までの動き検知結果
としてＯＲ器３６へ出力するとともに、動き検知フラグ
１として出力端子４１へ出力する。ＯＲ器３５および３
６の出力は、ラインの先頭で０にリセットされる。
６の出力を１クロック分遅らせ、今までの動き検知結果
としてＯＲ器３６へ出力するとともに、動き検知フラグ
１として出力端子４１へ出力する。ＯＲ器３５および３
６の出力は、ラインの先頭で０にリセットされる。
【００２７】
【発明の効果】以上説明したように、駆動ライン単位で
動き検知をし、動きと判定した駆動ラインのみを部分書
き換えすることにより、部分書き換えを行う駆動回数を
減らすことができ、結果的には部分書き換え領域を増や
すことになり、低速度表示装置においても、十分な表示
能力を得ることができた。
動き検知をし、動きと判定した駆動ラインのみを部分書
き換えすることにより、部分書き換えを行う駆動回数を
減らすことができ、結果的には部分書き換え領域を増や
すことになり、低速度表示装置においても、十分な表示
能力を得ることができた。
【図１】 本発明の一実施例に係る動き検知部の構成を
説明する図である。
説明する図である。
【図２】 図１の動き検知部の動作説明のための表示概
念図である。
念図である。
【図３】 図１の動き検知部の動作説明のための概念的
回路図である。
回路図である。
【図４】 従来の動き検知部の構成を説明する図であ
る。
る。
【図５】 従来の動き検知部の動作説明のための表示概
念図である。
念図である。
【図６】 従来の動き検知部の動作説明のための概念的
回路図である。
回路図である。
１：入力端子、 ３：同期分離器、 ５：階調処理部、
７：遅延器、 ９：フレームメモリ、 １１：動き検知
部、 １３：アドレス発生器、 １５，１７，１９，２
１：出力端子。
７：遅延器、 ９：フレームメモリ、 １１：動き検知
部、 １３：アドレス発生器、 １５，１７，１９，２
１：出力端子。
Claims (3)
- 【請求項１】 画像が動いた領域を検知し、動いた領域
のみ書き換え表示する表示装置において、書き換え駆動
単位で動きを検知する手段を設け、該書き換え駆動単位
で書き換え表示することを特徴とする画像表示装置。 - 【請求項２】 前記書き換え駆動単位が１駆動ラインで
あることを特徴とする請求項１記載の画像表示装置。 - 【請求項３】 上記動き検知手段をもとに、部分書き換
え制御を行なうことを特徴とする請求項１または２記載
の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18426496A JPH1011034A (ja) | 1996-06-26 | 1996-06-26 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18426496A JPH1011034A (ja) | 1996-06-26 | 1996-06-26 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011034A true JPH1011034A (ja) | 1998-01-16 |
Family
ID=16150282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18426496A Pending JPH1011034A (ja) | 1996-06-26 | 1996-06-26 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734863B1 (en) | 1999-03-31 | 2004-05-11 | Nec Corporation | Display controller for display apparatus |
-
1996
- 1996-06-26 JP JP18426496A patent/JPH1011034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734863B1 (en) | 1999-03-31 | 2004-05-11 | Nec Corporation | Display controller for display apparatus |
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