JPH03144492A - 表示画面のちらつき防止装置 - Google Patents

表示画面のちらつき防止装置

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JPH03144492A
JPH03144492A JP1282791A JP28279189A JPH03144492A JP H03144492 A JPH03144492 A JP H03144492A JP 1282791 A JP1282791 A JP 1282791A JP 28279189 A JP28279189 A JP 28279189A JP H03144492 A JPH03144492 A JP H03144492A
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JP
Japan
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display
address
memory
data
display screen
Prior art date
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Pending
Application number
JP1282791A
Other languages
English (en)
Inventor
Keita Miyamoto
啓太 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP1282791A priority Critical patent/JPH03144492A/ja
Publication of JPH03144492A publication Critical patent/JPH03144492A/ja
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  • Control Of Gas Discharge Display Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Television Receiver Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発IJ1は、液晶表示装置やプラズマ表示装置等に
おける表示画面のちらつき防止装置に関する。
[発rJJの概要] この発IJIは、表示メモリに対する描画アドレスと表
示アドレスとが競合した際に、描画アドレスを優先させ
て表示メモリをアクセスする描画アドレス優先方式にお
いて、描画アドレスと表示アドレスとが競合した際の画
面のちらつきを防止するムに、描画アドレスで表示メモ
リをアクセスした峙、例えば黒バック表示のとき白文字
を描画するm A Lデ I+  !Tj a)F −
々 ly    +”+ノ<  −、/7  ”、tl
?−i+rn)k  号’f!N’r字を描画する場合
には白のデータを強制的に表示出力するようにしたもの
である。
C従来の技術] 従来、液晶表示装置の代表的な回路構成は第5図に示す
如く構成されている。
即ち、表示メモリ11にはCPU12からの描画アドレ
スと表示コントローラ13からの表示アドレスとがマル
チプレクサ14を介して選択的に入力されており1表示
メモリ11はこの描画アドレスあるいは表示アドレスに
よってアクセスされる。この場合、表示コントローラ1
3は表示メモリ11に対して表示アドレスを順次出力し
てゆき、それに同期して表示メモリ11から読み出され
た表示データを取り込み液晶表示パネル15から表示出
力させる。このときマルチプレクサ14は表示コントロ
ーラ13からの表示アドレスを選択し、表示メモリ11
に与える。第6図は表示コントローラ13によって表示
メモリ11がアクセスされた時のタイムチャートを示し
ている。
また、CPU12からの描画アドレスで表示メモリ11
をアクセスするとき、CPU12はメモリ制御信号aを
発生し、マルチプレクサ14の切り換え動作を制御して
マルチプレクサ14から描画アドレスを出力させると同
昨に、双方向のデータバスバッファ16を有効とする。
これによって、CPU12から送出されるデータはデー
タバスバッファ16を介して表示メモリ11に書き込ま
れる。
ところで、CPU12からの描画アドレスと表示コント
ローラ13からの表示アドレスとは完全に非同期である
為、描画アドレスと表示アドレスとが競合(かち合い)
することがある、このようにアドレスの競合が発生した
場合、従来においては描画アドレスを優先させて表示メ
モリ11がアクセスされる。
第7図はアドレス競合峙のアクセスタイミングを示した
タイムチャートである。
即ち、表示コントローラ13から順次出力される表示ア
ドレスA、B間に、CPU12から描画アドレスCが発
生された場合、CPU12からは描画アドレスCに同期
してメモリ制御信号aが出力される為、マルチプレクサ
14は描画アドレスを選択して表示メモリ11に与え、
また、CPU12からのデータがデータバスバッファ1
6を介して表示メモリ11に書き込まれる。
[発11が解決しようとする課題1 このように描画アドレスと表示アドレスとが競合した場
合、表示コントローラ13が表示データを受は取るタイ
ミングであったものとすると1表示コントローラ13に
取り込まれるデータは自己の表示アドレスに対するもの
ではなく、CPU12の描画アドレスに対するデータと
なる。このとき表示画面上では一瞬のちらつきを生ずる
。この場合、液晶表示装置は本来応答速度が遅い為、表
示ちらつきは余り目だたないが、黒バック表示のときに
白文字を表示メモリ11に描画するようなときや白バッ
ク表示のときに黒文字を表示メモリitに描画するよう
なとき等ではこの種のちらつきはきわ立って目だつよう
になる。
この原因は描画アドレス優先方式を採用していることに
起因している。
そこで、CRT表示装置等における表示アドレス優先方
式を採用することも考えられる。この表示アドレス優先
方式はCPUf2からの描画アドレスで表示メモリ11
をアクセスするときに、もし表示コントローラ13がデ
ータ取り込み中であれば、CPU12に対してアクセス
ウェイトさせる方式である為、描画アドレスと表示アド
レスとは競合せず、したがって表示ちらつきが発生する
ことはない。
しかしながら、表示アドレス優先方式は周知の如く、ウ
ェイト制御回路や各種の回路を必要とする為、回路構成
が複雑になり、またCPUにウェイトをかける為CPU
のアクセススピードが遅くなるという欠点がある。
してみれば、描画アドレス優先方式を採用しても簡単な
構成で描画アドレスと表示アドレスとの競合による′J
示のちらつ(を411I’JL的に防I]−できれば、
回路構成やアクセススピードの点で表示アドレス優先方
式よりも優れたものとなることは明らかである。
この発明の課題は、描画アドレス優先方式を採用しても
簡単な4I成で描画アドレスと表示アドレスとの競合に
よる表示のちらつきを効果的に防止できるようにするこ
とである。
[課題を解決するための手段] この発明の手段は次の通りである。
メモリアクセス回路1(第1図のブロック図を参照、以
下同じ)は、表示メモリ2に対する描画アドレスと表示
アドレスとが競合した際に、描画アドレスを優先させて
表示メモリ2をアクセスする。
第1の表示制御手段3は描画アドレスで表示メモリ2を
アクセスしていない間は、表示アドレスによって表示メ
モリ2から読み出されたデータを液晶表示パネル等の表
示画面に出力させる。
第2の表示制御手段4は描画アドレスで表示メモリ2を
アクセスしている間はそのときの表示画面の背景色にし
たがった表示制御情報にス(づいて背景色と同系色のデ
ータを強制的に表示画面に出力させる。
[作 用] この発1jの手段の作用は次の通りである。
いま、メモリアクセス回路1に対する描画アドレスと表
示アドレスとが競合した場合、メモリアクセス回路1は
描画アドレスを優先させて表示メモリ2をアクセスする
ここで、描画アドレスを表示アドレスとが競合せず、表
示メモリ2が描画アドレスによってアクセスされていな
いものとすると、第1の表示制御手段3は表示アドレス
によって表示メモリ2から読み出されたデータを表示画
面に出力させる。
また、描画アドレスと表示アドレスとが競合した場合、
描画アドレスを優先させて表示メモリ2がアクセスされ
るが、この場合、第2の表示制御手段4はそのときの表
示画面の背景色にしたがつた表示制御情報に基づいて背
景色と同系色のデータを強制的に表示画面に出力させる
0例えば、環バック表示のとき白文字を表示メモリ2に
書き込む場合には黒のデータを強制的に表示出力させ、
また白バック表示のとき黒文字を表示メモリ2に書き込
む場合には白のデータを強制的に表示出力させる。
したがって、描画アドレス優先方式を採用しても簡単な
構成で描画アドレスと表示アドレスとの競合による表示
のちらつきを効果的に防止することができる。
[実施例J 以下、第2図〜第4図を参照して一実施例を説明する。
第2図は液晶表示装置の要部を示したブロック構成図で
ある。ここで、本実施例の液晶表示装置は、白黒による
モノクローム液晶表示装置で、上述の描画アドレス優先
方式を採用している。なお、図中、第5図の液晶表示装
置と名称的に同一のものは同一符号をもって示す。
表示コントローラ13と液晶表示パネル15との間のデ
ータバス上にはマルチプレクサ21が設けられている。
このマルチプレクサ21には3種類のデータが入力され
ている。即ち、マルチプレクサ21には表示コントロー
ラ13によって表示メモリ11から読み出された表示デ
ータと、自レジスタ22から出力される白レベルのデー
タと、黒レジスタ23から出力される黒レベルのデータ
が入力されている。なお、白レジスタ22.黒レジスタ
23は表示メモリ11に対するCPU12からの描画ア
ドレスと表示コントローラ13からの表示アドレスとが
競合した時の表示のちらつきを防止する為のデータとし
て白レベルのデータ、黒レベルのデータを記憶するレジ
スタである。
そして、マルチプレクサ21はCPU12から出力され
る上述のメモリ制御信号aと制御レジスタ24からその
ビット内容に応じて出力される制御信号す、Cとに基づ
いて表示コントローラ13からの表示データ、白レジス
タ22からの白レベルデータ、黒レジスタ23からの黒
レベルデータのうちその1種類を選択的に出力し、液晶
表示パネル15から表示出力させる。
制御レジスタ24は2ビツト構成で、そのビット内容は
CPU12によって設定される。この場合、CPU12
は液晶表示パネル15に表示されている背景色が黒か白
かおよび表示メモリ11に書き込むデータが黒か白かに
応じて「l、0」のデータあるいはrl、IJのデータ
を制御レジスタ24にセットする。
第3図はマルチプレクサ21の機能を示したテーブルで
、マルチプレクサ21は制御信号a。
b、cに応じて4種類の機能状態に変化し、この機能状
態に対応して表示データを選択的に出力する。なお、こ
の機能テーブルにおいてアクティブ論理は“1”、また
図中「x」は当該制御信号を無視すべきことを表わして
いる。
次に1本実施例の動作を説明する。
第4図はCPU12のアクセスタイミング時に、1Tj
IliJlレジスタ24にデータを設定する際の動作を
示したフローチャートである。
即ち、黒バック表示のときに白文字を表示メモリ11に
害き込む場合(ステップS1でYES)、CPUI 2
は制御レジスタ24にrl、OJのデータをセットする
(ステップS2)、また、白パック表示のときに黒文字
を表示メモリ11に書き込む場合(ステップS3でYE
S)、CPU12は制御レジスタ24にri、IJのデ
ータをセットする(ステップS4)。
しかして、いまCPU12から出力される制御信号aが
rQJのとき、つまり、CPU12が表示メモリ11を
アクセスしていないとき、マルチプレクサ21は他の制
御信号す、cに拘らず、表示コントローラ13によって
表示メモリ11から読み出され表示データを選択し、液
晶表示パネル15から表示出力させる(第3図の機能状
態A参照)。
次に、CPU12から出力される制御信号aが「1」と
なり、CPU12が表示メモリ11をアクセスしている
ときであっても、制御信号すが「0」ならば、上述と同
様、マルチプレクサ21は表示コントローラ13からの
表示データを選択する(第3図の機能状jf+B参照)
また、CPU12が表示メモリ11をアクセスしている
とき、制御信号すが「l」、制御信号CがrQJである
場合、つまり、白バック表示のとき黒文字を書く場合、
マルチプレクサ21は白レジスタ22からの白レベルデ
ータを選択し、液晶表示パネル15に強制的に表示させ
る(第3図の機能状態C参照)。
史に、CPU12が表示メモリllをアクセスしている
とき、制御信号す、Cが共に「l」である場合、つまり
、黒バック表示のとき白文字を書く場合、マルチプレク
サ21は黒レジスタ23からの黒レベルデータを選択し
、液晶表示パネル15に強制的に表示させる(第3図の
機能状追り参照)。
このように本実施例においては、表示メモリ11に対す
るCPU12のアクセスと表示コントローラ13のアク
セスとが競合した際に、黒バック表示のときに白文字を
書く場合には白レベルのデータが強制的に表示され、ま
た逆に白バック表示のときに黒文字を書く場合には黒レ
ベルのデータが強制的に表示される為、CPU12と表
示コントローラ13とのアクセスが競合したときの表示
のちらつきを防止することができる。
なお、上記実施例は、モノクロームの液晶表示装置に適
用したが、カラー液晶表示装置に適用することもできる
また、液晶表示装置に限らず、プラズマ表示装置にも適
用可能であることは勿論である。
[発明の効果] この発Illは、描画アドレス優先方式を採用しても筒
車な構成で描画アドレスと表示アドレスとの競合による
表示のちらつきを効果的に防止することができるので、
回路構成やアクセススピードの−Tヤ裏云アK +/ス
樽失方實上し1も帰れ、極めてTm的効果の高いものと
なる。
【図面の簡単な説明】
第1図はこの発明のブロック図、第2図〜第4図は実施
例を示し、第2図は液晶表示装置の要部を示したブロッ
ク構J:&図、tiS3図はマルチプレクサ21の機能
を説明する為のテーブル、第4図はCPU12が制御レ
ジスタ24にデータを設定する場合の動作を示したフロ
ーチャート、第5図〜第7図は従来例を説明する為の図
、第5図は従来の液晶表示装置を示したブロック構成図
、第6因は表示コントローラ13によって表示メモリ1
1がアクセスされた時のタイムチャート、第7図はアク
セス競合時において描画アドレス優先方式を説明する為
のタイムチャートである。 11・・・・・・表示メモリ、12・・・・・・CPU
、13・・・・・・表示コントローラ、14.21・・
・・・・マルチプレクサ、15・・・・・・液晶表示パ
ネル、22・・・・・・白レジスタ、23・・・・・・
黒レジスタ、24・・・・・・制御レジスタ。 特 許 出 願 人 カシオ計算機株式会社 第 図 第 図 第 3 図 第 図 第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 表示メモリを描画アドレスあるいは表示アドレスでアク
    セスすると共に、描画アドレスと表示アドレスとが競合
    した際に、描画アドレスを優先させて表示メモリをアク
    セスする表示メモリアクセス回路と、 描画アドレスで表示メモリをアクセスしていない間は表
    示アドレスによって表示メモリから読み出されたデータ
    を表示画面に出力させる第1の表示制御手段と、 描画アドレスで表示メモリをアクセスしている間はその
    ときの表示画面の背景色にしたがった表示制御情報に基
    づいて背景色と同系色のデータを強制的に表示画面に出
    力させる第2の表示制御手段と、 を具備し、前記第2の表示制御回路によって描画アドレ
    スと表示アドレスとが競合した時の表示画面のちらつき
    を防止するようにしたことを特徴とする表示画面のちら
    つき防止装置。
JP1282791A 1989-10-30 1989-10-30 表示画面のちらつき防止装置 Pending JPH03144492A (ja)

Priority Applications (1)

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JP1282791A JPH03144492A (ja) 1989-10-30 1989-10-30 表示画面のちらつき防止装置

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JPH03144492A true JPH03144492A (ja) 1991-06-19

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JP (1) JPH03144492A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5510843A (en) * 1994-09-30 1996-04-23 Cirrus Logic, Inc. Flicker reduction and size adjustment for video controller with interlaced video output
US5611041A (en) * 1994-12-19 1997-03-11 Cirrus Logic, Inc. Memory bandwidth optimization
US7952554B2 (en) 2006-05-17 2011-05-31 Renesas Electronics Corporation Display driver and display driving method

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* Cited by examiner, † Cited by third party
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US5611041A (en) * 1994-12-19 1997-03-11 Cirrus Logic, Inc. Memory bandwidth optimization
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