JPH05307370A - 液晶表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 安価でかつ開発効率のよい２画面方式の液晶
表示装置駆動回路を提供する。 【構成】 ホストからの表示データを２つの表示メモリ
ブロック２ａ、２ｂに格納する時、表示データが上半画
面に対応する場合は、ホストからのアドレスを表示コン
トローラ１に受け渡し、表示コントローラ１は上半画面
に対応する表示メモリブロック２ａにアクセスし、格納
する。表示データが下半画面に対応する場合は、ホスト
からのアドレスを下半画面に対応するアドレスに変換し
てこれに基づき表示コントローラ１は下半画面に対応す
る表示メモリブロック２ｂにアクセスし、格納する。各
表示メモリブロックに格納された表示データを表示装置
３に送出する時は、表示コントローラ１は２つの表示メ
モリブロック２ａ、２ｂに同時にアクセスし、２つのブ
ロック２ａ、２ｂは同一のアドレスの表示データを同時
に、対応する半画面に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置の駆動回路
に関し、より詳細には２画面方式の液晶表示装置を駆動
するための駆動回路に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ等の情報
機器の表示装置には小型、低価格、低消費電力の特徴を
有する２画面方式の液晶パネルが多く使用されるように
なってきた。

【０００３】一方、ワークステーションのように高機能
な情報機器においては、要求される表示能力（高精細、
大画面、カラー表示等）から、依然ＣＲＴ装置が広く使
われている。

【０００４】しかしながら、ここにきてワークステーシ
ョンに於いても、高速なパーソナルコンピュータとして
の用途から、小型化、低価格化、低消費電力化への要望
が急速に強まっている。

【０００５】この要望を満たすため、ワークステーショ
ンに於いても２画面方式の液晶パネルを導入しようとす
ると、以下に詳述するように、表示メモリ（以下、Ｖ−
ＲＡＭという）上のデータ配置と、液晶パネルが要求す
る表示データのタイミングにより、実現には多大な労力
と複雑な回路が必要となる。

【０００６】一般的なワークステーションに於ける、Ｖ
−ＲＡＭの配置と画面との関係を解像度が１０２４×７
６８ライン（ヨコ×タテ）の場合を例にに図５に基づき
説明する。

【０００７】通常、表示データの１ドット分はカラー情
報も含め、ｎビット（＝１ワード）で表現される。例え
ば、２５６色表示の場合は、１ワードは８ビットとな
る。表示データのＶ−ＲＡＭ上の配置は、画面左上を原
点（アドレス＝０）として、右へ向かって順次アドレス
を１ずつインクリメントし、右端（アドレス＝３ＦＦ
Ｈ）までくると、２ライン目の左端（アドレス＝４００
Ｈ）へとつながっていく。以下、同様に３ライン目、４
ライン目とつながっていき、７６８ライン目の右端（ア
ドレス＝ＢＦＦＦＦＨ）で終了する。従って、解像度が
１０２４×７６８ラインの場合、最低７６８キロワード
のメモリがＶ−ＲＡＭとして必要なことになる。通常、
上記の例においては、Ｖ−ＲＡＭとして１メガワード
（ＦＦＦＦＦＨ×ｎビット）の容量を有する汎用メモリ
が用いられ、残りの２５６キロワードの容量は未使用の
まま残される。

【０００８】上の例での表示データのＶ−ＲＡＭ上の配
置を２画面方式液晶パネルの場合に適用すると、アドレ
ス＝０Ｈからアドレス＝５ＦＦＦＦＨまでが上半画面の
表示データとなり、アドレス＝６００００Ｈからアドレ
ス＝ＢＦＦＦＦＨまでが下半画面の表示データとなる。

【０００９】従来、表示装置としてＣＲＴ装置を用いる
場合、ホストとのインターフェースを行い、且つＶ−Ｒ
ＡＭに対してアドレス信号及び複数の制御信号を出力す
るＣＲＴ用表示コントローラを備え、該ＣＲＴ用表示コ
ントローラにより、アドレス＝０から順次アドレスを１
ずつインクリメントしながらアドレス＝ＢＦＦＦＦＨま
での表示データを順次Ｖ−ＲＡＭからＣＲＴ装置へ送出
し、アドレス＝０に戻るという動作を繰り返す。

【００１０】しかしながら、２画面方式液晶パネルを駆
動する場合は、図６に示すように上半画面の表示データ
（例えばアドレス＝０Ｈ）と、下半画面の表示データ
（例えばアドレス＝６０００Ｈ）とを同時に夫々の半画
面の液晶表示回路に対し送出する必要がある。

【００１１】これを実現する第１の方法は、パーソナル
コンピュータで行われたのと同様に上半画面の表示デー
タと、下半画面の表示データとを同時にＶ−ＲＡＭより
出力するためのＬＣＤ用表示コントローラを新たに開発
することである。

【００１２】また、第２の方法は、液晶表示のためのフ
レームバッファメモリを備えることである。以下、図７
に基づきこの第２の方法を説明する。

【００１３】図７に記載の駆動回路はホストからのアド
レスが入力され、ホストとのインターフェース、Ｖ−Ｒ
ＡＭへのアクセス、及びＣＲＴの表示タイミングを作成
するＣＲＴ用表示コントローラ７１と、ＣＲＴ用表示コ
ントローラ７１の制御のもとデータバスを介してホスト
から送られてきた表示データを保持すると共にＣＲＴ７
３へ格納されている表示データをシリアルに送出するＶ
−ＲＡＭ７２とを備える。この部分はＣＲＴ用の表示回
路を構成する。Ｖ−ＲＡＭ７２からの表示データはＣＲ
Ｔ７３にシリアルに出力されるとともにＬＣＤフレーム
バッファコントローラ（ＬＣＤＦＢＣ）７４にも出力さ
れている。ＬＣＤフレームバッファコントローラ７４は
Ｖ−ＲＡＭ７２からの表示データをいったんフレームバ
ッファメモリ（ＦＢ−ＲＡＭ）７５に蓄え、上下半画面
の２つの表示データを図６に示したような液晶表示装置
７６の表示タイミングに合わせて液晶表示装置（ＬＣ
Ｄ）７６に送出するものである。

【００１４】

【発明が解決しようとする課題】上記第１の方法、即ち
ＬＣＤ用表示コントローラを新たに開発する方法では、
パーソナルコンピュータではＶ−ＲＡＭとして通常のダ
イナミックＲＡＭが使用されるのに対して、ワークステ
ーションでは、高速かつ高精細な表示が要求されること
から、Ｖ−ＲＡＭとしてデュアルポートＲＡＭが使用さ
れており、このためＬＣＤ用表示コントローラを設計す
る際には、複雑な回路設計とタイミング設計とが必要と
なる。従って、ＬＣＤ用表示コントローラの開発は多大
な時間と労力を要することとなる。

【００１５】また、ワークステーションはパーソナルコ
ンピュータに比べ、その需要量がはるかに少なく、コン
トローラの単価は、いきおい高価なものとなってしま
い、ひてはワークステーション自体のコストアップにつ
ながる。

【００１６】更に、表示を行う為のソフトウエアについ
ても新たにＬＣＤ用表示コントローラ用に開発しなけれ
ばならない。

【００１７】また上記第２の方法、即ち液晶表示のため
のフレームバッファメモリを備える方法では、第１の方
法に比べ比較的容易に回路を実現することができ、且つ
表示を行う為のソフトウエアもＣＲＴ用表示コントロー
ラのものをほとんど変更せず使用できるという利点はあ
るが、１画面分の大容量なフレームバッファメモリが余
分に必要となり製品のコストアップとなる。

【００１８】従って、本発明の目的は、複雑な回路設計
やタイミング設計を要すことなく実現可能で、しかも、
付加的な大容量メモリ等を必要としない２画面方式の液
晶表示装置の駆動回路を提供することである。

【００１９】

【課題を解決するための手段】上記目的は本発明によれ
ば、上半画面と下半画面とからなる２画面方式の液晶表
示装置を駆動するための駆動回路であって、該回路が、
同一のアドレスにてアクセスされ、各々が液晶表示装置
の半画面に対応する表示データを格納するための２つの
表示メモリブロックと、ホストからのアドレスが下半画
面移行アドレスに達するまではホストからのアドレスを
出力し、ホストからのアドレスが下半画面移行アドレス
を越えた場合は、ホストからのアドレスを下半画面に対
応するアドレスに変換して出力するアドレス変換回路
と、前記アドレス変換回路からのアドレスに基づき表示
データを対応する一方の表示メモリブロックに格納する
ようにアドレス及び格納制御信号を発生するとともに、
２つの表示メモリブロックの同一アドレスに格納された
表示データが同時に両メモリブロックからそれぞれ対応
する半画面に順次出力されるようにアドレス及び出力制
御信号を発生する表示コントローラとを具備してなるこ
とを特徴とする液晶表示装置の駆動回路によって達成さ
れる。

【００２０】

【作用】上記構成にてなる駆動回路によれば、ホストか
らの表示データを２つの表示メモリブロックに格納する
時は、格納すべき表示データが上半画面に対応する表示
データの場合は、ホストからのアドレスにて、表示デー
タを上半画面に対応する表示メモリブロックに格納し、
格納すべき表示データが下半画面に対応する表示データ
の場合は、ホストからのアドレスを下半画面に対応する
アドレスに変換して、この変換されたアドレスにて、表
示データを下半画面に対応する表示メモリブロックに格
納する。各表示メモリブロックに格納された表示データ
を表示装置に送出する時は、２つの表示メモリブロック
の同一のアドレスの表示データを同時に、対応する半画
面に出力する。

【００２１】

【実施例】以下、本発明の好適な一実施例を図面に基づ
き詳述する。

【００２２】図１に本発明にてなる２画面方式の液晶表
示装置の駆動回路の一例の構成を示す。

【００２３】図示の駆動回路はＶＲＡＭにアクセスする
際のアドレス及びＶ−ＲＡＭからの表示データ出力を制
御するコントロール信号を発生する表示コントローラ１
と、ブロックとして見た場合、互いのアドレスが同一と
見做せる２つのブロック、Ｖ−ＲＡＭ第１ブロック２ａ
とＶ−ＲＡＭ第２ブロック２ｂとに分割されたＶ−ＲＡ
Ｍ２を有しており、各Ｖ−ＲＡＭブロックには表示コン
トローラ１からのアドレスとコントロール信号、及びデ
ータバスを介してホストからの表示データが入力されて
おり、表示コントローラ１の制御のもと、ホストからの
表示データを所定のアドレスに格納し、また格納された
表示データをシリアルに出力するものである。Ｖ−ＲＡ
Ｍ第１ブロック２ａ及びＶ−ＲＡＭ第２ブロック２ｂか
らのシリアル出力は夫々液晶表示装置３の上半画面と下
半画面に供給されている。

【００２４】図３に本発明でのＶ−ＲＡＭ２の配置と画
面との関係を示す。

【００２５】Ｖ−ＲＡＭ２は上半画面用のＶ−ＲＡＭ第
１ブロック２ａと下半画面用のＶ−ＲＡＭ第２ブロック
２ｂとに分割されており、本実施例においては１メガワ
ードのＶ−ＲＡＭ２が、アドレス＝０Ｈからアドレス＝
７ＦＦＦＦＨのＶ−ＲＡＭ第１ブロック２ａとアドレス
＝８００００Ｈからアドレス＝ＦＦＦＦＦＨのＶ−ＲＡ
Ｍ第２ブロック２ｂとに分割されている。

【００２６】表示ライン数は７６８ラインであるから、
上半画面用の表示データはＶ−ＲＡＭ第１ブロックのア
ドレス＝０Ｈからアドレス＝５ＦＦＦＦＨまでのアドレ
スに格納され、下半画面用の表示データはＶ−ＲＡＭ第
２ブロックのアドレス＝８００００Ｈからアドレス＝Ｄ
ＦＦＦＦＨまでのアドレスに格納される。

【００２７】アドレスの６００００Ｈから７ＦＦＦＦＨ
及びＥ００００ＨからＦＦＦＦＦＨは未使用のまま残さ
れる。

【００２８】ところで、Ｖ−ＲＡＭ２は実際には複数の
ＲＡＭチップから構成されており、表示コントローラは
上記したアドレスの上位何ビットかに基づき、この複数
のＲＡＭチップのなかからいずれかのチップを選択し、
残りのビットにて、このチップに対して、アドレスを指
定している。

【００２９】従って、アドレスの最上位ビットをチップ
の選択情報から除くことにより、アドレス＝８００００
Ｈは、アドレス＝０Ｈと見做せることになる。この意味
においては、最上位ビットは上ブロック２ａと下ブロッ
ク２ｂとの選択ビットと見做せ、それより下位のビット
でアドレス、各ブロックの同一のアドレスを指定してい
ると考えることもできる。

【００３０】従って、アドレスの最上位ビットを無視す
ることにより、Ｖ−ＲＡＭ第１ブロックのアドレス＝８
００００Ｈからアドレス＝ＤＦＦＦＦＨはアドレス＝０
Ｈからアドレス＝５ＦＦＦＦＨによってアクセスされる
ことになり、上半画面と下半画面とへは、各々のＶ−Ｒ
ＡＭブロックの同一のアドレスでアクセスされる表示デ
ータを送出すればよいことになる。

【００３１】表示コントローラ１は、既存のＣＲＴ用の
表示コントローラで、先に述べたようにアドレスの最上
位ビットをチップの選択情報から除くように構成されて
おり、同一のアドレス、同一のコントロール信号がＶ−
ＲＡＭ第１ブロック２ａとＶ−ＲＡＭ第２ブロック２ｂ
に同時に供給されるようになっている。これにより各Ｖ
−ＲＡＭブロックからは、図４に示すように、同一のア
ドレスの表示データが、同一のタイミングで出力される
ことになる。

【００３２】ここで、アドレスの最上位ビットをチップ
の選択情報から除くということは、そのようにチップ選
択回路を構成することだけを意味するものではなく、選
択された結果を無視して、Ｖ−ＲＡＭ第１ブロック２ａ
にアクセスする際に、同時にＶ−ＲＡＭ第２ブロック２
ｂにもアクセスするように、例えばＶ−ＲＡＭ第１ブロ
ック２ａに対するチップ選択信号をＶ−ＲＡＭ第２ブロ
ック２ｂにも供給するようにすることも含むことはいう
までもない。

【００３３】上記したように表示コントローラ１はデー
タの送出時にはＶ−ＲＡＭ第１ブロック２ａとＶ−ＲＡ
Ｍ第２ブロック２ｂとを区別しないが、表示データをＶ
−ＲＡＭ２に書込むときは、Ｖ−ＲＡＭ第１ブロック２
ａとＶ−ＲＡＭ第２ブロック２ｂとを区別する必要があ
る。

【００３４】そこで、表示コントローラ１はホストがＶ
−ＲＡＭ２に、表示データ書込みのためアクセスする際
に、Ｖ−ＲＡＭ第１ブロック２ａにアクセスするか、Ｖ
−ＲＡＭ第２ブロック２ｂにアクセスするかを判断しア
クセスを制御するための手段を備えている。このような
手段は表示コントローラ１に与えられたアドレスの最上
位ビットをテストしその結果に基づきいずれか一方のＶ
−ＲＡＭブロックにのみ書込み信号を出力するソフトウ
エアとして実現されてもよいが、簡単な回路とすること
もできる。そのような回路は例えば、アドレスの最上位
ビット信号及びその反転信号が夫々一方の入力端子に入
力され、他方の入力端子にはホストのメモリアクセスを
示す信号（ＭＥＭ）が入力され、出力が夫々のＶ−ＲＡ
Ｍブロックの書込み制御信号となる２つのＡＮＤゲート
によって実現することができる。

【００３５】ところで、ホストがＶ−ＲＡＭ２に、表示
データ書込みのためアクセスする際には、ホストからの
アドレスは０ＨからＢＦＦＦＦＨの一連のアドレスとし
て与えられるが、本発明におけるＶ−ＲＡＭのデータ配
置では上画面と下画面とで不連続なアドレスとなること
から、本発明のＶ−ＲＡＭのデータ配置を実現するた
め、下半画面の表示データをアクセスするときは、ホス
トからのアドレスを下半画面に対応するアドレスに変換
して、表示コントローラ１に受け渡す必要がある。

【００３６】４は、このために表示コントローラ１に対
して前置されたアドレス変換回路であって、ホストがＶ
−ＲＡＭに表示データをアクセスする際にホストからの
アドレスを受けとり、アクセスするアドレスが上半画面
のものか下半画面ものかを判断し、上半画面の場合はそ
のまま出力し、下画面の場合は、Ｖ−ＲＡＭ第１ブロッ
ク２ａでの最終アドレスとＶ−ＲＡＭ第２ブロック２ｂ
での先頭アドレスとの差を加算してＣＲＴ用表示回路１
に出力するものである。

【００３７】図２はアドレス変換回路４の構成を示す回
路図である。

【００３８】アドレス変換回路４はＶ−ＲＡＭ第１ブロ
ック２ａの上半画面用の最終アドレスとＶ−ＲＡＭ第２
ブロック２ｂの先頭アドレスとの差をオフセットアドレ
スとして保持するオフセットアドレスレジスタ２１を備
えている。図３に示した例ではオフセットアドレスは２
００００Ｈとなる。

【００３９】オフセットアドレスレジスタ２１は加算器
２２の一方の入力ｄに接続されており、加算器２２の他
方の入力ｃにはホストからのアドレスが供給されてい
る。加算器２２はオフセットアドレスレジスタ２１に格
納されたオフセットアドレスとホストからのアドレスと
を加算してｅに出力する。

【００４０】マルチプレクサ２３はａ入力、ｂ入力の２
つの入力を有し、選択端子ＳＥＬにＬＯＷ信号が印加さ
れるａ入力を、選択端子ＳＥＬにＨＩＧＨ信号が印加さ
れるｂ入力を出力端子Ｘに出力するもので、ホストから
のアドレスがａ入力に、加算器２２からの出力がｂ入力
に夫々供給されている。

【００４１】アドレス変換回路４はまた、下画面への移
行アドレスを保持する下半画面アドレス比較用レジスタ
２４を備えている。図３に示した例では下半画面への移
行アドレスは６００００Ｈになる。

【００４２】比較器２５は２つの入力Ｐ、Ｑを有し、Ｐ
≧Ｑのとき、出力ＳをＨＩＧＨにするものであり、入力
Ｐにはホストからのアドレスが、入力Ｑには下半画面ア
ドレス比較用レジスタ２４からの移行アドレスが夫々供
給されている。

【００４３】比較器２５の出力はＡＮＤゲート２６の一
方の入力端子に入力されており、ＡＮＤゲート２６の他
方の入力端子にはホストのメモリアクセスを示す信号
（ＭＥＭ）が入力されている。

【００４４】ＡＮＤゲート２６からの出力はマルチプレ
クサ２３の選択端子ＳＥＬに入力されている。

【００４５】以上の構成にてなるアドレス変換回路４に
よれば、ホストからのアドレスが下画面への移行アドレ
スを越えない限りは、ホストからのアドレスをそのまま
マルチプレクサ２３を介して出力し、ホストのメモリア
クセスを示す信号（ＭＥＭ）がＨＩＧＨのときに、ホス
トからのアドレスが下半画面への移行アドレスを越えた
場合は、マルチプレクサ２３からの出力を、ホストから
のアドレスに代えて、ホストからのアドレスにオフセッ
トアドレスを加算したアドレスに切り替えて出力する。

【００４６】これによれば、図３の例では、ホストから
の０から５ＦＦＦＦＨまでのアドレスはそのまま表示コ
ントローラ１に出力されるが、６００００ＨからＢＦＦ
ＦＦＨまでのアドレスは８００００ＨからＢＦＦＦＦＨ
に変換されて表示コントローラ１に出力される。

【００４７】表示コントローラ１は受け渡されたアドレ
スに基づき０から５ＦＦＦＦＨまでのアドレスを発生
し、このアドレスをＶ−ＲＡＭ第１ブロック２ａとＶ−
ＲＡＭ第２ブロック２ｂとに出力すると共に、先にも述
べたように受け渡されたアドレスの最上位ビットに基づ
きＶ−ＲＡＭ第１ブロック２ａにアクセスするかＶ−Ｒ
ＡＭ第２ブロック２ｂにアクセスするかを判断し、最上
位ビットが０なら（即ち７ＦＦＦＦＨ以下なら）Ｖ−Ｒ
ＡＭ第１ブロック２ａに、最上位ビットが１なら（即ち
８００００Ｈ以上なら）Ｖ−ＲＡＭ第２ブロック２ｂに
表示データの書き込み信号を出力し、表示データを選択
されたＶ−ＲＡＭの所定のアドレスに格納する。この動
作により、図３に示すデータ配置がＶ−ＲＡＭ２上に実
現される。

【００４８】Ｖ−ＲＡＭ２に格納された表示データは、
図３の例に従えば、表示コントローラ１に対して表示エ
リアのサイズを１０２４ドット×３８４ラインと指定す
ると、表示コントローラ１によりＶ−ＲＡＭ第１ブロッ
ク２ａとＶ−ＲＡＭ第２ブロック２ｂとから、図４に示
すように、同一タイミングで０Ｈから５ＦＦＦＦＨまで
の表示データと８００００ＨからＢＦＦＦＦＨまでの表
示データがそれぞれ順次出力され、再びアドレス＝０及
び８００００Ｈに戻るという動作を繰り返し、２画面方
式液晶表示装置に表示データを表示することが可能とな
る。

【００４９】以上、詳述してきたように、本実施例によ
れば、既存のＣＲＴ用の表示コントローラを使用し、該
表示コントローラにホストからアドレスを変換して受け
渡すアドレス変換回路を前置することにより、ホストか
らは従来と同様にＶ−ＲＡＭにアクセスできるととも
に、同一のタイミングで液晶表示装置の上半画面と下半
画面とに順次表示データを出力することができる。

【００５０】

【発明の効果】上記の記載から明らかなように、本発明
によれば、既存のワークステーション等で用いられてい
るＣＲＴ用の表示回路に簡単なアドレス変換回路を付加
することにより、２画面方式の液晶表示装置の駆動回路
を実現することができ、開発期間の短縮、労力及び開発
費用の削減と製品コストの低減を可能とする。

【図面の簡単な説明】

【図１】本発明にてなる２画面方式の液晶表示装置のた
めの駆動回路の一例を示す構成図である。

【図２】図１の駆動回路におけるアドレス変換回路の詳
細な回路構成を示す図である。

【図３】Ｖ−ＲＡＭのデータ配置を示す図である。

【図４】表示データの送出しタイミングを示す図であ
る。

【図５】従来のＶ−ＲＡＭのデータ配置を示す図であ
る。

【図６】従来のＶ−ＲＡＭのデータ配置にて、２画面方
式の液晶表示装置を駆動する際に必要となる表示データ
の送出しタイミングを示す図である

【図７】従来の２画面方式の液晶表示装置を駆動するた
めの回路の構成図である。

【符号の説明】

１ 表示コントローラ ２ Ｖ−ＲＡＭ ３ 液晶表示装置 ４ アドレス変換回路 ２１、２４ レジスタ ２２ 加算器 ２３ マルチプレクサ ２５ 比較回路 ２６ ＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 上半画面と下半画面とからなる２画面方
   式の液晶表示装置を駆動するための駆動回路であって、
   該回路が、同一のアドレスにてアクセスされ、各々が液
   晶表示装置の半画面に対応する表示データを格納するた
   めの２つの表示メモリブロックと、ホストからのアドレ
   スが下半画面移行アドレスに達するまではホストからの
   アドレスを出力し、ホストからのアドレスが下半画面移
   行アドレスを越えた場合は、ホストからのアドレスを下
   半画面に対応するアドレスに変換して出力するアドレス
   変換回路と、前記アドレス変換回路からのアドレスに基
   づき表示データを対応する一方の表示メモリブロックに
   格納するようにアドレス及び格納制御信号を発生すると
   ともに、２つの表示メモリブロックの同一アドレスに格
   納された表示データが同時に両メモリブロックからそれ
   ぞれ対応する半画面に順次出力されるようにアドレス及
   び出力制御信号を発生する表示コントローラとを具備し
   てなることを特徴とする液晶表示装置の駆動回路。