JPH0916117A - 表示駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】ＬＣＤ(Liquid Crystal Display)等の表示装置
を駆動する表示駆動回路にあって、表示画面の大型化に
伴ない表示データＲＡＭの記憶容量が大型化した場合で
も、１ライン表示データ出力毎のプリチャージを必要と
することなく、消費電力を低減すること。 【構成】ＬＣＤのセグメント表示タイミング信号に相当
するラインパルス信号ＬＰの２回の１回の割合でアドレ
ス発生回路２２から出力されるプリチャージ信号ＰＲの
出力毎に、表示データＲＡＭ２１に記憶されている１画
面分の表示データが２ライン分ずつ読出され、ラッチク
ロックφに応じて６４ｃｈ×２ｃｈラッチ回路２４にラ
ッチされ、前記ラインパルス信号ＬＰに同期してその１
ライン目の表示データと２ライン目の表示データとが順
次セグメント表示ドライバ２５に出力されて表示され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＣＤ(Liquid Crysta
l Display)等の表示装置を駆動する表示駆動回路に関す
る。

【０００２】

【従来の技術】従来の電子機器に搭載された液晶表示部
で画像データを表示するには、ＣＰＵで処理されてＶＲ
ＡＭ（ビデオ・メモリ）等に記憶されている画像データ
のうち、表示指定されている１画面分の表示データを１
ドットラインデータずつ読出し、順次ＬＣＤの表示ドラ
イバに転送して各対応する表示セグメントを駆動するこ
とで、１画面分の画像表示を行なっている。

【０００３】したがって、前記システム側ＶＲＡＭから
ＬＣＤドライバへの１画面分の表示データの転送処理
を、前記ＣＰＵの司令により繰返し連続して行なう必要
があり、消費電力が高くなるばかりか、ＣＰＵに掛かる
負担が大きい問題がある。

【０００４】そこで、システム側ＶＲＡＭから液晶表示
部の表示ドライバへの表示データの転送処理を減らし、
消費電力を低減させると共に、ＣＰＵに掛かる負担を小
さくする目的で、液晶表示部の内部に１画面分の表示デ
ータを記憶するＲＡＭを備えさせ、システム側のＶＲＡ
Ｍからこの内蔵ＲＡＭに１画面分の表示データを一旦転
送した後は、表示の内容が変化しない限り、内蔵ＲＡＭ
に記憶させた表示データを表示ドライバに転送して画像
表示を行なう表示駆動回路が実用化されている。

【０００５】しかしながら、ＬＣＤ表示画面の大型化に
伴ない前記内蔵ＲＡＭの記憶容量も大型化しているた
め、内蔵ＲＡＭ自体のデータアクセスに伴なう消費電力
も無視できなくなっている。

【０００６】図４は従来の表示駆動回路の構成を示すブ
ロック図である。図５は前記従来の表示駆動回路におけ
る各部の動作を示すタイミングチャートである。

【０００７】内蔵ＲＡＭとして機能する表示データＲＡ
Ｍ１１は、例えば横６４ビット×縦３２ビットからなる
１画面分の表示データの記憶領域を有するもので、この
表示データＲＡＭ１１には、Ｘ（横）方向に平行な３２
ライン分の表示データがそれぞれ８ビット単位で書込ま
れるので、アドレス発生回路１２により、Ｙ方向を“０
００００”（０）〜“１１１１１”（３１）の５ビッ
ト、Ｘ（横）方向を“０００”（０）〜“１１１”
（８）の３ビットとする合計８ビットのアドレスで指定
される。

【０００８】システム側のＶＲＡＭから８ビットずつ転
送されてくる表示データ（Ｄａｔａ［７：０］）は、Ｒ
／Ｗ制御回路１３を介して表示データＲＡＭ１１に書込
まれる。

【０００９】そして、表示データＲＡＭ１１に対する８
ビットの書込アドレス（Ａｄｄｒｅｓｓ［７：０］）
は、システム側からアドレス発生回路１２を介して指定
され、また、表示データＲＡＭ１１に記憶された３２本
の１ライン表示データを順次繰返し読出すための５ビッ
トの読出しアドレス（ＲＡＭ Ａｄｄ［４：０］）は、
ラインパルス信号ＬＰに応じてアドレス発生回路１２に
よりカウントされ、プリチャージ信号ＰＲに同期してセ
ットされる。

【００１０】このプリチャージ信号ＰＲに応じて表示デ
ータＲＡＭ１１に読出しアドレス（ＲＡＭ Ａｄｄ
［４：０］）が指定された１ライン表示データは、ライ
ンパルスＬＰに同期して読出されて６４ｃｈラッチ１４
にラッチされ、表示ドライバ１５に出力される。

【００１１】すなわち、まず、システム側のＶＲＡＭか
ら転送された１画面分の表示データがＲ／Ｗ制御回路１
３を介して表示データＲＡＭ１１に記憶された状態で、
プリチャージ信号ＰＲに応じて読出しアドレス（ＲＡＭ
Ａｄｄ［４：０］）が“００”にセットされると、ラ
インパルス信号ＬＰに応じて前記ＲＡＭ Ａｄｄ“０
０”に対応する１ライン表示データが表示データＲＡＭ
１１から読出されて６４ｃｈラッチ１４にラッチされ表
示ドライバ１５に出力される。

【００１２】次のプリチャージ信号ＰＲに応じて読出し
アドレス（ＲＡＭ Ａｄｄ［４：０］）が“０１”にカ
ウントアップされると、ラインパルス信号ＬＰに応じて
前記ＲＡＭ Ａｄｄ“０１”に対応する１ライン表示デ
ータが表示データＲＡＭ１１から読出されて６４ｃｈラ
ッチ１４にラッチされ表示ドライバ１５に出力される。

【００１３】つまり、プリチャージ信号ＰＲが供給され
る毎に表示データＲＡＭ１１に対する読出しアドレス
（ＲＡＭ Ａｄｄ［４：０］）がカウントアップされ、
１ライン表示データずつラッチ出力される。

【００１４】

【発明が解決しようとする課題】このように、前記従来
の表示駆動回路にあっては、表示データＲＡＭ１１を備
え、この表示データＲＡＭ１１にシステム側のＶＲＡＭ
から転送記憶させた１画面分の表示データを順次１ライ
ンデータずつ読出して表示ドライバ１５に出力させるこ
とで、前記システム側ＶＲＡＭからのデータ転送を表示
の内容が変化したときのみに行ない、消費電力の低減及
びＣＰＵ負担の減少が可能になるものの、表示データＲ
ＡＭ１１から１ライン表示データをラッチ出力する毎に
プリチャージ信号ＰＲを供給する必要があるため、ＬＣ
Ｄ表示画面の大型化に伴ない前記表示データＲＡＭ１１
の記憶容量が大型化すると、結局は該表示データＲＡＭ
１１自体のデータアクセスに伴なう消費電力が高くなる
問題がある。

【００１５】本発明は、前記のような問題に鑑みなされ
たもので、表示画面の大型化に伴ない表示データＲＡＭ
の記憶容量が大型化した場合でも、１ライン表示データ
出力毎のプリチャージを必要とすることなく、消費電力
を低減することが可能になる表示駆動回路を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】すなわち、本発明の請求
項１に係わる表示駆動装置は、１回のプリチャージ信号
に応じて偶数ライン及び奇数ラインの２ライン分の表示
データを出力する表示データＲＡＭと、表示部のセグメ
ントに１ライン表示データを出力する表示タイミング信
号の２回の１回の割合で前記プリチャージ信号を発生す
る信号回路と、この信号発生回路により発生されるプリ
チャージ信号に応じて前記表示データＲＡＭの偶数ライ
ンアドレスをカウントして指定するアドレスカウンタ
と、このアドレスカウンタによりカウントされた偶数ラ
インアドレスに応じて前記表示データＲＡＭから出力さ
れた２ライン分の表示データをラッチする２ラインラッ
チ回路と、この２ラインラッチ回路にラッチされた２ラ
イン分の表示データを前記表示タイミング信号に応じて
順次表示部に出力する表示ドライバとを具備したことを
特徴とする。

【００１７】また、本発明の請求項２に係わる表示駆動
装置は、１回のプリチャージ信号に応じて偶数ライン及
び奇数ラインの２ライン分の表示データを出力する表示
データＲＡＭと、表示部のセグメントに１ライン表示デ
ータを出力する表示タイミング信号の２回に１回の割合
で前記プリチャージ信号を発生する信号回路と、この信
号発生回路により発生されるプリチャージ信号に応じて
前記表示データＲＡＭの偶数ラインアドレスをカウント
して指定するアドレスカウンタと、このアドレスカウン
タによりカウントされた偶数ラインアドレスに応じて前
記表示データＲＡＭから出力された２ライン分の表示デ
ータをラッチする２ラインラッチ回路と、この２ライン
ラッチ回路にラッチされた２ライン分の表示データを前
記表示タイミング信号に応じて順次表示部に出力する表
示ドライバと、前記表示データＲＡＭに対するデータ書
換えの際の書込みラインアドレスの最下位ビットを除く
アドレスデータと前記アドレスカウンタによりカウント
される偶数ラインアドレスの最下位ビットを除くアドレ
スデータとの一致／不一致を比較判断するアドレス比較
手段と、このアドレス比較手段における一致の判断に応
じて当該一致判断された偶数ラインアドレスに応じた２
ライン分の表示データを前記表示データＲＡＭから前記
２ラインラッチ回路に再ラッチする制御手段とを具備し
たことを特徴とする。

【００１８】

【作用】つまり、前記請求項１に係わる表示駆動装置で
は、プリチャージ信号が出力される毎に、表示データＲ
ＡＭに記憶された表示データは２ライン分ずつ読出され
て２ラインラッチ回路にラッチされ、表示タイミング信
号に同期して１ライン表示データずつセグメント表示ド
ライバに出力されて表示されるので、１ライン表示デー
タの読出し毎に１回のプリチャージ信号を必要とする従
来の表示駆動回路に較べ、該プリチャージ信号の出力回
数が１／２に減らされることになる。

【００１９】

【実施例】以下図面により本発明の実施例について説明
する。図１は表示駆動回路の構成を示すブロック図であ
る。この表示駆動回路は、表示データＲＡＭ２１を備え
ている。

【００２０】この表示データＲＡＭ２１は、例えば横６
４ビット×縦３２ビットからなる１画面分の表示データ
の記憶領域を有し、１回のプリチャージ信号ＰＲに応じ
てＹ方向に隣接する偶数アドレス及び奇数アドレスの２
ライン分の表示データを出力するもので、この表示デー
タＲＡＭ２１には、Ｘ（横）方向に平行な３２ライン分
の表示データがそれぞれ８ビット単位で書込まれるの
で、その書込みアドレスは、システム側からアドレス発
生回路２２を介して、Ｙ方向を“０００００”（０）〜
“１１１１１”（３１）の５ビット、Ｘ（横）方向を
“０００”（０）〜“１１１”（８）の３ビットとする
合計８ビットのアドレス（Ａｄｄｒｅｓｓ［７：０］）
として指定される。

【００２１】また、前記表示データＲＡＭ２１の読出し
アドレスは、ラインパルス信号ＬＰの２回に１回の割合
で出力されるプリチャージ信号ＰＲに同期して順次カウ
ントアップされる５ビットのＹ方向偶数アドレス“００
０００”（０），“０００１０”（２），“００１０
０”（４），…“１１１１０”（３０）として指定され
る。

【００２２】ここで、前記ラインパルス信号ＬＰは、こ
の表示駆動回路により駆動するＬＣＤ(Liquid Crystal
Display)の３２本のセグメントに対する表示タイミング
信号である。

【００２３】前記表示データＲＡＭ２１に対しシステム
側のＶＲＡＭ（図示せず）から８ビットずつ転送されて
くる１画面分の表示データ（Ｄａｔａ［７：０］）は、
前記アドレス発生回路２２を通して指定される書込みア
ドレス（Ａｄｄｒｅｓｓ［７：０］）に従ってＲ／Ｗ発
生回路２３を介して書込まれる。

【００２４】前記表示データＲＡＭ２１に対するプリチ
ャージ信号ＰＲの供給に伴ない、前記アドレス発生回路
２２から指定されたＹ方向偶数アドレスに従った当該偶
数アドレとこれに隣接する奇数アドレスとに対応して読
出された２ライン分の表示データは、前記アドレス発生
回路２２からラインパルス信号ＬＰの２回の１回の割合
で出力されるラッチクロックφに同期して６４ｃｈ×２
ｃｈラッチ回路２４に同時ラッチされる。

【００２５】この６４ｃｈ×２ｃｈラッチ回路２４にラ
ッチされた２ライン分の表示データは、前記ラインパル
ス信号ＬＰに同期して１ライン表示データずつＬＣＤの
セグメント用表示ドライバ２５に出力されて表示され
る。

【００２６】つまり、アドレス発生回路２２からプリチ
ャージ信号ＰＲが発生されると、表示データＲＡＭ２１
から２ライン分の表示データが読出され、ラッチクロッ
クφに同期して６４ｃｈ×２ｃｈラッチ回路２４にラッ
チされ、システム側から供給されるラインパルス信号Ｌ
Ｐに同期して順次１ライン表示データ毎に表示ドライバ
２５に出力される。

【００２７】図２は前記表示駆動回路におけるアドレス
発生回路２２の構成を示すブロック図である。このアド
レス発生回路２２は、アドレスセレクタ２２ａを備えて
いる。

【００２８】このアドレスセレクタ２２ａは、システム
側から与えられる８ビットの書込みアドレス（Ａｄｄｒ
ｅｓｓ［７：０］）、又はアドレス制御回路２２ｂから
与えられる５ビットの読出しアドレスの何れか一方のア
ドレスを、システム側からの読出し／書込み制御信号Ｒ
／Ｗに応じて選択し、表示データＲＡＭ２１に対する書
込み又は読出しのアドレス（ＲＡＭ Ａｄｄｒｅｓｓ）
として出力するもので、前記アドレス制御回路２２ｂに
より生成される５ビットの読出しアドレスは、ラインパ
ルス信号ＬＰの２回の１回の割合で、“０００００”
（０）〜“１１１１０”（３０）まで“２”ずつカウン
トアップされる。

【００２９】また、この表示駆動回路は、信号セレクタ
２２ｃを備えている。この信号セレクタ２２ｃは、前記
システム側から与えられるラインパルス信号ＬＰの２回
に１回の割合で、前記表示データＲＡＭ２１に対するプ
リチャージ信号ＰＲ及び前記６４ｃｈ×２ｃｈラッチ回
路２４に対するラッチクロックφを出力するもので、こ
のプリチャージ信号ＰＲ及びラッチクロックφの出力に
応じて、前記アドレス制御回路２２ｂからアドレスセレ
クタ２２ａを介して指定される読出しアドレスとしての
偶数アドレスとそれに隣接する奇数アドレスとの２ライ
ン分の表示データが表示データＲＡＭ２１から読出され
て前記６４ｃｈ×２ｃｈラッチ回路２４にラッチされ
る。

【００３０】また、前記アドレスセレクタ２２ａに対す
る書込みアドレス（Ａｄｄｒｅｓｓ［７：０］）の転送
バスと読出しアドレスの転送バスとの間には、アドレス
比較回路２２ｄが設けられる。

【００３１】このアドレス比較回路２２ｄは、表示デー
タＲＡＭ２１に対する表示データの一部書換えに際し、
その書換え処理を、読出し／書込み制御信号Ｒ／Ｗの変
化により検出し、その書換え先の書込みアドレスのＹ方
向アドレスの上位４ビットと、前記アドレス制御回路２
２ｂにより生成される読出しアドレスの上位４ビットと
の一致／不一致を比較判断するもので、このアドレス比
較回路２２ｄにおいて書込みＹアドレスの上位４ビット
と読出しＹアドレスの上位４ビットとが一致すると判断
された場合、つまり、表示データＲＡＭ２１から２ライ
ン分の表示データが読出された際に、その読出されたデ
ータの偶数または奇数アドレス位置に新たな表示データ
が書込まれた場合には、前記信号セレクタ２２ｃに対し
一致判断信号が供給され、プリチャージ信号ＰＲが強制
的に出力される。

【００３２】例えばあるタイミングのプリチャージ信号
ＰＲに応じて表示データＲＡＭ２１から２ライン分の表
示データが読出され、その１ライン目の表示データがラ
インパルス信号ＬＰに応じて出力表示された状態で、前
記表示データＲＡＭ２１に対し既に読出された２ライン
目の表示データが書換えられた場合には、２ライン目表
示用のラインパルス信号ＬＰが出力される以前にプリチ
ャージ信号ＰＲが強制的に出力され、書換え後の２ライ
ン分の表示データが再読出しされ、ラインパルス信号Ｌ
Ｐに応じて２ライン目は新たな表示データとして表示出
力される。

【００３３】次に、前記構成による表示駆動回路の動作
について説明する。図３は前記表示駆動回路における各
部の動作を示すタイミングチャートである。

【００３４】まず、システム側のＶＲＡＭから転送され
た１画面分の表示データがＲ／Ｗ制御回路２３を介して
表示データＲＡＭ２１に記憶された状態で、タイミング
ｔ1にて、プリチャージ信号ＰＲに応じて読出しアドレ
ス（ＲＡＭ Ａｄｄ［４：０］）が“０００００”（０
０）にセットされると、ラッチクロックφに応じて前記
ＲＡＭ Ａｄｄ“０００００”（００）及び“００００
１”（０１）に対応する２ライン分の表示データが表示
データＲＡＭ２１から読出されて６４ｃｈ×２ｃｈラッ
チ回路２４にラッチされると共に、その後、タイミング
ｔ2 ，ｔ3 にて、１回目及び２回目の各ラインパルス信
号ＬＰに応じてそれぞれその１ライン目（００）の表示
データ及び２ライン目（０１）の表示データが順次ＬＣ
Ｄのセグメント表示ドライバ２５に出力される。

【００３５】同様に、タイミングｔ4 にて、次のプリチ
ャージ信号ＰＲに応じて読出しアドレス（ＲＡＭ Ａｄ
ｄ［４：０］）が“０００１０”（０２）にカウントア
ップされてセットされると、ラッチクロックφに応じて
前記ＲＡＭ Ａｄｄ“０００１０”（０２）及び“００
０１１”（０３）に対応する２ライン分の表示データが
表示データＲＡＭ２１から読出されて６４ｃｈ×２ｃｈ
ラッチ回路２４にラッチされると共に、その後、タイミ
ングｔ5 ，ｔ6 にて、１回目及び２回目の各ラインパル
ス信号ＬＰに応じてそれぞれその１ライン目（０２）の
表示データ及び２ライン目の表示データ（０３）が順次
ＬＣＤのセグメント表示ドライバ２５に出力される。

【００３６】すなわち、前記構成の表示駆動回路では、
アドレス発生回路２２からプリチャージ信号ＰＲが出力
される毎に、表示データＲＡＭ２１に記憶された表示デ
ータは２ライン分ずつ読出されて６４ｃｈ×２ｃｈラッ
チ回路２４にラッチされ、ラインパルス信号ＬＰに同期
して１ライン表示データずつセグメント表示ドライバ２
５に出力されて表示されるので、１ライン表示データの
読出し毎に１回のプリチャージ信号ＰＲを必要とする従
来の表示駆動回路に較べ、該プリチャージ信号ＰＲの出
力回数を１／２に減らすことができ、消費電力を低減す
ることができる。

【００３７】一方、前記構成の表示駆動回路において、
１回のプリチャージ信号ＰＲが供給される毎に２ライン
分の表示データを読出し表示するだけの構成では、例え
ばあるプリチャージ信号ＰＲの供給により２ライン分の
表示データが表示データＲＡＭ２１から読出されて６４
ｃｈ×２ｃｈラッチ回路２４にラッチされ、その１ライ
ン目の表示データが表示出力された際に、その２ライン
目の表示データが記憶されていた表示データＲＡＭ２１
のアドレス位置に対し表示データの書換えが生じた場合
には、該書換えられた２ライン目の表示データは次回の
１画面表示処理において同一の読出しアドレスが指定さ
れるまで読出されて表示されることはなく、前記１ライ
ン目の表示データの表示に続く２ライン目の表示データ
の表示には、前記６４ｃｈ×２ｃｈラッチ回路２４に既
にラッチされている書換え前の表示データが出力されて
表示されるので、このように、２ライン分の表示データ
が読出されその１ライン目の表示データが表示された直
後に２ライン目に相当する表示データが書換えられた場
合でも、その書換え後の表示データが直ちに表示される
ように、次のような構成としている。

【００３８】すなわち、１画面表示に際し、例えばタイ
ミングｔ7 にて、プリチャージ信号ＰＲに応じて読出し
アドレス（ＲＡＭ Ａｄｄ［４：０］）が“００１０
０”（０４）にカウントアップされてセットされると、
ラッチクロックφに応じて前記ＲＡＭ Ａｄｄ“００１
００”（０４）及び“００１０１”（０５）に対応する
２ライン分の表示データが表示データＲＡＭ２１から読
出されて６４ｃｈ×２ｃｈラッチ回路２４にラッチされ
る。

【００３９】その後、タイミングｔ8 にて、１回目のラ
インパルス信号ＬＰに応じてその１ライン目（０４）の
表示データがＬＣＤのセグメント表示ドライバ２５に出
力される。

【００４０】ここで、前記タイミングｔ7 におけるプリ
チャージ信号ＰＲに応じて、前記６４ｃｈ×２ｃｈラッ
チ回路２４に既にラッチされている２ライン目（０５）
の表示データに対し、タイミングｔ9 にて、表示データ
の書換えが生じた場合には、そのとき、アドレス制御回
路２２ｂにて指示されている読出しアドレス“００１０
０”（０４）とシステム側から指示された表示データＲ
ＡＭ２１に対するＹ方向の書込みアドレス“００１０
１”（０５）とは、その上位４ビットが一致することが
アドレス比較回路２２ｄにて判断される。

【００４１】これにより、タイミングｔ10にて、前記ア
ドレス比較回路２２ｄからのアドレス一致信号が信号セ
レクタ２２ｃに出力されると、プリチャージ信号ＰＲが
強制的に出力され、前記表示データの書換え後における
ＲＡＭ Ａｄｄ“００１００”（０４）及び“００１０
１”（０５）に対応する２ライン分の表示データが表示
データＲＡＭ２１から再度読出されて６４ｃｈ×２ｃｈ
ラッチ回路２４にラッチされる。

【００４２】すると、タイミングｔ11にて、２回目のラ
インパルス信号ＬＰに応じてその書換えられた２ライン
目（０５）の表示データがＬＣＤのセグメント表示ドラ
イバ２５に出力される。

【００４３】すなわち、２ライン分の表示データが読出
されその１ライン目の表示データが表示された直後に２
ライン目に相当する表示データが書換えられた場合で
も、次回の１画面表示処理において同一の読出しアドレ
スが指定されるまで待たされることはなく、その書換え
後の表示データを直ちに表示することができる。

【００４４】したがって、前記構成の表示駆動回路によ
れば、ＬＣＤのセグメント表示タイミング信号に相当す
るラインパルス信号ＬＰの２回の１回の割合でアドレス
発生回路２２から出力されるプリチャージ信号ＰＲの出
力毎に、表示データＲＡＭ２１に記憶されている１画面
分の表示データが２ライン分ずつ読出され、ラッチクロ
ックφに応じて６４ｃｈ×２ｃｈラッチ回路２４にラッ
チされ、前記ラインパルス信号ＬＰに同期してその１ラ
イン目の表示データと２ライン目の表示データとが順次
セグメント表示ドライバ２５に出力されて表示されるの
で、１ライン表示データの読出し毎に１回のプリチャー
ジ信号ＰＲを必要とする従来の表示駆動回路に較べ、該
プリチャージ信号ＰＲの出力回数を１／２に減らすこと
ができ、消費電力を低減することができる。

【００４５】さらに、前記構成の表示駆動回路によれ
ば、前記プリチャージ信号ＰＲに応じて表示データＲＡ
Ｍ２１から２ライン分の表示データが読出されて６４ｃ
ｈ×２ｃｈラッチ回路２４にラッチされ、その１ライン
目の表示データがセグメント表示ドライバ２５に出力さ
れて表示された際に、その２ライン目の表示データが記
憶されていた表示データＲＡＭ２１のアドレス位置に対
し表示データの書換えが生じた場合には、表示中の表示
データに対する書換えであることがアドレス比較回路２
２ｄにより判断され、強制的にプリチャージ信号が出力
されて書換えられた２ライン目の表示データを含む２ラ
イン分の表示データの再ラッチが行なわれるので、該書
換えられた２ライン目の表示データはその直後のライン
パルス信号ＬＰに応じて直ちに表示されるようになる。

【００４６】

【発明の効果】以上のように、本発明の請求項１に係わ
る表示駆動回路によれば、プリチャージ信号が出力され
る毎に、表示データＲＡＭに記憶された表示データは２
ライン分ずつ読出されて２ラインラッチ回路にラッチさ
れ、表示タイミング信号に同期して１ライン表示データ
ずつセグメント表示ドライバに出力されて表示されるの
で、１ライン表示データの読出し毎に１回のプリチャー
ジ信号を必要とする従来の表示駆動回路に較べ、該プリ
チャージ信号の出力回数が１／２に減らされるようにな
る。

【００４７】よって、表示画面の大型化に伴ない表示デ
ータＲＡＭの記憶容量が大型化した場合でも、１ライン
表示データ出力毎のプリチャージを必要とすることな
く、消費電力を低減することが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例に係わる表示駆動回路の構成を
示すブロック図。

【図２】前記表示駆動回路におけるアドレス発生回路の
構成を示すブロック図。

【図３】前記表示駆動回路における各部の動作を示すタ
イミングチャート。

【図４】従来の表示駆動回路の構成を示すブロック図。

【図５】前記従来の表示駆動回路における各部の動作を
示すタイミングチャート。

【符号の説明】

２１ …表示データＲＡＭ、 ２２ …アドレス発生回路、 ２２ａ…アドレスセレクタ、 ２２ｂ…アドレス制御回路、 ２２ｃ…信号セレクタ、 ２２ｄ…アドレス比較回路、 ２３ …Ｒ／Ｗ制御回路、 ２４ …６４ｃｈ×２ｃｈラッチ回路、 ２５ …セグメント表示ドライバ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １回のプリチャージ信号に応じて偶数ラ
   イン及び奇数ラインの２ライン分の表示データを出力す
   る表示データＲＡＭと、 表示部のセグメントに１ライン表示データを出力する表
   示タイミング信号の２回に１回の割合で前記プリチャー
   ジ信号を発生する信号回路と、 この信号発生回路により発生されるプリチャージ信号に
   応じて前記表示データＲＡＭの偶数ラインアドレスをカ
   ウントして指定するアドレスカウンタと、 このアドレスカウンタによりカウントされた偶数ライン
   アドレスに応じて前記表示データＲＡＭから出力された
   ２ライン分の表示データをラッチする２ラインラッチ回
   路と、 この２ラインラッチ回路にラッチされた２ライン分の表
   示データを前記表示タイミング信号に応じて順次表示部
   に出力する表示ドライバとを具備したことを特徴とする
   表示駆動回路。
2. 【請求項２】 １回のプリチャージ信号に応じて偶数ラ
   イン及び奇数ラインの２ライン分の表示データを出力す
   る表示データＲＡＭと、 表示部のセグメントに１ライン表示データを出力する表
   示タイミング信号の２回に１回の割合で前記プリチャー
   ジ信号を発生する信号回路と、 この信号発生回路により発生されるプリチャージ信号に
   応じて前記表示データＲＡＭの偶数ラインアドレスをカ
   ウントして指定するアドレスカウンタと、 このアドレスカウンタによりカウントされた偶数ライン
   アドレスに応じて前記表示データＲＡＭから出力された
   ２ライン分の表示データをラッチする２ラインラッチ回
   路と、 この２ラインラッチ回路にラッチされた２ライン分の表
   示データを前記表示タイミング信号に応じて順次表示部
   に出力する表示ドライバと、 前記表示データＲＡＭに対するデータ書換えの際の書込
   みラインアドレスの最下位ビットを除くアドレスデータ
   と前記アドレスカウンタによりカウントされる偶数ライ
   ンアドレスの最下位ビットを除くアドレスデータとの一
   致／不一致を比較判断するアドレス比較手段と、 このアドレス比較手段における一致の判断に応じて当該
   一致判断された偶数ラインアドレスに応じた２ライン分
   の表示データを前記表示データＲＡＭから前記２ライン
   ラッチ回路に再ラッチする制御手段とを具備したことを
   特徴とする表示駆動回路。