JPS61223794A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ）産業上の利用分野 本発明は液晶テレビに好適な画像表示装置に関する。

口）従来の技術 従来液晶表示器を上下２分割し．分割したおのおのに対
して面素情報を入力し表示するものとして特開昭５８−
８３８９２号公報．特開昭５８−１９５５８８号公報．
特開昭５９−２８１９２号公報，特開昭５９−１７６９
８５号公報等があり。

いずれもテレビ画像等に利用できるものである。

ところが液晶表示器の画素数が多くなればなる程。

液晶表示器の応答性のみならず駆動素子を含めた応答性
の悪さが表面化し，例えば所定の速度でかつシリアルデ
ータとして送られてくるテレビの映像信号等であれば．
これを直接駆動素子に送ると粗くてかつ画面にゆらぎの
ある画像にな夛やすい。

そこで画面メモリを用いて受は取った映像信号を一時蓄
え．書込タイミングのすきまをねらって読　　、出すこ
とによりメモリの書込速度と読出速度を変えたり．２画
面分の画面メモリを有して交互に書送用と読出用に利用
したり、規則的に映倫信号を取捨選択して駆動素子に送
っていた。しかしこれらの方法は複雑なタイミング制御
手段や大容量メモリを必要としたシ１画像品質（特に表
示の粗さ）を劣悪化させたシするので好ましくない。

八）発明が解決しようとする問題点 本発明は上述の点を考慮してなされたもので。

１画面分の画面メモリを用い比較的簡単な画面メモリ周
辺回路で構成できる高表示品質の画像表示装置を提供す
るものである。

二）問題点を解決するための手段 本発明は画面メモリの書込、上面面分読出、書込、下画
面分読出を１サイクルとする画面メモリの利用をし、か
つ書込と上面面分読出をするための画面メモリのアドレ
スカウンタを共用するものである。

ホ）作　　用 これによシ画面メモリの書込速度の半分の速度で画素情
報を液晶表示器側に転送でき、しかもそのための周辺回
路は簡単となり、かつ画質がすぐれている。

へ）実施例 第１図は本発明実施例の画像表示装置のブロック図で、
第２図はその要部のタイミングチャートである。

第１図において５（１）はツイストネマティック型の液
晶表示器で、その電極はマ）　ＩＪクス配置され。

画面（又は電極群）は独立して駆動できる上下に２分割
されており、各々２５６Ｘ２５６ドツト（画面全体で５
１２Ｘ２５６ドツト）の画素を有している。（２）は液
晶表示器（１）のドライバで１日立製作所製ＨＤ４４１
００Ｈ等からなり、上画面用。

下画面用独立にシリアル転送されてぐる画信号を受けて
、タイミングをとり、バイアスを与え液晶表示器（１）
を駆動する。

（３１（３）は液晶表示器（１）のドツト（画素）に対
応した画素情報を、画面分記憶できる画面メモリで。

８１９２バイト（６５５３６ビツト）スタティック駆動
のランダムアクセスメモリ２個（ｔ３１０７２ビット相
当）によシ構成されている。尚、説明を簡単にするため
１ドツトあたシのデータは１ビツト（白又は黒の２値化
情報）を例にとっているがこれに限られるものではない
。（４）（５）は第１゜第２のアドレスカウンタで、い
ずれもセレクタ（６１）（６１））（例えばマルチプレ
フナ集積回路。

品番７４ＨＯ２４４など）を介して画面メモリ（３）（
３）のアドレス指定を行うものである。（７）（７１は
アドレスカウンタ（４）（５１にスタートアドレスを入
力するための初期設定手段で５レジスタ等からなるが。

アドレスカウンタ（４）（５）がカウンタ集積回路７４
Ｈ０１９３の如くプリセットパラレル入力を有している
場合にはデシマルスイッチ又はワイヤードロジック等で
構成してもよい。そして画面メモリ（３）（３）のアド
レスが１６進数（１０進数と対応させた表示はα１〜９
は０．１〜９．１０〜１５がＡ〜Ｆ）表示で上画面用０
０００番地〜１ＦＦＦ番地および下画面用２０００番地
〜３ＦＦＦ番地であれば初期設定手段（７１（７）はそ
れぞれ００００と２０００がプリセット又は記憶されて
いる。尚、ここで特徴的なことは、第１のアドレスカウ
ンタ（４）の出力で、セレクタ（６ａ）には下位Ａビッ
ト（図では６本の線で代表しているがＡの値は３ＦＦＦ
が出力できる１４である）が書込用として接続され。

セレクタ（６ｍ））Ｋはその１ドツト分シフトさせた出
力、即ち下位１ビツトを除く上位Ａビットを上画面読出
用として接続されている。これによシ第１のアドレスカ
ウンタ（４）の歩進に対しセレクタ（６＆）には歩進し
たそのままのカウント値が。

セレクタ（６ｂ）にはそのイのカウント値が出力される
ことＫなる。

（８）は画像処理回路で、チューナ、中間周波数増巾等
を含み白黒の映像信号をシリアル出力するものであるが
、ビデオ、パーソナルコンピュータ、磁気歪像ファイル
装置等力島らビデオ信号を受けるバッファ等のみで構成
してもよい。α４は映像信号ｆｔ８ビット分ずつシリア
ルパラレル変換する変換器で、入力段に同期型シュミッ
トバッファを有し。

アナログ信号に対しては２値化する能力をもつ。

■αＳはパラレル変換された映像信号をシリアル変換す
る逆変換器、　ａｅｕηは映像信号のタイミングをとる
ためのラッチ回路である。

また（９１Ｌ）（９１））は上述した回路に動作タイミ
ングを与えるタイミングゲートで、この画像表示装置全
体が円滑に動作するように制御する制御手段霞のデータ
タイミング信号（Ｄｌ）（Ｄ２）および制御手段ｃＬｌ
の発振回路α〔′からのクロッグ信号（ＯＬ）を受けて
画面メモリ（３１（３）の書込読出信号（Ｒ／Ｗ）アド
レスカウンタ（４）（５）のカウントアツプ信号（ｏＡ
ｔ）（ｇＡｚ）、液晶用信号の変換タイミング信号（Ｏ
Ｔ）等を出力する。尚、（１Ｍ３はに周波数の信号を得
るために適宜用いられたトグルフリップ７０ツブ等のゲ
ート手段で、セレクタ（６１Ｌ）（６１））およびセレ
クタ（６ａ）（６ｂ）の入出力配線、タイミングゲー）
（９ａ）（９１））およびタイミングゲー）（９Ｌ）（
９’ｂ）の出力配線、ゲート手段（１１１α２はタイミ
ング手段α３を構成している。

上述の構成において第２図を参照しながら動作を説明す
る。まず画像処理回路（８）は、受信した電波又は送ら
れてきたビデオ信号から垂直帰線信号（７）と、水平帰
線信号（ロ）と、有効山素情報の含まれる範囲を示す表
示信号（ロ）を制御手段α１に出力し、表示信号（ロ）
のある間アナログの映像信号を変換器Ｉに出力する。こ
の映像信号は変換器（１４１において２値化され乍ら制
御手段（ＩＧのタイミングに同期して８ビット分ずつの
パラレル信号に変換され、ラッチ回路叫に蓄えられ、書
込読出信号（Ｒ／Ｗ）の書込タイミングによって出力さ
れる。また垂直帰線信号（ロ）後の表示信号の）によっ
て制御手段α〔はイニシャル信号（Ｉｓ）を出力し、そ
れによって第１．９ＪＩＩ２のアドレスカウンタ（４）
（５）は初期設定手段（７）（７）の内容をとシ込む。

さて画面メモリ（３１（３）は書込読出信号（Ｒ／Ｗ）
のレベルによって書込（５）読出（６）のメモリモード
が指定されるが、交互にメモリモードが切換えられるよ
うに書込読出信号（Ｒ／Ｗ）が定められ、かつその周波
数は映倫信号の１水平走査時間中に画素数をいくつにす
るかに対応して定められるから。

横方向に高密度にする場合は高い周波数とし、粗い表示
でよい場合は低い周波数とする。そして書き込むべき、
あるいは読出すべき画面メモリ（３１（３）の番地は第
１．＄２のアドレスカウンタ（４）（５）によって選択
的に与えられる。第１のアドレスカウンタ（４）はタイ
ミングゲー）（９ａ）により読出（ト）モードの毎に歩
進され、書込タイミングの時セレクタ（６ａ）を通じて
出力が導かれるので、書込タイミングの毎に書込番地は
歩進される。そして読出タイミングの１回おきにセレク
タ（６１））（６ａ）を通じて出力されるが、′！Ｊ１
のアドレスカウンタ（４）の最下位ビットが無視される
ので、書込タイミングの％の速度で読出番地は歩進され
る。一方第２のアドレスカウンタ（５）はゲート手段（
１２＋により書込タイミングの％の周期で書込タイミン
グ中に歩進され、読出タイミングの１回おきにセレクタ
（６１））（６１）１ｒ、通じて出力が画面メモリ（３
）に導かれる。

第１フレームを例にとると、垂直帰線信号（至）後の表
示信号の）によるイニシャル信号（Ｉｓ）によって、第
１のアドレスカウンタ（４）にｔｆｌｏ　Ｏ００Ｊ　。

第２のアドレスカウンタ（５）にはｒ２０００Ｊが蓄見
られた時点からスタートする。最初のタイミング（ｔｌ
）において書込読出信号（Ｒ／Ｗ）は書込状態としてｒ
ＨＪレベルを出し、ラッチ回路ａ９から映像信号は画面
メモリ（３）（３）に送られるが、その時セレクタ（６
ａ）を通じて第１のアドレスカウンタ（４）の内容が出
力されて番地指定されるからｒｏｏｏＯＪ番地に映像信
号は記憶される。

次のタイミング（ｔ２）において書込読出信号（Ｒ／Ｗ
）は読出状態として「Ｌ」レベルを出し。

第１のアドレスカウンタ（４）の内容がセレクタ（６１
’）（６１Ｌ）’を通じて出力され１番地指定されるか
ら、ｒ００００Ｊ番地の内容が読出されてラッチ回路α
Ｄに蓄えられる。さらに次のタイミング（ｉｓ）におい
て再び書込状態になっているが、第１のアドレスカウン
タ（４）が歩進されているので。

映像信号は画面メモリ（３バ３）のｒ［］００１Ｊ番地
に記憶される。

第４のタイミング（ｔ４）において、読出状態となった
画面メモリ（３）（３１は′ＩＰ！Ｉ２のアドレスカウ
ンタ（５）の出力がセレクタ（６ｂ）（６１を経て導か
れるので、ｒ２０００Ｊ番地が番地指定される。

（電源を入れた直後はこの番地に映像信号は記憶されて
いないが１通常は１画面前の映像が記憶されている。）
このｒ２０００Ｊ番地の内容は逆変換器（１５１に送ら
れ、一方りツテ回路（Ｌ７）の内容も逆変換器ｔ１！９
に送られるから、変換器ａｓｆｉｓはそのデータｔシリ
アル出力し、液晶表示器（１）のドライバ（２）に転送
される。

以下同様にして、書込と読出が交互に行われるが、書込
はｒｏｏ００Ｊ番地をスタートとして１番地ずつ歩進し
て行なわれ、読出はｒｏｏｏＯＪ番地からはじまる主画
面用画素情報とｒ２０００」番地からはじまる下画面用
画素情報とが交互に読出される。

従って第１画面の書込が終了（最後の番地は３７ＦＦ番
地）する直前のタイミングで上側画面の映倫信号（番地
［１１ＰＦＦ）を読出し、直後のタイミングで下側画面
の映像信号（番地は３ＦＦＦ’）を読出すことになる。

即ち１画面分の書込時間と読出時間とが等しくなシ、読
出しにおいては主画面については現在書込中の画面の映
像信号を。

下面面分については１画面前の映像信号を読出す事にな
る。

これによシドライバ（２）への画信号の入力は１画面メ
モリ（３バ３）への書込速度のイの速度（即ち変換器Ｉ
のシリアルクロック周波数−逆変換器α５（Ｉｓのシリ
アルクロック周波数×２）となり、かつ上下各々の画面
において映像信号の連続性が保たれる（映像信号はシリ
アルデータなので第ｎ−１画面後半と第ｎ画面前半は連
続している）ので１画面は動画であっても安定している
。

以上の説明において、変換器Ｑ４１にＡＤ変換器が含ま
れているならば１画素あたり２？ニツト（４階ｍ１ｌｌ
）、　４ビツト（８階！ｌ＃ｌ）、８ビツト（１６階調
）等の映像情報として全く同様の手順で階調表示ができ
る。さらに１階調のかわりに色信号とするか、又は色信
号に対応して３画面分の画面メモリを有し各色毎に同じ
手順を踏めばカラー表示も行う事ができる。

ト）発明の効果 以上の如く表示信号の立場からみて上下に２分割された
ドツトマトリクス表示器を駆動するにあた〕１画素数と
等しい記憶容量（即ち１画面分）の画面メモリの利用タ
イミングとして書込、主画面読出、書込、下画面読出を
１ｆイクルとして繰返し、その書込と主画面読出のアド
レスカウンタを共通とするものであるから１画面メモリ
の容量もその周辺回路も比較的少なく、そのメモリ書込
速度の半分の速度で表示用情報転送が行えるから画像が
ちらつかず、さらに１画面分の書込時間で１画面分読出
すことができるから画像に不自然さがない。

【図面の簡単な説明】

ＩＪ１図は本発明実施例の画像表示装置のブロック図で
、第２図はその要部タイミングチャートである。 （１］・・・液晶表示器、（２）・・・ドライバ、　（
３）（３）・・・画面メモリ、（４）・・・第１のアド
レスカウンタ、（５）・・・第２のアドレスカウンタ、
（６１Ｌ）（６ｂ）・・・セレクタ。 （７）（７）・・・初期設定手段、（８）・・・画像処
理回路、（９ａ）（９ｂ）・・・タイミング手段）、（
１（１・・・制御手段。 １１イ・・・発振回路、　１ｎｃａ−・ゲート手段、　
（１３・・・タイミング手段、　（１４１・・・変換器
、α５９ＵＳ・・・逆変換器、　Ｃ１６１（１７）・・
・ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 １）上下に２分割されたドットマトリクスからなる液晶
   表示器と、液晶表示器のドットに対応した画素情報を、
   画面分記憶できる画面メモリと、画面メモリの書込と上
   画面に対応する画素情報の読出しをするための第１のア
   ドレスカウンタと、画面メモリの下画面に対応する画素
   情報を読出すための第２のアドレスカウンタと、画面メ
   モリの書込と上画面又は下画面の読出しを交互に行うた
   めに画面メモリと第１、第２のアドレスカウンタの出力
   を制御するタイミング手段とを具備した事を特徴とする
   画像表示装置。 ２）前記タイミング手段の前記第１のアドレスカウンタ
   の出力の制御は画面メモリの書込の出力に対し上画面の
   読出しは４ビット分シフトさせて出力させる事を特徴と
   する前記特許請求の範囲第４項記載の画像表示装置。