JP2585509B2 - デイスプレイ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフラットパネルディスプレイ装置に係り、特
にフレームメモリからデータ線ドライバへの表示データ
の読み出しを高速に行なうバースト転送手段を有し、CP
UやDMAコントローラから画面操作のためにフレームメモ
リに対して行なうメモリ操作期間の割り当て比を多くと
ることのできるディスプレイ装置に関する。

〔従来の技術〕

コンピュータの端末などに用いられるディスプレイ装
置は、ディスプレイ専用のフレームメモリを有し、その
内容を20ms程度の周期（フレーム周期と呼ぶ）で次々に
書き換え、表示を行うことによって画面表示を行うもの
が一般的である。この場合、フレームメモリからディス
プレイ画面への表示データの読み出し動作、及びCPUに
よるフレームメモリの表示データの書き換え動作をいか
に効率よく、かつ迅速に行なうかがディスプレイ装置の
性能を決定する。

上記のような方式による従来のディスプレイ装置は、
ディスプレイ画面を例えば横512、縦352の画素と呼ばれ
る格子領域に分割しそれぞれの画素に対して例えば１ビ
ット割り当て、“1"ならばその画素を光らせ、“0"なら
ば光らせないというようにしてディスプレイを行なう。
そのための表示データを一次的に記憶させるのがフレー
ムメモリである、フレームメモリはディスプレイ画面の
１画面分の画素数に対応して、上記例の場合512×352ビ
ットのメモリ容量を持っている。そしてCPUはまずフレ
ームメモリに表示データを書き込む。その後、フレーム
メモリから１画素分ずつ順に表示データを読み出しディ
スプレイ画面に与える。この場合、一般にディスプレイ
画面上では画面の左上の画素から横方向に順に表示を行
い、各横１行（１ラスタと呼ぶ）の表示が終わる毎に１
ラスタ下の表示を行う。以上の表示を繰り返すことによ
りフレームメモリから１画面分のすべての表示データが
読み出され、ディスプレイ画面に表示される。そして１
画面分の表示が完了したら再びフレームメモリの最初の
アドレスから読み出しを繰り返す。このような動作を高
速に行うことによって、視覚的に連続な画面表示を可能
としており、この方式はラスタスキャン方式と呼ばれて
いる。

〔発明が解決しようとする問題〕

以上のようなラスタスキャン方式は、主にCRTディス
プレイ装置などに用いられており、１ラスタ（横１行51
2画素）の表示は56μｓ（56×10^-6秒）程度を１周期
（水平同期周期と呼ぶ）として行ない、これにより１画
面分の表示のための１フレーム周期は56μｓ×352ラス
タに余裕のための時間を加えて20ms（20×20^-3秒）程度
となる。この場合、１ラスタの表示においてフレームメ
モリから１ラスタ分（512画素分＝512ビット分）の表示
データを順に読み出し、ディスプレイ画面に供給するの
に必要な時間は、１ラスタの表示のための１水平同期周
期56μｓの90％以上を占めている。従ってフレームメモ
リからディスプレイ画面へ表示データの読み出し操作が
行われていない時間は、各ラスタ表示における水平同期
周期の10％弱の時間と、各フレーム周期における余裕時
間（20ms−56μｓ×352ラスタ）のみである。第５図に
その様子を示す。第５図は横方向１ラスタ（ラスタｎ）
の表示操作のための時間、すなわち１水平同期周期が56
μｓであり、各ラスタずつ走査してゆき縦方向に上から
下まで、352ラスタの表示走査が終わるまでの時間、す
なわち１フレーム周期が20msであることを表している。
このうちのフレームメモリからディスプレイ画面へ表示
データの読み出し操作が行われている時間は斜線部を占
めている。

この時、フレームメモリからの１ラスタ分（512画素
分＝512ビット分）の表示データの読み出しは、１ワー
ド分すなわち16画素分＝16ビット分ずつパラレルに行わ
れる。従って、１ラスタ分（512ビット分）は32ワード
分が順に読み出されることになる。そして、上記32ワー
ドの表示データをフレームメモリから読み出すために１
水平同期周期56μｓの90％以上が必要なため、１ワード
の表示データをフレームメモリから読み出すために必要
とすると時間は、第５図に示すように56μｓ×0.9÷32
≒1.5〜1.6μｓ程度となる。

以上のようにしてフレームメモリから読み出された表
示データは１ビット、すなわち１画素ずつ順に表示され
る。このため、ラスタスキャン方式における上記表示の
データの読み出しは、ディスプレイへの表示速度に合わ
せて行なわなければならず、このために上記表示データ
のフレームメモリからの読み出しに必要な時間が１水平
同期周期56μｓの90％以上を占めてしまうのである。

次に、第５図において斜線部以外の部分はフレームメ
モリからの表示データの読み出し操作は行われておら
ず、画面の水平・垂直同期と帰線消去のためなどに用い
られるが、その時間は全体の動作時間の高々10％程度し
か残っていない。一方CPUがフレームメモリに対して表
示データの読み出しや書き換えなどのメモリ操作を行う
場合、フレームメモリからディスプレイ画面へ表示デー
タが読み出されている第５図の斜線部の時間内はCPUは
フレームメモリに対してメモリ操作を行えないため、こ
のメモリ操作のために使える時間は第５図の斜線図の時
間以外の10％程度の時間に限られてしまう。このような
状況において例えばCPUによってフレームメモリ内の１
画面分の表示データを消去することを考えてみる。この
ためにCPUが必要とする実効的な時間は一般に0.1s程度
であるが、CPUが使える時間が全体の10％＝2ms程度なの
で、実際には１画面分の表示データの消去には（0.1s/2
ms）×20ms＝1s程度かかってしまう。そしてこの間にも
20msのフレーム周期でフレームメモリからディスプレイ
画面へ繰り返し表示データが読み出されるため、CPUが
フレームメモリに対して表示データの消去を行っている
1s程度の間はフレームメモリからディスプレイ画面へ読
み出される表示データは消去途中のデータとなってい
る。このためこの間はディスプレイ画面がちらついてし
まうなどの問題点があった。このような問題はCPUから
フレームメモリに対して行う他のメモリ操作の場合にも
生じメモリ操作のための時間が十分に確保できないため
に十分な画面操作速度を得られないという大きな欠点が
あった。

このような問題点を解決するための一方式として、フ
レームメモリを２画面分用意し、CPUがメモリ操作を行
うフレームメモリを独立にし、メモリ操作が終わったら
そちらのフレームメモリに表示を切り換えるというよう
な方式が考えられるが、フレームメモリを２画面分用意
しなければならずコストが非常に高くつくという問題点
があった。

また他の一方式として、CPUによるメモリ操作と、画
面表示のための読み出し操作とを一周期毎に交互に行う
方式も提案されているが、２つの操作を交互に行うため
に同期をとる必要が生じ、例えば代表的なCPUとしてイ
ンテル社の16ビットマイクロプロセッサi8086などで
は、メモリ操作を非同期で行うため、画面表示と同期を
とるための複雑な回路を必要とする欠点を有し、実用化
された例は殆どないのが現状である。

本発明は上記問題点を解決するために、ディスプレイ
装置としてラスタスキャン方式のものではなく横１ライ
ンずつ同時に表示を行なうフラットパネルディスプレイ
装置を用い、フレームメモリから上記各横１ラインずつ
の表示データをそれらのバッファであるデータ線ドライ
バへバースト転送により一括して高速に読み出すことに
より、フレームメモリが表示データの読み出しに占有さ
れる時間を短縮し、それによってCPU等のフレームメモ
リ操作時間を増すことができ，コストの上昇をまねくこ
となく高速な画面操作を可能とするディスプレイ装置を
提供することを目的とする。

〔問題を解決するための手段〕

本発明は、上記問題点を解決するために、表示データ
を表示するフラットパネルディスプレイと、そのフラッ
トパネルディスプレイにおいて表示を行うべき表示デー
タを、複数ビット単位の並列データとして同時に書き込
み、あるいは読み込みを行う第１の記憶手段と、その第
１の記憶手段に記憶された表示データについて、フラッ
トパネルディスプレイに対する１ライン分の表示データ
を、第１の記憶手段より複数ビット単位の並列データ毎
に読み出し、その複数ビット単位の並列データ毎に連続
的にバースト転送する転送手段と、その転送手段より転
送されたフラットパネルディスプレイに対する１ライン
分の表示データを、複数ビット単位の並列データ毎に記
憶する第２の記憶手段と、その第２の記憶手段に記憶さ
れた１ライン分の表示データを、フラットパネルディス
プレイに並列的に転送し、表示せしめる駆動手段とを有
することを特徴とするディスプレイ装置を提供するもの
である。

〔作用〕

上記手段において、まず、前記フラットパネルディス
プレイにおいて表示を行うべき各１ライン分の表示デー
タは前記転送手段によって前記第１の記憶手段から前記
第２の記憶手段に高速にバースト転送される。従って、
上記のようにして高速バースト転送が行なわれた他の期
間においては外部の制御装置が前記第１の記憶手段に対
して記憶内容の消去、書き換えなどの操作を行なうこと
を可能としている。

また、上記転送手段によって第２の記憶手段にバース
ト転送された１ライン分の表示データは、前記駆動手段
によって前記フラットパネルディスプレイにパラレルに
転送され１ライン分が同時に表示される。上記動作が各
ライン毎に操り返され、前記フラットパネルディスプレ
イにおける画面表示が行なわれる。

〔実 施 例〕

以下、本発明の実施例につき、詳細に説明を行なう。

第１図は本発明によるディスプレイ装置の全体的な構
成図である。ディスプレイ制御回路１はCPU2と相互に接
続され、ディスプレイ制御回路１からCPU2へは待機信号
１−1,逆方向へはメモリ操作要求信号２−１が供給され
る。尚CPU2は、DMAコントローラとしての機能を含むこ
とができ、その場合にこのCPU2の機能は、例えば第１図
のディスプレイ装置に接続される特には図示しない周辺
装置が、不図示のインタフェースを介し、フレームメモ
リ５に対し直接メモリ操作を行う場合に、DMAコントロ
ーラとして直接メモリ操作を行うものある。またディス
プレイ制御回路１は表示アドレス発生回路３及びアドレ
ス選択回路４に接続され、各々アドレス発生クロック１
−２、アドレス選択信号１−３を供給する。さらにディ
スプレイ制御回路１はデータ線ドライバ７及びスキャン
線ドライバ８に接続され、アドレス発生クロック１−
５、ラッチ信号１−６、ドライバ制御信号１−７および
スキャン線ドライバ制御信号１−４を供給する。

CPU2及び表示アドレス発生回路３からは各々アドレス
信号２−２、３−１がアドレス選択回路４へ供給され
る。アドレス選択回路４からはフレームメモリ５にアド
レス信号４−１が供給される。フレームメモリ５はデー
タ線ドライバ７と双方向バスバッファ６に相互に接続さ
れ、表示データ５−１がフレームメモリ５からデータ線
ドライバ７と双方向バスバッファ６へ供給され、双方向
バスバッファ６はCPU2との間で相互に接続され、データ
信号２−３をフレームメモリ５に供給する。データ線ド
ライバ７及びスキャン線ドライバ８はフラットパネルデ
ィスプレイ９と接続され、各々データ線７−１及びスキ
ャン線８−１が接続される。

以上のような構成のディスプレイ装置について、第２
図のタイムチャートを用いて動作の説明を行う。まず、
フラットパネルディスプレイ９は横（１ライン）512×
縦352画素から構成されている。フラットパネルディス
プレイ９は、従来のラスタスキャン方式のディスプレイ
のように１画素ずつ左から右に順次表示を行ない横１行
（１ラスタ）の表示が終了したら次の行の表示を行なう
という方式ではなく、まず、データ線ドライバ７に横１
ライン分の表示データを読み込んだ後、横１ラインの表
示を同時に行ない続いて次のラインの表示を同様にして
行なうという方式のものである。従ってラスタスキャン
方式のように表示データの読み込みをその表示速度に合
わせて行なう必要がなく、横１ライン分の表示データを
あらかじめ一括してデータ線ドライバ７に読み込んでお
くというような動作が可能である。

次に、フレームメモリ５は上記フラットディスプレイ
９の各画素について各々１ビット、合計512×352ビット
のメモリ容量を持つものとする。フレームメモリ５にお
ける表示データの記憶は横16画素に対応した16ビット
（＝１ワード）を単位として行われ、データ線ドライバ
７への表示データ５−１の転送もワード単位でパラレル
に行われる。

いま、フラットパネルディスプレイ９における横１ラ
インの表示動作は、ディスプレイ制御回路１において生
成される水平同期信号▲▼によって制御さ
れ、その周期は56μｓとする（第２図（ａ））。▲
▼の立ち上がりに同期して、まずアドレス選択信
号１−３が10μｓの間立ち上がる（第２図（ｂ））。こ
の間を表示データを32ワード（＝512ビット）一括して
読み出すバースト転送期間とする。このバースト転送期
間にアドレス選択回路４は表示アドレス発生回路３から
供給されるアドレス信号３−１を選択する（第２図
（ｃ））。

表示アドレス発生回路３は、この期間にディスプレイ
制御回路１からのアドレス発生クロック１−２によって
１ライン＝32ワード分の表示データのアドレス信号３−
１を順次発生する。これによってフレームメモリ５から
は表示データ５−１が32ワード次々と読み出され、デー
タ線ドライバ７に転送される。表示データ転送クロック
１−５は各表示データの読み出しに同期してデータ線ド
ライバ７に供給される。従って、アドレス発生クロック
１−２及び表示データ転送クロック１−５はバースト転
送期間の10μｓの間に0.3μｓ周期で32個発生される
（第２図（ｄ））。なお、上記クロック周期は、フレー
ムメモリ５を構成する半導体メモリの１ワードの読み出
し速度の性能が0.3μｓ程度であることによる。

データ線ドライバに供給された表示データ５−１は表
示データ転送クロック１−５によってデータ線ドライバ
７内部のワード幅シフトレジスタに転送され、表示デー
タ転送クロック１−５が与えられる度に該ワード幅シフ
トレジスタの中をワード単位で順次シフトされていく。
バースト転送によって32ワードが該ワード幅シフトレジ
スタに満たされると、次のバースト転送が開始される前
にディスプレイ制御回路１からラッチ信号１−６が同じ
くデータ線ドライバ７内部のラッチにあたえられ、上記
シフトデータが該ラッチに記憶される（第２図
（ｅ））。従って、このラッチは１ライン＝512ビット
＝32ワード分の表示データをパラレルに記憶することが
できる。

以上のバースト転送が終了すると、アドレス選択信号
１−３は立ち下がり（第２図（ｂ））、アドレス選択回
路４はCPU2からのアドレス信号２−２を選択する（第２
図（ｃ））。これによってフレームメモリ５はCPU2に接
続され、水平同期周期56μｓからバースト転送期間の10
μｓを除いた残りの46μｓの期間、CPU2がフレームメモ
リ５にたいしてアドレス信号２−２及びデータ信号２−
３によってメモリ操作を行うことができる。なお、CPU2
はメモリ操作に際して予めメモリ操作要求信号２−１を
ディスプレイ制御回路１に出力する。ここでCPU2がもし
バースト転送期間10μｓの間にメモリ操作要求信号２−
１をディスプレイ制御回路１に出した場合、ディスプレ
イ制御回路１は表示データの読み出し（バースト転送）
が終了するまで待機信号１−１をCPU2に出力して待機さ
せる。そしてバースト転送が終了した後に、待機信号１
−１を解除してCPU2はメモリ操作に入る。

以上のように、１水平同期周期56μｓのうち、フレー
ムメモリ５が１ラスタ分の表示データの読み出しに占有
される時間は10μｓであり、残りの46μｓの期間はCPU2
によるメモリ操作に充てることができる（第２図
（ｆ））。

１ライン分の表示データがデータ線ドライバ７内部の
ワード幅シフトレジスタからのラッチに記憶されると
（第２図（ｇ））、続いてディスプレイ制御回路１から
同じくデータ線ドライバ７内部のドライバにドライバ制
御信号１−７が出力されて、上記ラッチに記憶された表
示データに従ってデータ線７−１に各々表示データ電圧
が印加される。これと共にディスプレイ制御回路１から
スキャン線ドライバ９にスキャン線ドライバ制御信号１
−４が出力されて、スキャン線８−１からフラットパネ
ルディスプレイ９の対応する横１ライン（スキャンライ
ン）にスキャンパルスが印加される。このスキャンパル
スと上記データ線７−１に印加された表示データ電圧に
よって横１ライン分の表示が行なわれる。なお、ラッチ
の出力から上記ドライバに出力される表示データは、１
つ前の水平同期周期においてフレームメモリ５からバー
スト転送されたものであり、従ってｎ番目の水平同期周
期においては、ラインｎ−１のディスプレイ表示が行な
われる（第２図（ｇ））。そして、上記表示動作と並行
してデータ線ドライバ７内部のワード幅シフトレジスタ
には、ｎ番目の水平同期周期の表示データ転送クロック
１−５（第２図（ｄ））によって、次の、ラインｎの表
示データが読み込まれる。

以上の１ラインの動作を352ラインについて順次繰り
返し、１画面の表示を行う。352回の以上の動作が終了
すると、表示アドレス発生回路１−２、スキャン線ドラ
イバ８等を初期化して、再びフレームメモリ５の最初の
アドレスからの表示データの読み出し動作を繰り返す。

第３図は本実施例における効果を説明するための図で
ある。この図の意味は従来説明における第５図の場合と
全く同様である。従来のディスプレイ装置においては、
第５図に示したように、フレームメモリがディスプレイ
画面への表示データの読み出し操作に占有される時間は
全体の90％近くにもなる。これに対して本実施例による
と第３図に示すように、上記占有時間は全体の20〜25％
程度に抑えることができる。これは前記の各ラスタにお
ける水平同期周期56μｓのうち、フレームメモリ表示が
データの読み出し操作に占有される時間をバースト転送
によって10μｓに抑制したことによる。従って残りの75
〜80％の時間をCPUやDMA（ダイレクトメモリアクセス）
コントローラ等による表示データの書き換えや、消去等
のメモリ操作に割り当てることができ、画面操作速度を
大幅に向上させることができる。

一例として、１ワード＝16画素の表示データの消去に
対してCPUのメモリ操作が10μｓ要すると仮定した場合
の従来方式との比較を行ってみる。いま、１画面の表示
を行うフレーム周期は20ms、表示画面は512×352画素の
ディスプレイとする。このとき１画面分を消去するのに
必要なフレーム数Ｆは次式で与えられる。

この式において、１フレーム当たりのCPUメモリ操作
割り当て時間は従来方式では１フレーム周期の高々10％
程度なので約2msであり、本実施例においては１フレー
ム周期の75〜80％となり少なくとも約15msは確保でき
る。従って各々上記Ｆの値は、 となり、時間に換算すれば、 従来方式 20ms×56＝1120ms 本実施例 20ms× 8＝ 160ms となる。従って１画面分のフレームメモリ内の表示デー
タの内容を消去するのに従来方式では1s以上かかってい
たのが、本実施例では0.2s以下で済み、これによって画
面消去時におけるちらつき等をなくすことができる。ま
た、他の書き換え等のメモリ操作も本発明によれば従来
の７〜８倍の操作速度で行うことができ、ディスプレイ
装置としての応答性を改善できる。

なお、本実施例においてはデータ線ドライバへの転送
を１ワード＝16ビット幅で行うとしたが、その他のビッ
ト幅としてもよいことは明らかである。また、一回のバ
ースト転送で１ラスタ分（＝32ワード）の転送を行わせ
たが、いくつかのバースト転送に分割、もしくはCPUの
空き時間を有効に利用してバースト転送を行っても同様
である。

すなわち、第４図に示すように１水平同期周期内でCP
Uの空き時間を見つけ、表示データをフレームメモリか
ら読み出しバースト転送を行なう。そして、残った表示
データについては、同一水平同期周期内で、CPUからの
フレームメモリ操作要求があってもCPUを強制的に待機
させ、残りの表示データをバースト転送する。以上のよ
うな動作により、CPUの空き時間を有効に利用すること
ができる。

〔効 果〕

本発明によれば、フラットパネルディスプレイ装置に
おけるデータ線ドライバへの表示データの転送を高速バ
ースト転送によって１ライン分一括して行なうことによ
り、フレームメモリが表示データの読み出しに占有され
る時間を短縮させることができ、それによりCPU等から
のフレームメモリ操作時間を増すことが可能となる。ま
た、従来のディスプレイ装置で問題となったコスト上昇
や複雑な回路を用いることなく、画面操作速度を向上さ
せることが可能となる。

【図面の簡単な説明】 第１図は本発明によるディスプレイ装置の全体的な構成
図、 第２図は本発明によるディスプレイ装置の動作タイミン
グチャート、 第３図は本発明によるディスプレイ装置の効果の説明
図、 第４図は本発明によるディスプレイ装置の他の実施例の
効果の説明図、 第５図は従来のディスプレイ装置の動作とその問題点の
説明図である。 １……ディスプレイ制御回路 ２……CPU、DMAコントローラ ３……表示アドレス発生回路 ４……アドレス選択回路 ５……フレームメモリ ７……データ線ドライバ ９……フラットパネルディスプレイ １−２……アドレス発生クロック １−３……アドレス選択信号 １−５……表示データ転送クロック ３−１、４−１……アドレス信号 ５−１……表示データ

フロントページの続き (72)発明者 山口 久 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 木栖 慎太郎 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭59−170890（ＪＰ，Ａ) 特開 昭59−166918（ＪＰ，Ａ) 特開 昭58−140790（ＪＰ，Ａ) 特開 昭57−129488（ＪＰ，Ａ) 特開 昭57−20831（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータ線と複数のスキャン線を有
   し、表示データを表示するフラットパネルディスプレイ
   と、 前記スキャン線の切り換えを同期させるための水平同期
   信号を生成する水平同期信号生成手段と、 前記フラットパネルディスプレイにおいて表示を行うべ
   き前記表示データを記憶するとともに、供給されるアド
   レスデータに従って、複数ビット単位の並列データが書
   き込まれ又は読み出される第１の記憶手段と、 前記フラットパネルディスプレイに対する１ライン分の
   表示データに対応する記憶データ長を有し、前記複数ビ
   ット単位の並列データとしてバースト転送されてくる表
   示データを、所定の転送クロックに同期して前記複数ビ
   ット単位でシフトさせながら順次記憶するシフトレジス
   タ手段と、 前記第１の記憶手段に記憶された表示データを前記シフ
   トレジスタ手段にバースト転送させるための読出しアド
   レスデータを発生する第１のアドレス発生手段と、 前記第１の記憶手段に対して表示データの書き込み又は
   読み出しをするためのアドレスデータを発生する第２の
   アドレス発生手段と、 前記第１のアドレス発生手段が発生する読出しアドレス
   データと前記第２のアドレス発生手段が発生するアドレ
   スデータの何れかを選択して前記第１の記憶手段に供給
   するアドレス選択手段と、 前記シフトレジスタ手段に記憶された前記１ライン分の
   表示データをラッチする第２の記憶手段と、 前記水平同期信号に同期したバースト転送期間におい
   て、前記第１のアドレス発生手段に対して前記読出しア
   ドレスデータの発生を指示し、前記シフトレジスタ手段
   に対して前記バースト転送されるデータの取込みを指示
   し、前記アドレス選択手段に対して前記第１のアドレス
   発生手段が発生する読出しアドレスデータの選択を指示
   し、前記バースト転送期間以外の期間において、前記ア
   ドレス選択手段に対して前記第２のアドレス発生手段が
   発生するアドレスデータの選択を指示する制御手段と、 前記第２の記憶手段に記憶された前記１ライン分の表示
   データを、前記水平同期信号に基づいて前記フラットパ
   ネルディスプレイに並列的に転送し、表示させるディス
   プレイ駆動手段と、 を有することを特徴とするディスプレイ装置。
2. 【請求項２】前記制御手段は、前記水平同期信号生成手
   段が生成する水平同期信号に同期し該水平同期信号によ
   って規定される１つの水平同期期間内の複数のバースト
   転送期間のそれぞれにおいて、前記第１のアドレス発生
   手段に対して前記読出しアドレスデータの発生を分割し
   て指示し、前記シフトレジスタ手段に対して前記バース
   ト転送されるデータの取込みを分割して指示し、前記ア
   ドレス選択手段に対して前記第１のアドレス発生手段が
   発生する読出しアドレスデータの選択を分割して指示
   し、前記複数のバースト転送期間以外の期間において、
   前記第２の記憶手段に対して前記シフトレジスタ手段に
   記憶された前記１ライン分の表示データのラッチを指示
   し、前記アドレス選択手段に対して前記第２のアドレス
   発生手段が発生するアドレスデータの選択を指示する、 ことを特徴とする特許請求の範囲第１項に記載のディス
   プレイ装置。