JPH06202616A - 画像表示制御装置 - Google Patents
画像表示制御装置Info
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- JPH06202616A JPH06202616A JP5001017A JP101793A JPH06202616A JP H06202616 A JPH06202616 A JP H06202616A JP 5001017 A JP5001017 A JP 5001017A JP 101793 A JP101793 A JP 101793A JP H06202616 A JPH06202616 A JP H06202616A
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Abstract
(57)【要約】
【目的】 デュアルポートメモリの必要数を少なくし、
かつ、デュアルポートメモリの表示データ書き換え効率
の良さを活かし高速に表示データを画像表示装置に出力
する。 【構成】 画像表示制御装置内にＣＰＵ１から与えられ
た表示データのアドレスが上画面用アドレスである場合
は、メモリアドレス制御部内７のロウアドレスカウンタ
の最下位ビットを０に固定し、また、与えられた表示デ
ータのアドレスが下画面用アドレスである場合は、前記
ロウアドレスカウンタの最下位ビットを１に固定するこ
とにより２分割画面パネルの上画面用表示データと下画
面用表示データをデュアルポートメモリ１５に１ライン
ずつ交互に保持することを可能とした。
かつ、デュアルポートメモリの表示データ書き換え効率
の良さを活かし高速に表示データを画像表示装置に出力
する。 【構成】 画像表示制御装置内にＣＰＵ１から与えられ
た表示データのアドレスが上画面用アドレスである場合
は、メモリアドレス制御部内７のロウアドレスカウンタ
の最下位ビットを０に固定し、また、与えられた表示デ
ータのアドレスが下画面用アドレスである場合は、前記
ロウアドレスカウンタの最下位ビットを１に固定するこ
とにより２分割画面パネルの上画面用表示データと下画
面用表示データをデュアルポートメモリ１５に１ライン
ずつ交互に保持することを可能とした。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュー
タ、ワードプロセッサ、ワークステーションなどにおい
て、ビデオメモリ（ＶＲＡＭ）としてデュアルポートメ
モリを用いた画像表示制御装置に関するものである。
タ、ワードプロセッサ、ワークステーションなどにおい
て、ビデオメモリ（ＶＲＡＭ）としてデュアルポートメ
モリを用いた画像表示制御装置に関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータ、ワード
プロセッサ、ワークステーションのディスプレイパネル
の品質向上が進み、液晶をはじめとする表示パネルの需
要拡大に伴い、画像表示システムなどの制御装置の需要
が伸びている。また、表示画面のサイズも大型化してお
り、表示データの書き換え効率が良いデュアルポートメ
モリが使用されるようになってきた。
プロセッサ、ワークステーションのディスプレイパネル
の品質向上が進み、液晶をはじめとする表示パネルの需
要拡大に伴い、画像表示システムなどの制御装置の需要
が伸びている。また、表示画面のサイズも大型化してお
り、表示データの書き換え効率が良いデュアルポートメ
モリが使用されるようになってきた。
【０００３】大画面表示の場合、上下２分割表示パネル
を用いることが多い。上下２分割表示パネルとは、１つ
の表示画面を上下に２分割して表示する表示パネルのこ
とであり、上画面、下画面を同時に表示することにより
デューティ比を２倍にあげ、コントラスト比を大きくし
ている。
を用いることが多い。上下２分割表示パネルとは、１つ
の表示画面を上下に２分割して表示する表示パネルのこ
とであり、上画面、下画面を同時に表示することにより
デューティ比を２倍にあげ、コントラスト比を大きくし
ている。
【０００４】以下に従来のデュアルポートメモリを使用
した画像表示制御装置について図面を参照しながら説明
する。図２は、従来の画像表示制御装置のブロック図で
ある。図２において、３０は中央制御装置（以下ＣＰＵ
と称す）、３１は前記ＣＰＵ３０のメモリアドレス制御
信号Ａ、３２は前記ＣＰＵ３０により出力された前記メ
モリアドレス制御信号Ａ３１によって制御されるメモリ
アドレス制御部である。３３はＣＰＵ３０のデータバス
信号、３４はデータ制御部、３５はＣＰＵ３０により出
力される制御出力信号Ａ、３６はＣＰＵ３０により出力
される制御出力信号Ｂ、３７は制御信号制御部である。
３８は制御信号制御部３７より出力されるＣＰＵウエイ
ト信号、３９は描画制御部である。４０はデータ制御部
３４のメモリデータバス信号、４１はメモリアドレス制
御部３２のメモリアドレス制御信号Ｂ、４２は制御信号
制御部３７のメモリ制御信号、４３、４４はメモリアド
レス制御信号Ｂ４１とメモリ制御信号４２によって制御
される上画面用デュアルポートメモリ（Ｕ）と下画面用
デュアルポートメモリ（Ｌ）である。４５は制御出力信
号Ａ３５とデータバス信号３３によって制御される表示
データ読み出し制御部、４６は表示データをデュアルポ
ートメモリ（Ｕ）４３やデュアルポートメモリ（Ｌ）４
４内のランダムメモリからシフトレジスタへデータを転
送するタイミングを発生する転送制御信号、４７は転送
するアドレスを出力する転送アドレス信号、４８はデュ
アルポートメモリ（Ｕ）４３とデュアルポートメモリ
（Ｌ）４４からシフトレジスタにある表示データを読み
出すための表示データシフト信号である。４９はデュア
ルポートメモリ（Ｕ）４３のシフトレジスタからのシリ
アル表示データ信号（Ｕ）、５０はデュアルポートメモ
リ（Ｌ）４４のシフトレジスタからのシリアル表示デー
タ信号（Ｌ）である。５１は表示データ読み出し制御部
４５より出力された表示データ出力タイミング信号であ
る。５２はシリアル表示データ信号（Ｕ）４９とシリア
ル表示データ信号（Ｌ）５０を表示データ出力タイミン
グ信号５１によって表示データとして出力する表示デー
タ出力制御部である。５３は画像表示装置である。５４
は表示データ出力制御部５２が画像表示装置５３に出力
した表示データ出力信号であり、５５は画像表示制御装
置である。
した画像表示制御装置について図面を参照しながら説明
する。図２は、従来の画像表示制御装置のブロック図で
ある。図２において、３０は中央制御装置（以下ＣＰＵ
と称す）、３１は前記ＣＰＵ３０のメモリアドレス制御
信号Ａ、３２は前記ＣＰＵ３０により出力された前記メ
モリアドレス制御信号Ａ３１によって制御されるメモリ
アドレス制御部である。３３はＣＰＵ３０のデータバス
信号、３４はデータ制御部、３５はＣＰＵ３０により出
力される制御出力信号Ａ、３６はＣＰＵ３０により出力
される制御出力信号Ｂ、３７は制御信号制御部である。
３８は制御信号制御部３７より出力されるＣＰＵウエイ
ト信号、３９は描画制御部である。４０はデータ制御部
３４のメモリデータバス信号、４１はメモリアドレス制
御部３２のメモリアドレス制御信号Ｂ、４２は制御信号
制御部３７のメモリ制御信号、４３、４４はメモリアド
レス制御信号Ｂ４１とメモリ制御信号４２によって制御
される上画面用デュアルポートメモリ（Ｕ）と下画面用
デュアルポートメモリ（Ｌ）である。４５は制御出力信
号Ａ３５とデータバス信号３３によって制御される表示
データ読み出し制御部、４６は表示データをデュアルポ
ートメモリ（Ｕ）４３やデュアルポートメモリ（Ｌ）４
４内のランダムメモリからシフトレジスタへデータを転
送するタイミングを発生する転送制御信号、４７は転送
するアドレスを出力する転送アドレス信号、４８はデュ
アルポートメモリ（Ｕ）４３とデュアルポートメモリ
（Ｌ）４４からシフトレジスタにある表示データを読み
出すための表示データシフト信号である。４９はデュア
ルポートメモリ（Ｕ）４３のシフトレジスタからのシリ
アル表示データ信号（Ｕ）、５０はデュアルポートメモ
リ（Ｌ）４４のシフトレジスタからのシリアル表示デー
タ信号（Ｌ）である。５１は表示データ読み出し制御部
４５より出力された表示データ出力タイミング信号であ
る。５２はシリアル表示データ信号（Ｕ）４９とシリア
ル表示データ信号（Ｌ）５０を表示データ出力タイミン
グ信号５１によって表示データとして出力する表示デー
タ出力制御部である。５３は画像表示装置である。５４
は表示データ出力制御部５２が画像表示装置５３に出力
した表示データ出力信号であり、５５は画像表示制御装
置である。
【０００５】以上のように構成された画像表示制御装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【０００６】まず、ＣＰＵ３０は制御出力信号Ａ３５と
データバス信号３３により描画制御部３９を用いデュア
ルポートメモリ（Ｕ）４３、デュアルポートメモリ
（Ｌ）４４に表示データを書き込む。この時、描画制御
部３９は表示データ読み出し制御部４５が出力する転送
制御信号４６、転送アドレス信号４７とＣＰＵ３０が出
力する制御出力信号Ａ３５、データバス信号３３を入力
するタイミングによってＣＰＵウエイト信号３８を出力
しタイミングを調整する。次に表示データ読み出し制御
部４５はＣＰＵ３０に設定された通り転送制御信号４
６、転送アドレス信号４７を出力し描画制御部３９のメ
モリ制御信号４２、メモリデータバス信号４０によって
デュアルポートメモリ（Ｕ）４３、デュアルポートメモ
リ（Ｌ）４４内のランダムメモリからシフトレジスタへ
データを転送した後、表示データシフト信号４８に従っ
て表示データを読み出す。表示データ出力制御部５２は
読み出したシリアル表示データ信号（Ｕ）４９とシリア
ル表示データ信号（Ｌ）５０を表示データ出力タイミン
グ信号５１に従って取り込み画像表示データに変換しな
がら表示データ出力信号５４を画像表示装置５３に出力
する。
データバス信号３３により描画制御部３９を用いデュア
ルポートメモリ（Ｕ）４３、デュアルポートメモリ
（Ｌ）４４に表示データを書き込む。この時、描画制御
部３９は表示データ読み出し制御部４５が出力する転送
制御信号４６、転送アドレス信号４７とＣＰＵ３０が出
力する制御出力信号Ａ３５、データバス信号３３を入力
するタイミングによってＣＰＵウエイト信号３８を出力
しタイミングを調整する。次に表示データ読み出し制御
部４５はＣＰＵ３０に設定された通り転送制御信号４
６、転送アドレス信号４７を出力し描画制御部３９のメ
モリ制御信号４２、メモリデータバス信号４０によって
デュアルポートメモリ（Ｕ）４３、デュアルポートメモ
リ（Ｌ）４４内のランダムメモリからシフトレジスタへ
データを転送した後、表示データシフト信号４８に従っ
て表示データを読み出す。表示データ出力制御部５２は
読み出したシリアル表示データ信号（Ｕ）４９とシリア
ル表示データ信号（Ｌ）５０を表示データ出力タイミン
グ信号５１に従って取り込み画像表示データに変換しな
がら表示データ出力信号５４を画像表示装置５３に出力
する。
【０００７】
【発明が解決しようとする課題】しかしながら前記の従
来の構成では、上画面用デュアルポートメモリ（Ｕ）４
３と下画面用デュアルポートメモリ（Ｌ）４４の２つが
必要であり、メモリの使用数が多いという課題を有して
いた。また、デュアルポートメモリを１つに削減した場
合、上下２分割表示パネルでは、アドレスの異なる上画
面、下画面の表示データを同時に表示するためにデュア
ルポートメモリから交互に上画面と下画面の表示データ
を読み出し表示データを一時記憶し、画像表示装置に同
時に上画面と下画面の表示データを出力するために内部
回路構成を複雑にするという欠点を有していた。
来の構成では、上画面用デュアルポートメモリ（Ｕ）４
３と下画面用デュアルポートメモリ（Ｌ）４４の２つが
必要であり、メモリの使用数が多いという課題を有して
いた。また、デュアルポートメモリを１つに削減した場
合、上下２分割表示パネルでは、アドレスの異なる上画
面、下画面の表示データを同時に表示するためにデュア
ルポートメモリから交互に上画面と下画面の表示データ
を読み出し表示データを一時記憶し、画像表示装置に同
時に上画面と下画面の表示データを出力するために内部
回路構成を複雑にするという欠点を有していた。
【０００８】本発明は前記従来の課題を解決するもの
で、デュアルポートメモリの必要数を減らし、かつ、内
部回路構成を複雑にすることなくデュアルポートメモリ
の表示データ書き換え効率の良さを活かし高速に表示デ
ータを画像表示装置に出力することのできる画像表示制
御装置を提供することを目的とする。
で、デュアルポートメモリの必要数を減らし、かつ、内
部回路構成を複雑にすることなくデュアルポートメモリ
の表示データ書き換え効率の良さを活かし高速に表示デ
ータを画像表示装置に出力することのできる画像表示制
御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明に係る画像表示制御装置は、以下のような構成
を有している。すなわち、デュアルポートメモリへデー
タを送るデータ制御部と、デュアルポートメモリへ制御
信号を入力しＣＰＵにウエイト信号を出力しメモリに制
御信号を出力する制御信号制御部と、ランダムメモリか
らシフトレジスタへデータを転送するタイミングを発生
する転送制御信号および転送するアドレスを指定する転
送アドレス信号を出力しデュアルポートメモリのランダ
ムメモリからシフトレジスタへデータを転送した後、表
示データを読み出す表示データ読み出し制御部と、高速
に表示データを画像表示装置に出力するために上画面用
表示データと下画面用表示データを１ラインずつ交互に
メモリに書き込むよう自身の内部に持つロウアドレスカ
ウンタのカウンタ値の最下位ビットを制御しＣＰＵから
入力されるメモリのアドレス値を変換しデュアルポート
メモリの新たなアドレスを生成し出力するメモリアドレ
ス制御部と、描画制御部及び前記表示データ読み出し制
御部により制御されたデュアルポートメモリのシリアル
表示データ信号を一時記憶する１個のレジスタと、前記
レジスタの出力である表示データ信号および前記デュア
ルポートメモリのシフトレジスタからのシリアル表示デ
ータ信号を表示データとして出力する表示データ出力制
御部とで構成されている。
に本発明に係る画像表示制御装置は、以下のような構成
を有している。すなわち、デュアルポートメモリへデー
タを送るデータ制御部と、デュアルポートメモリへ制御
信号を入力しＣＰＵにウエイト信号を出力しメモリに制
御信号を出力する制御信号制御部と、ランダムメモリか
らシフトレジスタへデータを転送するタイミングを発生
する転送制御信号および転送するアドレスを指定する転
送アドレス信号を出力しデュアルポートメモリのランダ
ムメモリからシフトレジスタへデータを転送した後、表
示データを読み出す表示データ読み出し制御部と、高速
に表示データを画像表示装置に出力するために上画面用
表示データと下画面用表示データを１ラインずつ交互に
メモリに書き込むよう自身の内部に持つロウアドレスカ
ウンタのカウンタ値の最下位ビットを制御しＣＰＵから
入力されるメモリのアドレス値を変換しデュアルポート
メモリの新たなアドレスを生成し出力するメモリアドレ
ス制御部と、描画制御部及び前記表示データ読み出し制
御部により制御されたデュアルポートメモリのシリアル
表示データ信号を一時記憶する１個のレジスタと、前記
レジスタの出力である表示データ信号および前記デュア
ルポートメモリのシフトレジスタからのシリアル表示デ
ータ信号を表示データとして出力する表示データ出力制
御部とで構成されている。
【００１０】
【作用】前記構成によって、デュアルポートメモリの必
要数を減らすことができ、かつ、高速に表示データを画
像表示装置に出力することができる画像表示制御装置を
構成することができる。
要数を減らすことができ、かつ、高速に表示データを画
像表示装置に出力することができる画像表示制御装置を
構成することができる。
【００１１】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例における画像表示
制御装置を示すブロック図である。図１において、１は
ＣＰＵ、２は前記ＣＰＵ１により出力される制御出力信
号Ａ、３は前記ＣＰＵ１により出力されるメモリアドレ
ス制御信号、４は前記ＣＰＵ１のデータバス信号、５は
前記ＣＰＵ１により出力される制御出力信号Ｂである。
６は画像表示装置であり、７は前記画像表示装置６に高
速に表示データを出力できるように自身の内部に持つロ
ウアドレスカウンタのカウンタ値の最下位ビットを制御
し前記ＣＰＵ１より出力されるメモリアドレス値を変換
し新たなメモリアドレスを生成し出力するメモリアドレ
ス制御部である。８はデータ制御部、９は制御信号制御
部、１０は前記制御信号制御部９により出力されるＣＰ
Ｕウエイト信号、１１は前記メモリアドレス制御部７と
データ制御部８及び制御信号制御部９により構成される
描画制御部である。１２は前記データ制御部８のメモリ
データバス信号、１３は前記制御信号制御部９により出
力されるメモリ制御信号、１４は前記メモリアドレス制
御部７により出力されるメモリアドレス制御信号、１５
は前記メモリデータバス信号１２とメモリ制御信号１３
とメモリアドレス制御信号１４によって制御されるデュ
アルポートメモリである。１６は制御出力信号Ａ２によ
って制御される表示データ読み出し制御部、１７は前記
表示データ読み出し制御部１６により出力される転送ア
ドレス信号、１８は前記表示データ読み出し制御部１６
により出力される表示データシフト信号、１９は前記表
示データ読み出し制御部１６により出力される転送制御
信号、２０，２１は前記表示データ読み出し制御部１６
により出力される表示データ出力タイミング信号Ａおよ
び表示データタイミング信号Ｂである。２２は前記デュ
アルポートメモリ１５のシフトレジスタからのシリアル
表示データ信号である。２３は前記デュアルポートメモ
リ１５から出力された前記シリアル表示データ信号２２
を一時記憶するレジスタである。２４は前記レジスタ２
３に表示データを一時記憶するタイミングを発生するレ
ジスタ制御信号である。２５は前記レジスタ２３から出
力された表示データ信号である。２６は前記デュアルポ
ートメモリ１５のシフトレジスタより出力されたシリア
ル表示データ信号である。２７は前記デュアルポートメ
モリ１５およびレジスタ２３からの表示データ信号２５
を表示データとして出力する表示データ出力制御部であ
る。２８は前記表示データ出力制御部２７が画像表示装
置６に出力した表示データ出力信号であり、２９は画像
表示制御装置である。
制御装置を示すブロック図である。図１において、１は
ＣＰＵ、２は前記ＣＰＵ１により出力される制御出力信
号Ａ、３は前記ＣＰＵ１により出力されるメモリアドレ
ス制御信号、４は前記ＣＰＵ１のデータバス信号、５は
前記ＣＰＵ１により出力される制御出力信号Ｂである。
６は画像表示装置であり、７は前記画像表示装置６に高
速に表示データを出力できるように自身の内部に持つロ
ウアドレスカウンタのカウンタ値の最下位ビットを制御
し前記ＣＰＵ１より出力されるメモリアドレス値を変換
し新たなメモリアドレスを生成し出力するメモリアドレ
ス制御部である。８はデータ制御部、９は制御信号制御
部、１０は前記制御信号制御部９により出力されるＣＰ
Ｕウエイト信号、１１は前記メモリアドレス制御部７と
データ制御部８及び制御信号制御部９により構成される
描画制御部である。１２は前記データ制御部８のメモリ
データバス信号、１３は前記制御信号制御部９により出
力されるメモリ制御信号、１４は前記メモリアドレス制
御部７により出力されるメモリアドレス制御信号、１５
は前記メモリデータバス信号１２とメモリ制御信号１３
とメモリアドレス制御信号１４によって制御されるデュ
アルポートメモリである。１６は制御出力信号Ａ２によ
って制御される表示データ読み出し制御部、１７は前記
表示データ読み出し制御部１６により出力される転送ア
ドレス信号、１８は前記表示データ読み出し制御部１６
により出力される表示データシフト信号、１９は前記表
示データ読み出し制御部１６により出力される転送制御
信号、２０，２１は前記表示データ読み出し制御部１６
により出力される表示データ出力タイミング信号Ａおよ
び表示データタイミング信号Ｂである。２２は前記デュ
アルポートメモリ１５のシフトレジスタからのシリアル
表示データ信号である。２３は前記デュアルポートメモ
リ１５から出力された前記シリアル表示データ信号２２
を一時記憶するレジスタである。２４は前記レジスタ２
３に表示データを一時記憶するタイミングを発生するレ
ジスタ制御信号である。２５は前記レジスタ２３から出
力された表示データ信号である。２６は前記デュアルポ
ートメモリ１５のシフトレジスタより出力されたシリア
ル表示データ信号である。２７は前記デュアルポートメ
モリ１５およびレジスタ２３からの表示データ信号２５
を表示データとして出力する表示データ出力制御部であ
る。２８は前記表示データ出力制御部２７が画像表示装
置６に出力した表示データ出力信号であり、２９は画像
表示制御装置である。
【００１３】以上のように構成された画像表示制御装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【００１４】まずＣＰＵ１は制御出力信号Ａ２、メモリ
アドレス制御信号３、制御出力信号Ｂ５とデータバス信
号４によって描画制御部１１を用いデュアルポートメモ
リ１５に表示データを書き込む。この時、メモリアドレ
ス制御部７はデュアルポートメモリ１５に書き込む表示
データが上画面用表示データの時はメモリアドレス制御
部７内のロウアドレスカウンタの最下位ビットを０に固
定することによりメモリのロウアドレスを偶数番地にす
る。また、デュアルポートメモリ１５に書き込む表示デ
ータが下画面用表示データの時は前記メモリアドレス制
御部７内のロウアドレスカウンタの最下位ビットを１に
固定することによりメモリのロウアドレスを奇数番地に
する。前記の処理を施すことによりデュアルポートメモ
リ１５に上画面用表示データと下画面用表示データを１
ラインずつ交互に書き込むことが可能である。
アドレス制御信号３、制御出力信号Ｂ５とデータバス信
号４によって描画制御部１１を用いデュアルポートメモ
リ１５に表示データを書き込む。この時、メモリアドレ
ス制御部７はデュアルポートメモリ１５に書き込む表示
データが上画面用表示データの時はメモリアドレス制御
部７内のロウアドレスカウンタの最下位ビットを０に固
定することによりメモリのロウアドレスを偶数番地にす
る。また、デュアルポートメモリ１５に書き込む表示デ
ータが下画面用表示データの時は前記メモリアドレス制
御部７内のロウアドレスカウンタの最下位ビットを１に
固定することによりメモリのロウアドレスを奇数番地に
する。前記の処理を施すことによりデュアルポートメモ
リ１５に上画面用表示データと下画面用表示データを１
ラインずつ交互に書き込むことが可能である。
【００１５】前記のように上画面用表示データと下画面
用表示データを１ラインずつ交互にデュアルポートメモ
リ１５に保持した後、制御信号制御部９は表示データ読
み出し制御部１６が出力する転送制御信号１９、転送ア
ドレス信号１７とＣＰＵ１が出力する制御出力信号Ａ
２、データバス信号４を入力するタイミングによってＣ
ＰＵウエイト信号１０を出力しタイミングを調整する。
次に、表示データ読み出し制御部１６はＣＰＵ１に設定
された通り転送制御信号１９、転送アドレス信号１７を
出力し制御信号制御部９のメモリ制御信号１３、メモリ
データバス信号１２によってデュアルポートメモリ１５
内のランダムメモリからシフトレジスタへデータを転送
した後、表示データシフト信号１８に従ってシリアル表
示データ信号２１を読み出し、読み出したシリアル表示
データ信号２２をレジスタ制御信号２４によりレジスタ
２３に一時記憶する。続いて表示データ読み出し制御部
１６は前記の手段と同様にしてデュアルポートメモリ１
５のシフトレジスタよりシリアル表示データ信号を読み
出す。この時、上画面用シリアル表示データ信号がレジ
スタに記憶されている場合はデュアルポートメモリ１５
のシフトレジスタより下画面用シリアル表示データ信号
が読み出される。表示データ出力制御部２７はレジスタ
２３に一時記憶した表示データ信号を表示データ出力タ
イミング信号Ａ２０に従って入力し、また、表示データ
出力タイミング信号Ｂ２１に従ってデュアルポートメモ
リ１５のシフトレジスタよりシリアル表示データ信号２
８を入力する。次に、表示データ出力制御部２７は前記
レジスタ２３からの表示データ信号とデュアルポートメ
モリ１５のシフトレジスタからのシリアル表示データ信
号を画像表示装置６に適したデータ形式に変換し表示デ
ータ出力信号２８を出力する。
用表示データを１ラインずつ交互にデュアルポートメモ
リ１５に保持した後、制御信号制御部９は表示データ読
み出し制御部１６が出力する転送制御信号１９、転送ア
ドレス信号１７とＣＰＵ１が出力する制御出力信号Ａ
２、データバス信号４を入力するタイミングによってＣ
ＰＵウエイト信号１０を出力しタイミングを調整する。
次に、表示データ読み出し制御部１６はＣＰＵ１に設定
された通り転送制御信号１９、転送アドレス信号１７を
出力し制御信号制御部９のメモリ制御信号１３、メモリ
データバス信号１２によってデュアルポートメモリ１５
内のランダムメモリからシフトレジスタへデータを転送
した後、表示データシフト信号１８に従ってシリアル表
示データ信号２１を読み出し、読み出したシリアル表示
データ信号２２をレジスタ制御信号２４によりレジスタ
２３に一時記憶する。続いて表示データ読み出し制御部
１６は前記の手段と同様にしてデュアルポートメモリ１
５のシフトレジスタよりシリアル表示データ信号を読み
出す。この時、上画面用シリアル表示データ信号がレジ
スタに記憶されている場合はデュアルポートメモリ１５
のシフトレジスタより下画面用シリアル表示データ信号
が読み出される。表示データ出力制御部２７はレジスタ
２３に一時記憶した表示データ信号を表示データ出力タ
イミング信号Ａ２０に従って入力し、また、表示データ
出力タイミング信号Ｂ２１に従ってデュアルポートメモ
リ１５のシフトレジスタよりシリアル表示データ信号２
８を入力する。次に、表示データ出力制御部２７は前記
レジスタ２３からの表示データ信号とデュアルポートメ
モリ１５のシフトレジスタからのシリアル表示データ信
号を画像表示装置６に適したデータ形式に変換し表示デ
ータ出力信号２８を出力する。
【００１６】以上のように本実施例によれば、メモリア
ドレス制御部７によりＣＰＵ１により出力されるメモリ
のアドレスを変換し上画面用表示データと下画面用表示
データを１ラインずつ交互にデュアルポートメモリに保
持することによりシリアル表示データ信号を読み出す
際、上画面用表示データと下画面用表示データを交互に
読み出す必要がなく表示データシフト信号によりシフト
レジスタから上画面用表示データ信号と下画面用表示デ
ータ信号が１ラインずつ交互に出力され、上画面用表示
データ信号、及び下画面用表示データ信号のいずれか一
方をレジスタに一時保持することによりデュアルポート
メモリ１個でＣＰＵの表示データの書き換えを高速に行
うことができる。
ドレス制御部７によりＣＰＵ１により出力されるメモリ
のアドレスを変換し上画面用表示データと下画面用表示
データを１ラインずつ交互にデュアルポートメモリに保
持することによりシリアル表示データ信号を読み出す
際、上画面用表示データと下画面用表示データを交互に
読み出す必要がなく表示データシフト信号によりシフト
レジスタから上画面用表示データ信号と下画面用表示デ
ータ信号が１ラインずつ交互に出力され、上画面用表示
データ信号、及び下画面用表示データ信号のいずれか一
方をレジスタに一時保持することによりデュアルポート
メモリ１個でＣＰＵの表示データの書き換えを高速に行
うことができる。
【００１７】
【発明の効果】本発明は、画像表示制御装置内にＣＰＵ
から与えられた表示データのアドレスが上画面用アドレ
スである場合は、メモリアドレス制御部内のロウアドレ
スカウンタの最下位ビットを０に固定し、また、与えら
れた表示データのアドレスが下画面用アドレスである場
合は、前記ロウアドレスカウンタの最下位ビットを１に
固定することにより２分割画面パネルの上画面用表示デ
ータと下画面用表示データをデュアルポートメモリに１
ラインずつ交互に保持することが可能となり、デュアル
ポートメモリの必要数を減らし、かつ高速に表示データ
を画像表示装置に出力できる。
から与えられた表示データのアドレスが上画面用アドレ
スである場合は、メモリアドレス制御部内のロウアドレ
スカウンタの最下位ビットを０に固定し、また、与えら
れた表示データのアドレスが下画面用アドレスである場
合は、前記ロウアドレスカウンタの最下位ビットを１に
固定することにより２分割画面パネルの上画面用表示デ
ータと下画面用表示データをデュアルポートメモリに１
ラインずつ交互に保持することが可能となり、デュアル
ポートメモリの必要数を減らし、かつ高速に表示データ
を画像表示装置に出力できる。
【図１】本発明の一実施例における画像表示制御装置を
示すブロック図
示すブロック図
【図２】従来の画像表示制御装置を示すブロック図
１ ＣＰＵ ２ 制御出力信号Ａ ３ メモリアドレス制御信号 ４ データバス信号 ５ 制御出力信号Ｂ ６ 画像表示装置 ７ メモリアドレス制御部 ８ データ制御部 ９ 制御信号制御部 １０ ＣＰＵウエイト信号 １１ 描画制御部 １２ メモリデータバス信号 １３ メモリ制御信号 １４ メモリアドレス制御信号 １５ デュアルポートメモリ １６ 表示データ読み出し制御部 １７ 転送アドレス信号 １８ 表示データシフト信号 １９ 転送制御信号 ２０ 表示データ出力タイミング信号Ａ ２１ 表示データ出力タイミング信号Ｂ ２２ シリアル表示データ信号 ２３ レジスタ ２４ レジスタ制御信号 ２５ 表示データ信号 ２６ シリアル表示データ信号 ２７ 表示データ出力制御部 ２８ 表示データ出力信号 ２９ 画像表示制御装置 ３０ ＣＰＵ ３１ メモリアドレス制御信号Ａ ３２ メモリアドレス制御部 ３３ データバス信号 ３４ データ制御部 ３５ 制御出力信号Ａ ３６ 制御出力信号Ｂ ３７ 制御信号制御部 ３８ ＣＰＵウエイト信号 ３９ 描画制御部 ４０ メモリデータバス信号 ４１ メモリアドレス制御信号Ｂ ４２ メモリ制御信号 ４３ デュアルポートメモリ（Ｕ） ４４ デュアルポートメモリ（Ｌ） ４５ 表示データ読み出し制御部 ４６ 転送制御信号 ４７ 転送アドレス信号 ４８ 表示データシフト信号 ４９ シリアル表示データ信号（Ｕ） ５０ シリアル表示データ信号（Ｌ） ５１ 表示データ出力タイミング信号 ５２ 表示データ出力制御部 ５３ 画像表示装置 ５４ 表示データ出力信号 ５５ 画像表示制御装置
Claims (1)
- 【請求項１】デュアルポートメモリへデータを送るデー
タ制御部と、デュアルポートメモリへ制御信号を入力し
中央制御装置にウエイト信号を出力しメモリに制御信号
を出力する制御信号制御部と、ランダムメモリからシフ
トレジスタへデータを転送するタイミングを発生する転
送制御信号および転送するアドレスを指定する転送アド
レス信号を出力しデュアルポートメモリのランダムメモ
リからシフトレジスタへデータを転送した後、表示デー
タを読み出す表示データ読み出し制御部と、表示データ
を画像表示装置に出力するために上画面用表示データと
下画面用表示データを１ラインずつ交互にメモリに書き
込むよう自身の内部に持つロウアドレスカウンタのカウ
ンタ値の最下位ビットを制御し中央制御装置（ＣＰＵ）
から入力されるメモリのアドレス値を変換しデュアルポ
ートメモリの新たなアドレスを生成し出力するメモリア
ドレス制御部と、描画制御部および前記表示データ読み
出し制御部により制御されたデュアルポートメモリのシ
リアル表示データ信号を一時記憶するレジスタと、前記
レジスタの出力である表示データ信号および前記デュア
ルポートメモリのシフトレジスタからのシリアル表示デ
ータ信号を表示データとして出力する表示データ出力制
御部とを有することを特徴とする画像表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001017A JPH06202616A (ja) | 1993-01-07 | 1993-01-07 | 画像表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001017A JPH06202616A (ja) | 1993-01-07 | 1993-01-07 | 画像表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202616A true JPH06202616A (ja) | 1994-07-22 |
Family
ID=11489806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5001017A Pending JPH06202616A (ja) | 1993-01-07 | 1993-01-07 | 画像表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678035A (en) * | 1995-01-20 | 1997-10-14 | Komatsu Ltd. | Image data memory control unit |
-
1993
- 1993-01-07 JP JP5001017A patent/JPH06202616A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678035A (en) * | 1995-01-20 | 1997-10-14 | Komatsu Ltd. | Image data memory control unit |
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