JPH06102840A - 画像表示制御装置 - Google Patents
画像表示制御装置Info
- Publication number
- JPH06102840A JPH06102840A JP25260492A JP25260492A JPH06102840A JP H06102840 A JPH06102840 A JP H06102840A JP 25260492 A JP25260492 A JP 25260492A JP 25260492 A JP25260492 A JP 25260492A JP H06102840 A JPH06102840 A JP H06102840A
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- JP
- Japan
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- address
- memory
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Abstract
(57)【要約】
【目的】 デュアルポートメモリの必要数を少なくし、
かつ、デュアルポートメモリの表示データ書き換え効率
の良さを活かし高速に表示データを画像表示装置に出力
する。 【構成】 画像表示制御装置２４内にＣＰＵ１から与え
られた表示データのアドレスが上画面用アドレスである
場合は、前記アドレス値の最下位ビットの下に０を加
え、また、与えられた表示データのアドレスが下画面用
アドレスである場合は、前記アドレス値から下画面用ア
ドレスの先頭アドレスの値を引いた値の下に１を加える
アドレス変換部６を設けることにより、２分割画面パネ
ルの上画面用表示データと下画面用表示データをデュア
ルポートメモリに交互に保持することが可能となり、デ
ュアルポートメモリの必要数を減らし、かつ高速に表示
データを画像表示装置に出力できる。
かつ、デュアルポートメモリの表示データ書き換え効率
の良さを活かし高速に表示データを画像表示装置に出力
する。 【構成】 画像表示制御装置２４内にＣＰＵ１から与え
られた表示データのアドレスが上画面用アドレスである
場合は、前記アドレス値の最下位ビットの下に０を加
え、また、与えられた表示データのアドレスが下画面用
アドレスである場合は、前記アドレス値から下画面用ア
ドレスの先頭アドレスの値を引いた値の下に１を加える
アドレス変換部６を設けることにより、２分割画面パネ
ルの上画面用表示データと下画面用表示データをデュア
ルポートメモリに交互に保持することが可能となり、デ
ュアルポートメモリの必要数を減らし、かつ高速に表示
データを画像表示装置に出力できる。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュー
タ、ワードプロセッサやワークステーションにおいてビ
デオメモリ（ＶＲＡＭ）としてデュアルポートメモリを
用いた画像表示制御装置に関するものである。
タ、ワードプロセッサやワークステーションにおいてビ
デオメモリ（ＶＲＡＭ）としてデュアルポートメモリを
用いた画像表示制御装置に関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータ、ワード
プロセッサ、ワークステーションのディスプレイパネル
の品質向上が進み、液晶をはじめとする表示パネルの需
要拡大に伴い、画像表示システムなどの制御装置の需要
が伸びている。又、表示画面のサイズも大型化してお
り、表示データの書き換え効率が良いデュアルポートメ
モリが使用されるようになってきた。
プロセッサ、ワークステーションのディスプレイパネル
の品質向上が進み、液晶をはじめとする表示パネルの需
要拡大に伴い、画像表示システムなどの制御装置の需要
が伸びている。又、表示画面のサイズも大型化してお
り、表示データの書き換え効率が良いデュアルポートメ
モリが使用されるようになってきた。
【０００３】大画面表示の場合、上下２分割表示パネル
を用いることが多い。上下２分割表示パネルとは、１つ
の表示画面を上下に２分割して表示する表示パネルのこ
とであり、上画面、下画面を同時に表示することにより
デューティ比を２倍にあげ、コントラスト比を大きくし
ている。
を用いることが多い。上下２分割表示パネルとは、１つ
の表示画面を上下に２分割して表示する表示パネルのこ
とであり、上画面、下画面を同時に表示することにより
デューティ比を２倍にあげ、コントラスト比を大きくし
ている。
【０００４】以下に従来のデュアルポートメモリを使用
した画像表示制御装置について説明する。図２は、従来
の画像表示制御装置のブロック図である。
した画像表示制御装置について説明する。図２は、従来
の画像表示制御装置のブロック図である。
【０００５】図２において、２７はＣＰＵ（中央制御装
置）、２８はＣＰＵ２７のメモリアドレス制御信号、２
９はＣＰＵ２７により出力されたメモリアドレス制御信
号Ａ２８によって制御されるメモリアドレス制御部であ
る。３０はＣＰＵ２７のデータバス信号、３１はデータ
制御部、３２はＣＰＵ２７により出力される制御出力信
号、３３はＣＰＵ２７により出力される制御出力信号、
３４は制御信号制御部である。３５は制御信号制御部３
４のＣＰＵウエイト信号、３６は描画制御部である。３
７はデータ制御部３１のメモリデータバス信号、３８は
メモリアドレス制御部２９のメモリアドレス制御信号、
３９は制御信号制御部３４のメモリ制御信号、４０、４
１はメモリアドレス制御信号３８とメモリ制御信号３９
によって制御される上画面用デュアルポートメモリ
（Ｕ）と下画面用デュアルポートメモリ（Ｌ）である。
４２は制御出力信号３３とデータバス信号３０によって
制御される表示データ読出し制御部、４３は表示データ
をデュアルポートメモリ（Ｕ）４０やデュアルポートメ
モリ（Ｌ）４１内のランダムメモリからシフトレジスタ
へデータを転送するタイミングを発生する転送制御信
号、４４は転送するアドレスを出力する転送アドレス信
号、４５はデュアルポートメモリ（Ｕ）４０とデュアル
ポートメモリ（Ｌ）４１からシフトレジスタにある表示
データを読み出すための表示データシフト信号である。
４６はデュアルポートメモリ（Ｕ）４０のシフトレジス
タからのシリアル表示データ信号（Ｕ）、４７はデュア
ルポートメモリ（Ｌ）４１のシフトレジスタからのシリ
アル表示データ信号（Ｌ）である。４８は表示データ読
出し制御部４２より出力された表示データ出力タイミン
グ信号である。４９はシリアル表示データ信号（Ｕ）４
６とシリアル表示データ信号（Ｌ）４７を表示データ出
力タイミング信号４８によって表示データとして出力す
る表示データ出力制御部である。５０は画像表示装置で
ある。５１は表示データ出力制御部４９が画像表示装置
５０に出力した表示データ出力信号であり、５２は画像
表示制御装置である。
置）、２８はＣＰＵ２７のメモリアドレス制御信号、２
９はＣＰＵ２７により出力されたメモリアドレス制御信
号Ａ２８によって制御されるメモリアドレス制御部であ
る。３０はＣＰＵ２７のデータバス信号、３１はデータ
制御部、３２はＣＰＵ２７により出力される制御出力信
号、３３はＣＰＵ２７により出力される制御出力信号、
３４は制御信号制御部である。３５は制御信号制御部３
４のＣＰＵウエイト信号、３６は描画制御部である。３
７はデータ制御部３１のメモリデータバス信号、３８は
メモリアドレス制御部２９のメモリアドレス制御信号、
３９は制御信号制御部３４のメモリ制御信号、４０、４
１はメモリアドレス制御信号３８とメモリ制御信号３９
によって制御される上画面用デュアルポートメモリ
（Ｕ）と下画面用デュアルポートメモリ（Ｌ）である。
４２は制御出力信号３３とデータバス信号３０によって
制御される表示データ読出し制御部、４３は表示データ
をデュアルポートメモリ（Ｕ）４０やデュアルポートメ
モリ（Ｌ）４１内のランダムメモリからシフトレジスタ
へデータを転送するタイミングを発生する転送制御信
号、４４は転送するアドレスを出力する転送アドレス信
号、４５はデュアルポートメモリ（Ｕ）４０とデュアル
ポートメモリ（Ｌ）４１からシフトレジスタにある表示
データを読み出すための表示データシフト信号である。
４６はデュアルポートメモリ（Ｕ）４０のシフトレジス
タからのシリアル表示データ信号（Ｕ）、４７はデュア
ルポートメモリ（Ｌ）４１のシフトレジスタからのシリ
アル表示データ信号（Ｌ）である。４８は表示データ読
出し制御部４２より出力された表示データ出力タイミン
グ信号である。４９はシリアル表示データ信号（Ｕ）４
６とシリアル表示データ信号（Ｌ）４７を表示データ出
力タイミング信号４８によって表示データとして出力す
る表示データ出力制御部である。５０は画像表示装置で
ある。５１は表示データ出力制御部４９が画像表示装置
５０に出力した表示データ出力信号であり、５２は画像
表示制御装置である。
【０００６】この画像表示制御装置において、まず、Ｃ
ＰＵ２７は制御出力信号３２とデータバス信号３０によ
り描画制御部３４を用いデュアルポートメモリ（Ｕ）４
０、デュアルポートメモリ（Ｌ）４１に表示データを書
き込む。この時、描画制御部３６は、表示データ読出し
制御部４２が出力する転送制御信号４３、転送アドレス
信号４４とＣＰＵ２７が出力する制御出力信号３２、デ
ータバス信号３０を入力するタイミングによってＣＰＵ
ウエイト信号３５を出力し、タイミングを調整する。次
に、表示データ読出し制御部４２はＣＰＵ２７に設定さ
れた通り転送制御信号４３、転送アドレス信号４４を出
力し、描画制御部３６のメモリ制御信号３９、メモリデ
ータバス信号３７によってデュアルポートメモリ（Ｕ）
４０、デュアルポートメモリ（Ｌ）４１内のランダムメ
モリからシフトレジスタへデータを転送した後、表示デ
ータシフト信号４５に従って表示データを読み出す。表
示データ出力制御部４９は、読出したシリアル表示デー
タ信号（Ｕ）４６とシリアル表示データ信号（Ｌ）４７
を表示データ出力タイミング信号４８に従って取り込み
画像表示データに変換しながら、表示データ出力信号５
１を画像表示装置５０に出力する。
ＰＵ２７は制御出力信号３２とデータバス信号３０によ
り描画制御部３４を用いデュアルポートメモリ（Ｕ）４
０、デュアルポートメモリ（Ｌ）４１に表示データを書
き込む。この時、描画制御部３６は、表示データ読出し
制御部４２が出力する転送制御信号４３、転送アドレス
信号４４とＣＰＵ２７が出力する制御出力信号３２、デ
ータバス信号３０を入力するタイミングによってＣＰＵ
ウエイト信号３５を出力し、タイミングを調整する。次
に、表示データ読出し制御部４２はＣＰＵ２７に設定さ
れた通り転送制御信号４３、転送アドレス信号４４を出
力し、描画制御部３６のメモリ制御信号３９、メモリデ
ータバス信号３７によってデュアルポートメモリ（Ｕ）
４０、デュアルポートメモリ（Ｌ）４１内のランダムメ
モリからシフトレジスタへデータを転送した後、表示デ
ータシフト信号４５に従って表示データを読み出す。表
示データ出力制御部４９は、読出したシリアル表示デー
タ信号（Ｕ）４６とシリアル表示データ信号（Ｌ）４７
を表示データ出力タイミング信号４８に従って取り込み
画像表示データに変換しながら、表示データ出力信号５
１を画像表示装置５０に出力する。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、上画面用デュアルポートメモリ（Ｕ）４
０と下画面用デュアルポートメモリ（Ｌ）４１と２つ必
要であり、メモリの使用数が多いという課題を有してい
た。又、デュアルポートメモリを１つに削減した場合、
上下２分割表示パネルでは、アドレスの異なる上画面、
下画面の表示データを同時に表示するためにデュアルポ
ートメモリから交互に上画面と下画面の表示データを読
出し表示データを一時記憶し、画像表示装置に同時に上
画面と下画面の表示データを出力するために、内部回路
構成を複雑にするという欠点を有していた。
来の構成では、上画面用デュアルポートメモリ（Ｕ）４
０と下画面用デュアルポートメモリ（Ｌ）４１と２つ必
要であり、メモリの使用数が多いという課題を有してい
た。又、デュアルポートメモリを１つに削減した場合、
上下２分割表示パネルでは、アドレスの異なる上画面、
下画面の表示データを同時に表示するためにデュアルポ
ートメモリから交互に上画面と下画面の表示データを読
出し表示データを一時記憶し、画像表示装置に同時に上
画面と下画面の表示データを出力するために、内部回路
構成を複雑にするという欠点を有していた。
【０００８】本発明は、上記従来の課題を解決するもの
で、デュアルポートメモリの必要数を減らし、かつ、デ
ュアルポートメモリの表示データ書き換え効率の良さを
活かし高速に表示データを画像表示装置に出力すること
を目的とする。
で、デュアルポートメモリの必要数を減らし、かつ、デ
ュアルポートメモリの表示データ書き換え効率の良さを
活かし高速に表示データを画像表示装置に出力すること
を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の画像表示制御装置は、デュアルポートメモリ
へデータを送るデータ制御部とデュアルポートメモリへ
制御信号を入力し、ＣＰＵにウエイト信号を出力しメモ
リに制御信号を出力する制御信号制御部、ランダムメモ
リからシフトレジスタへデータを転送するタイミングを
発生する転送制御信号及び転送するアドレスを指定する
転送アドレス信号を出力し、デュアルポートメモリのラ
ンダムメモリからシフトレジスタへデータを転送した
後、表示データを読み出す表示データ読出し制御部と、
高速に表示データを画像表示装置に出力するために、上
画面用表示データと下画面用表示データを交互にメモリ
に書き込むようＣＰＵから入力されるメモリのアドレス
値を変換するアドレス変換部と、メモリアドレス制御部
及びデュアルポートメモリからのシリアル表示データ信
号を表示データとして出力する表示データ出力制御部か
ら構成されている。
に本発明の画像表示制御装置は、デュアルポートメモリ
へデータを送るデータ制御部とデュアルポートメモリへ
制御信号を入力し、ＣＰＵにウエイト信号を出力しメモ
リに制御信号を出力する制御信号制御部、ランダムメモ
リからシフトレジスタへデータを転送するタイミングを
発生する転送制御信号及び転送するアドレスを指定する
転送アドレス信号を出力し、デュアルポートメモリのラ
ンダムメモリからシフトレジスタへデータを転送した
後、表示データを読み出す表示データ読出し制御部と、
高速に表示データを画像表示装置に出力するために、上
画面用表示データと下画面用表示データを交互にメモリ
に書き込むようＣＰＵから入力されるメモリのアドレス
値を変換するアドレス変換部と、メモリアドレス制御部
及びデュアルポートメモリからのシリアル表示データ信
号を表示データとして出力する表示データ出力制御部か
ら構成されている。
【００１０】
【作用】上記構成によってデュアルポートメモリの必要
数を減らすことができ、かつ、高速に表示データを画像
表示装置に出力することができる画像表示制御装置を構
成することができる。
数を減らすことができ、かつ、高速に表示データを画像
表示装置に出力することができる画像表示制御装置を構
成することができる。
【００１１】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例における画像表示
制御装置のブロック図である。図１において、１はＣＰ
Ｕ（中央制御装置）、２はＣＰＵ１により出力される制
御出力信号、３はＣＰＵ１により出力されるメモリアド
レス制御信号、４はＣＰＵ１のデータバス信号、５はＣ
ＰＵ１により出力される制御出力信号である。６はデュ
アルポートメモリが高速にシリアル表示データを出力で
きるようにＣＰＵ１により出力されるメモリアドレス値
を変換するアドレス変換部である。７はデータ制御部、
８は制御信号制御部、９は制御信号制御部８により出力
されるＣＰＵウエイト信号、１０はアドレス変換部によ
り出力されるメモリアドレス変換信号、１１はメモリア
ドレス制御部、１２は上記アドレス変換部６とデータ制
御部７と制御信号制御部８及びメモリアドレス制御部１
１により構成される描画制御部である。１３はデータ制
御部７のメモリデータバス信号、１４は制御信号制御部
８により出力されるメモリ制御信号、１５はメモリアド
レス制御部１１により出力されるメモリアドレス制御信
号、１６はメモリデータバス信号１３とメモリ制御信号
１４とメモリアドレス制御信号１５によって制御される
デュアルポートメモリである。１７は制御出力信号２に
よって制御される表示データ読出し制御部、１８，１
９，２０，２１はそれぞれ表示データ読出し制御部１７
により出力される転送アドレス信号、表示データシフト
信号、転送制御信号、表示データ出力タイミング信号で
ある。２２はデュアルポートメモリ１６からのシリアル
表示データ信号、２３はシリアル表示データ信号２２を
表示データとして出力する表示データ出力制御部であ
る。２４は画像表示装置であり、２５は表示データ出力
制御部２３が画像表示装置２４に出力した表示データ出
力信号であり、２６は画像表示制御装置である。
制御装置のブロック図である。図１において、１はＣＰ
Ｕ（中央制御装置）、２はＣＰＵ１により出力される制
御出力信号、３はＣＰＵ１により出力されるメモリアド
レス制御信号、４はＣＰＵ１のデータバス信号、５はＣ
ＰＵ１により出力される制御出力信号である。６はデュ
アルポートメモリが高速にシリアル表示データを出力で
きるようにＣＰＵ１により出力されるメモリアドレス値
を変換するアドレス変換部である。７はデータ制御部、
８は制御信号制御部、９は制御信号制御部８により出力
されるＣＰＵウエイト信号、１０はアドレス変換部によ
り出力されるメモリアドレス変換信号、１１はメモリア
ドレス制御部、１２は上記アドレス変換部６とデータ制
御部７と制御信号制御部８及びメモリアドレス制御部１
１により構成される描画制御部である。１３はデータ制
御部７のメモリデータバス信号、１４は制御信号制御部
８により出力されるメモリ制御信号、１５はメモリアド
レス制御部１１により出力されるメモリアドレス制御信
号、１６はメモリデータバス信号１３とメモリ制御信号
１４とメモリアドレス制御信号１５によって制御される
デュアルポートメモリである。１７は制御出力信号２に
よって制御される表示データ読出し制御部、１８，１
９，２０，２１はそれぞれ表示データ読出し制御部１７
により出力される転送アドレス信号、表示データシフト
信号、転送制御信号、表示データ出力タイミング信号で
ある。２２はデュアルポートメモリ１６からのシリアル
表示データ信号、２３はシリアル表示データ信号２２を
表示データとして出力する表示データ出力制御部であ
る。２４は画像表示装置であり、２５は表示データ出力
制御部２３が画像表示装置２４に出力した表示データ出
力信号であり、２６は画像表示制御装置である。
【００１３】以上のように構成された画像表示制御装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【００１４】まず、ＣＰＵ１は制御出力信号２、メモリ
アドレス制御信号３、制御出力信号Ｂ５とデータバス信
号４によって描画制御部１２を用い、デュアルポートメ
モリ１６に表示データを書き込む。この時、アドレス変
換部６は、デュアルポートメモリ１６に書き込む表示デ
ータが上画面用表示データのときには、ＣＰＵ１により
出力されるメモリのアドレス値の最下位ビットの下に０
を加えることにより、メモリのアドレスを偶数番地にす
る。又、デュアルポートメモリ１６に書き込む表示デー
タが下画面用表示データのときには、メモリのアドレス
値から下画面用表示データの先頭アドレス値を引いた値
の最下位ビットの下に１を加えることによりメモリのア
ドレスを奇数番地にする。上記の処理を施すことによ
り、デュアルポートメモリ１６に上画面用表示データと
下画面用表示データを交互に書き込むことが可能であ
る。
アドレス制御信号３、制御出力信号Ｂ５とデータバス信
号４によって描画制御部１２を用い、デュアルポートメ
モリ１６に表示データを書き込む。この時、アドレス変
換部６は、デュアルポートメモリ１６に書き込む表示デ
ータが上画面用表示データのときには、ＣＰＵ１により
出力されるメモリのアドレス値の最下位ビットの下に０
を加えることにより、メモリのアドレスを偶数番地にす
る。又、デュアルポートメモリ１６に書き込む表示デー
タが下画面用表示データのときには、メモリのアドレス
値から下画面用表示データの先頭アドレス値を引いた値
の最下位ビットの下に１を加えることによりメモリのア
ドレスを奇数番地にする。上記の処理を施すことによ
り、デュアルポートメモリ１６に上画面用表示データと
下画面用表示データを交互に書き込むことが可能であ
る。
【００１５】上記のように上画面用表示データと下画面
用表示データを交互にデュアルポートメモリに保持した
後、制御信号制御部８は表示データ読出し制御部１７が
出力する転送制御信号２０、転送アドレス信号１８とＣ
ＰＵ１が出力する制御出力信号２、データバス信号４を
入力するタイミングによってＣＰＵウエイト信号９を出
力しタイミングを調整する。次に、表示データ読出し制
御部１７は、ＣＰＵ１に設定された通り転送制御信号２
０、転送アドレス信号１８を出力し、制御信号制御部８
のメモリ制御信号１４、メモリデータバス信号１３によ
ってデュアルポートメモリ１６内のランダムメモリから
シフトレジスタへデータを転送した後、表示データシフ
ト信号１９に従ってシリアル表示データ信号２２を読み
出す。表示データ出力制御部２３は、表示データを表示
データ出力タイミング信号２１に従って上画面用表示デ
ータと下画面用表示データを入力し、画像表示装置２４
に適したデータ形式に変換して表示データ出力信号２５
を出力する。
用表示データを交互にデュアルポートメモリに保持した
後、制御信号制御部８は表示データ読出し制御部１７が
出力する転送制御信号２０、転送アドレス信号１８とＣ
ＰＵ１が出力する制御出力信号２、データバス信号４を
入力するタイミングによってＣＰＵウエイト信号９を出
力しタイミングを調整する。次に、表示データ読出し制
御部１７は、ＣＰＵ１に設定された通り転送制御信号２
０、転送アドレス信号１８を出力し、制御信号制御部８
のメモリ制御信号１４、メモリデータバス信号１３によ
ってデュアルポートメモリ１６内のランダムメモリから
シフトレジスタへデータを転送した後、表示データシフ
ト信号１９に従ってシリアル表示データ信号２２を読み
出す。表示データ出力制御部２３は、表示データを表示
データ出力タイミング信号２１に従って上画面用表示デ
ータと下画面用表示データを入力し、画像表示装置２４
に適したデータ形式に変換して表示データ出力信号２５
を出力する。
【００１６】以上のように本実施例によれば、アドレス
変換部６を設けＣＰＵ１により出力されるメモリのアド
レスを変換し、上画面用表示データと下画面用表示デー
タを交互にデュアルポートメモリに保持することによ
り、シリアル表示データを読み出す際、上画面用表示デ
ータと下画面用表示データを交互に読み出す必要がな
く、表示データシフト信号によりシフトレジスタから上
画面用表示データと下画面用表示データが交互に出力さ
れる。従って、デュアルポートメモリ１つでＣＰＵの表
示データの書き換えを高速にすることができる。
変換部６を設けＣＰＵ１により出力されるメモリのアド
レスを変換し、上画面用表示データと下画面用表示デー
タを交互にデュアルポートメモリに保持することによ
り、シリアル表示データを読み出す際、上画面用表示デ
ータと下画面用表示データを交互に読み出す必要がな
く、表示データシフト信号によりシフトレジスタから上
画面用表示データと下画面用表示データが交互に出力さ
れる。従って、デュアルポートメモリ１つでＣＰＵの表
示データの書き換えを高速にすることができる。
【００１７】
【発明の効果】本発明は、画像表示制御装置内にＣＰＵ
から与えられた表示データのアドレスが上画面用アドレ
スである場合は、前記アドレス値の最下位ビットの下に
０を加え、また、与えられた表示データのアドレスが下
画面用アドレスである場合は、前記アドレス値から下画
面用アドレスの先頭アドレスの値を引いた値の下に１を
加えるアドレス変換部を設けることにより２分割画面パ
ネルの上画面用表示データと下画面用表示データをデュ
アルポートメモリに交互に保持することが可能となり、
デュアルポートメモリの必要数を減らし、かつ高速に表
示データを画像表示装置に出力できる。
から与えられた表示データのアドレスが上画面用アドレ
スである場合は、前記アドレス値の最下位ビットの下に
０を加え、また、与えられた表示データのアドレスが下
画面用アドレスである場合は、前記アドレス値から下画
面用アドレスの先頭アドレスの値を引いた値の下に１を
加えるアドレス変換部を設けることにより２分割画面パ
ネルの上画面用表示データと下画面用表示データをデュ
アルポートメモリに交互に保持することが可能となり、
デュアルポートメモリの必要数を減らし、かつ高速に表
示データを画像表示装置に出力できる。
【図面の簡単な説明】
【図１】本発明の一実施例における画像表示制御装置の
ブロック図
ブロック図
【図２】従来の画像表示制御装置のブロック図
１ ＣＰＵ ２ 制御出力信号 ３ メモリアドレス制御信号 ４ データバス信号 ５ 制御出力信号 ６ アドレス変換部 ７ データ制御部 ８ 制御信号制御部 ９ ＣＰＵウエイト信号 １０ メモリアドレス変換信号 １１ メモリアドレス制御部 １２ 描画制御部 １３ メモリデータバス信号 １４ メモリ制御信号 １５ メモリアドレス制御信号 １６ デュアルポートメモリ １７ 表示データ読出し制御部 １８ 転送アドレス信号 １９ 表示データシフト信号 ２０ 転送制御信号 ２１ 表示データ出力タイミング信号 ２２ シリアル表示データ信号 ２３ 表示データ出力制御部 ２４ 画像表示装置 ２５ 表示データ出力信号 ２６ 画像表示制御装置
Claims (1)
- 【請求項１】ＣＰＵからメモリに対する書き込みまたは
読出し制御信号を受けメモリに対して書き込みまたは読
出し動作を行い、かつＣＰＵに対してＣＰＵウエイト信
号を出力する制御信号制御部と、ＣＰＵから与えられる
２分割パネルの上画面用表示データと下画面用表示デー
タをデュアルポートメモリのアドレスに交互に保持する
ようにＣＰＵから入力されるメモリのアドレスを変換す
るアドレス変換部と、前記アドレス変換部から変換され
たメモリのアドレスを用いてデュアルポートメモリのア
ドレスを作成し出力するメモリアドレス制御部と、デュ
アルポートメモリのランダムメモリからシフトレジスタ
へと転送されたシリアル表示データを読み出す表示デー
タ読出し制御部と、前記読み出した表示データを画像表
示装置に適したデータ形式に変換し出力する表示データ
出力制御部を有することを特徴とした画像表示制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25260492A JPH06102840A (ja) | 1992-09-22 | 1992-09-22 | 画像表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25260492A JPH06102840A (ja) | 1992-09-22 | 1992-09-22 | 画像表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06102840A true JPH06102840A (ja) | 1994-04-15 |
Family
ID=17239680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25260492A Pending JPH06102840A (ja) | 1992-09-22 | 1992-09-22 | 画像表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06102840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249644A (ja) * | 2000-03-03 | 2001-09-14 | Kyocera Corp | 液晶表示装置 |
-
1992
- 1992-09-22 JP JP25260492A patent/JPH06102840A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249644A (ja) * | 2000-03-03 | 2001-09-14 | Kyocera Corp | 液晶表示装置 |
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