JPH0896112A - 画像データ処理装置およびそれを用いた情報システム - Google Patents

Abstract

(57)【要約】 【目的】 メモリに格納された画像データを高速に画素
演算し、これを読み出し表示するグラフィックス処理を
高速かつ低コストに実現できる画像データ処理技術を提
供する。 【構成】 パーソナルコンピュータなどの画像データ処
理装置とされ、メモリ上に割り付けられた画像やテキス
トなどを画素演算処理する画像処理プロセッサ１の他
に、クロック信号に同期してアドレス入力、データ入出
力および制御信号入力が可能なＳＤＲＡＭ２〜４などか
ら構成され、画像処理プロセッサ１のデータ処理モジュ
ール１４には、ＤＭＡ制御によるコマンドフェッチ、メ
モリをアクセスするためのアドレスを生成するアドレス
演算部７、ＳＤＲＡＭ３，４のいずれかに画素演算の結
果を書き込むまでＳＤＲＡＭ３，４のいずれかのアドレ
スを遅延させるシフトレジスタ８１、画素演算を行う画
素演算部８で構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、ファクシミリ、プリンタ、グ
ラフィックス装置などの情報端末機器分野におけるメモ
リ上に割り付けられた画像やテキスト、グラフィックス
データを画素演算する画像データ処理装置に関し、特に
クロックに同期して高速にメモリをアクセスする高速画
像データ処理装置およびそれを用いた情報システムに適
用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、従来の高速処理を必要とされ
るグラフィックスワークステーションで用いられている
画像データ処理装置は、ＰＩＸＥＬ Ｎｏ．１２９号
Ｐ２６〜Ｐ３４に記載の「ＩＲＩＳワークステーション
のすべて」で示されるように、多量の処理プロセッサと
大容量メモリとしてＶＲＡＭ（シリアルポート付きダイ
ナミックメモリ）を使用している。

【０００３】

【発明が解決しようとする課題】ところが、前記のよう
な画像データ処理装置においては、多量の処理プロセッ
サと大容量メモリとしてＶＲＡＭを使用しているため
に、高性能を維持しつつ装置を低価格化し、ＬＳＩとし
て集約する上で大きな問題となっている。

【０００４】また、画像やテキスト、グラフィックスデ
ータを画素演算する手段として、ソフトウェアで画素演
算するしかなく、高速にかつ低価格に画素演算を行う手
段が必要とされている。

【０００５】そこで、本発明者は、プロセッサの構成方
式に着目し、最高スループットを最低限のハードウェア
で実現するため、処理の統合化と分散化のトレードオフ
を行う必要があることを考えた。

【０００６】また、使用メモリとして、高速処理用と大
容量メモリを統合し、低コストに大容量、高速のメモリ
アクセスを実現する必要があるため、クロックに同期し
てアドレス、データおよび制御信号をラッチする機能を
有するＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いてシ
ステムを構成することを検討した。

【０００７】このＳＤＲＡＭを利用することで、メモリ
にアクセスしたいアドレスを発行してから、たとえばリ
ードデータが出力されるクロックタイミングを指定でき
るため、リード処理を完結する前に、次のアドレスを発
行することが可能となることを見い出した。

【０００８】そこで、本発明の目的は、前記のようなプ
ロセッサの構成方式の課題を解決し、メモリに格納され
た画像データを高速に画素演算し、これを読み出し表示
するグラフィックス処理を高速かつ低コストに実現する
ことができる画像データ処理装置およびそれを用いた情
報システムを提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の画像データ処理装置
は、クロック信号に同期してアドレス入力、データ入出
力および制御信号入力が可能にされる第１および第２お
よび第３のメモリと、これらのメモリに個別的に割り当
てられたメモリバスとに加え、プロセッサの構成方式と
して、このメモリバスに個別に割り当てられたバス制御
手段、このバス制御手段に結合されこれらのメモリをア
クセスするためのデータおよびアドレスを生成するデー
タ処理モジュール、および第１のメモリに画像処理に関
するコマンドおよび原画データを格納し、この第１のメ
モリから読み出した原画データに対して原画データをそ
のままあるいは輝度または色相または透明度を変更する
画素演算を行い、第２もしくは第３のいずれかのメモリ
のデータを変更する手段を有するものである。

【００１２】この場合に、前記プロセッサを画像処理プ
ロセッサとしたり、またデータ処理モジュールとして、
ＤＭＡ制御によるコマンドフェッチ、メモリをアクセス
するためのアドレスを生成するアドレス演算部、第２も
しくは第３のいずれかのメモリのアドレスに画素演算の
結果を第２もしくは第３のいずれかのメモリに書き込む
まで第２もしくは第３のいずれかのメモリのアドレスを
遅延させるシフトレジスタ、画素演算を行う画素演算部
で構成するようにしたものである。

【００１３】さらに、前記第２もしくは第３のいずれか
のメモリのデータを変更する手段として、ライトオンリ
ー処理とリードモディファイライト処理とを有し、この
リードモディファイライト処理を行う手段としては、画
素演算部が第１のメモリから原画データを読み出す時間
と、同時に第２もしくは第３のいずれかのメモリから既
に書き込まれている画像データを読み出す時間と、原画
データと画像データとを合成する画素演算を施す時間
と、第２もしくは第３のメモリに書き込む時間とにおい
て、アドレス演算部を状態保持のまま演算を停止させる
という構成にしたものである。

【００１４】特に、前記メモリとしてシンクロナスＤＲ
ＡＭを複数個利用することで、コマンドや元絵データを
読み込みながら処理を行い、描画データを書き込むとい
うパイプライン処理で最高のスループットを実現可能と
し、このためプロセッサとメモリを結合するメモリバス
の配置方法は、３つの独立メモリバスとし、第１のメモ
リには、コマンドと入力データを格納し、第２および第
３のメモリは交代バッファとして、描画処理で書き込み
中は異なるメモリを表示処理で読み出すようにしたもの
である。

【００１５】また、本発明の情報システムは、前記画像
データ処理装置を用い、メモリ上に割り付けられた画像
やテキスト、グラフィックスデータを画素演算するパー
ソナルコンピュータ、ワークステーション、ファクシミ
リ、プリンタ、グラフィックス装置などの情報端末機器
に適用するものである。

【００１６】

【作用】前記した画像データ処理装置およびそれを用い
た情報システムによれば、第１および第２および第３の
メモリ、メモリバスの他に、プロセッサの構成方式とし
て、バス制御手段、データ処理モジュール、さらにこの
データ処理モジュールを、アドレスを生成するアドレス
演算部、アドレス演算部の結果を遅延させるシフトレジ
スタ、および画素演算を行う画素演算部で構成したこと
で、アドレス演算部は、第１のメモリをアクセスするア
ドレスの発行より第１のメモリから原画データが読み出
されるまでの時間を待たずに、次もしくはそれ以降の第
１のメモリをアクセスするアドレスと、第２もしくは第
３のいずれかのメモリをアクセスするアドレスとの演算
を行うことができるため、高速画素演算を実現すること
ができる。

【００１７】また、リードモディファイライト処理を行
う手段として、第１のメモリから原画データを読み出す
時間と、第２もしくは第３のいずれかのメモリから画像
データを読み出す時間と、この原画データと画像データ
とを合成する画素演算を施す時間と、第２もしくは第３
のメモリに書き込む時間とにおいて、アドレス演算部を
状態保持のまま演算を停止させるという構成としたこと
で、ライトオンリー処理と同一の回路でリードモディフ
ァイライト処理を実現できるため、ハードウェア量が少
なく、高速画素演算を実現することができる。

【００１８】これにより、メモリに格納された画像デー
タを高速に画素演算し、これを読み出し表示するグラフ
ィックス処理を高速かつ低コストに実現することがで
き、特にパーソナルコンピュータ、ワークステーショ
ン、ファクシミリ、プリンタ、グラフィックス装置など
の情報端末機器に良好に適用することができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２０】図１は本発明の一実施例である画像データ
処理装置を示すブロック図、図２は本実施例において、
画像処理コマンドおよび原画データを格納するメモリの
メモリマップを示す説明図、図３は画像処理プロセッサ
のパイプライン動作を説明するタイムチャート、図４は
画像処理プロセッサが扱うデータの構成を示す説明図、
図５は画像演算処理を説明するタイムチャート、図６は
画素演算部を示す構成図である。

【００２１】まず、図１により本実施例の画像データ処
理装置の構成を説明する。

【００２２】本実施例の画像データ処理装置は、たとえ
ばパーソナルコンピュータ、ワークステーション、ファ
クシミリ、プリンタ、グラフィックス装置などの情報端
末機器分野における画像データ処理装置とされ、メモリ
上に割り付けられた画像やテキスト、グラフィックスデ
ータを画素演算処理する画像処理プロセッサ１の他に、
クロック信号に同期してアドレス入力、データ入出力お
よび制御信号入力が可能なＳＤＲＡＭ２（第１のメモ
リ）、ＳＤＲＡＭ３（第２のメモリ）およびＳＤＲＡＭ
４（第３のメモリ）などから構成され、画像処理プロセ
ッサ１とＳＤＲＡＭ２〜ＳＤＲＡＭ４はアドレスバス５
１２，３２，４２（メモリバス）、データバス５２２，
３１，４１（メモリバス）によってそれぞれ接続されて
いる。

【００２３】画像処理プロセッサ１には、ＳＤＲＡＭ２
〜ＳＤＲＡＭ４のメモリバスに個別に割り当てられたバ
ス制御部５，１１，１２（バス制御手段）と、システム
コントローラ１３からＣＰＵバス１３１を介して接続さ
れたＤＭＡ制御部６と、後述するアドレス演算部７、画
素演算部８およびシフトレジスタ８１からなるデータ処
理モジュール１４と、クロックドライバ９と、表示部１
０と、ＳＤＲＡＭ３，４とのバススイッチ１１２とが設
けられ、それぞれがアドレスバス５１１、データバス５
２１によって接続され、またバス制御部１１からデータ
処理モジュール１４に下地データのバス１１１、バス制
御部１２から外部に表示データのバス１０１がそれぞれ
接続されている。

【００２４】データ処理モジュール１４は、ＳＤＲＡＭ
２〜ＳＤＲＡＭ４をアクセスするためのデータおよびア
ドレスを生成するモジュールであり、ＤＭＡ制御による
コマンドフェッチ、メモリをアクセスするためのアドレ
スを生成するアドレス演算部７、ＳＤＲＡＭ３もしくは
ＳＤＲＡＭ４のいずれかのアドレスに画素演算の結果を
書き込むまで遅延させるシフトレジスタ８１、画素演算
を行う画素演算部８で構成されている。

【００２５】このデータ処理モジュール１４において
は、アドレス演算部７からシフトレジスタ８１に描画座
標のバス７２、画素演算部８に色相データカウントアッ
プ信号のバス７４、バス制御部１１に下地アドレスのバ
ス７３がそれぞれ接続され、またシフトレジスタ８１か
らバス制御部１１に描画座標のバス８３、さらに画素演
算部８からバス制御部１１に描画データのバス８４がそ
れぞれ接続されている。

【００２６】次に、本実施例の作用について、図１〜図
６のタイムチャートなどに基づいて、動作および詳細構
成を説明する。始めに、図１により画像データ処理装置
の概略動作を説明する。

【００２７】まず、システムコントローラ１３からＣＰ
Ｕバス１３１、ＤＭＡ制御部６とバス制御部５を経由
し、画像処理コマンドおよび原画データをＳＤＲＡＭ２
に転送する。その後、システムコントローラ１３は、画
像処理プロセッサ１に対し、実行開始コマンドを発行す
る。

【００２８】さらに、画像処理プロセッサ１内のＤＭＡ
制御部６は、実行開始コマンドより、ＳＤＲＡＭ２から
画像処理コマンドを取り出し、図２で後述するモード指
定２１１４、テーブルポインタ２１１５、原画データポ
インタ２１１６、描画座標ポインタ２１１７をアドレス
演算部７に、色テーブル２３１、モード指定２１１４を
画素演算部８に転送し、アドレス演算部７を起動する。

【００２９】そして、アドレス演算部７は、原画データ
の格納されているアドレスと、画素演算したデータの書
き込みアドレス（以後描画座標と呼ぶ）と、色相データ
のカウントアップ信号を１ドット単位で演算する。

【００３０】たとえば、ライトオンリー処理の場合、画
像処理プロセッサ１は原画データのアドレスをアドレス
バス５１１を経由してバス制御部５に転送し、ＳＤＲＡ
Ｍ２から原画データをバス制御部５を経由して取り出
し、画素演算部８で画素演算を行う。

【００３１】そして、描画座標のバス７２とシフトレジ
スタ８１を用いて、原画データの読み込み時間にシフト
して合わせた描画座標をバス制御部１１に転送し、バス
スイッチ１１２を経由してＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４のいずれかのデータを画素演算によって得られた
結果に書き換える（以後描画と呼ぶ）。

【００３２】また、リードモディファイライト処理の場
合、画像処理プロセッサ１は、原画データのアドレスを
アドレスバス５１１を経由してバス制御部５に転送し、
ＳＤＲＡＭ２から原画データをバス制御部５を経由して
取り出したデータと、ＳＤＲＡＭ３もしくはＳＤＲＡＭ
４のいずれかから既に書き込まれている画像データ（以
後下地データと呼ぶ）のアドレスを下地データのバス７
３を経由してバス制御部１１に転送し、ＳＤＲＡＭ３も
しくはＳＤＲＡＭ４のいずれかから読み出した画像デー
タとを画素演算部８で画素演算を行う。

【００３３】そして、描画座標のバス７２とシフトレジ
スタ８１を用いて、原画データおよび下地データの読み
込み時間にシフトして合わせた描画座標をバス制御部１
１に転送し、バススイッチ１１２を経由してＳＤＲＡＭ
３もしくはＳＤＲＡＭ４のいずれかに描画する。

【００３４】さらに、画像処理プロセッサ１は、表示部
１０で生成される表示アドレスをバス制御部１２、バス
スイッチ１１２を経由して、ＳＤＲＡＭ３もしくはＳＤ
ＲＡＭ４のうち描画しない方のメモリに対して与え、デ
ータを読み出し、表示データのバス１０１を経由して表
示データとして出力する。この場合に、ＳＤＲＡＭ３も
しくはＳＤＲＡＭ４のうちどちらから描画するかは、リ
セット時の状態で決められている。

【００３５】続いて、図２により、画像処理コマンドお
よび原画データを格納するメモリであるＳＤＲＡＭ２の
メモリマップの一例を説明する。

【００３６】このＳＤＲＡＭ２には、コマンドエリア２
１、原画データ２２、色テーブル２３のエリアが設けら
れ、コマンドエリア２１には、コマンドリスト２１１，
２１２などの複数のコマンドが格納されている。それぞ
れのコマンドリスト２１１，２１２の内容は、コマンド
コード２１１２、リンクポインタ２１１３、モード指定
２１１４、テーブルポインタ２１１５、原画データポイ
ンタ２１１６、描画座標ポインタ２１１７で構成されて
いる。

【００３７】たとえば、コマンドコード２１１２はコマ
ンドの種別を表し、リンクポインタ２１１３は、このコ
マンドが終了したら、どのコマンドを次に実行するかの
コマンド開始アドレスが格納され、またモード指定２１
１４は画素演算部８で、どのような画素演算を実行する
か属性が記述されている。

【００３８】さらに、テーブルポインタ２１１５は、画
素演算に用いる色相変化やその他の属性を表現する色テ
ーブル２３１の先頭アドレスを格納しており、処理を開
始する前に、ＳＤＲＡＭ２から内部の処理テーブルにロ
ードしておくために用い、原画データポインタ２１１６
は、原画データ２２１が格納されているアドレスを示
し、また描画座標ポインタ２１１７は、画素演算したデ
ータをどの位置に描画するか座標値を記述している。

【００３９】続いて、図３により画像処理プロセッサ１
のパイプライン動作のタイムチャートを説明する。

【００４０】まず、ＤＭＡ制御部６でコマンドをフェッ
チし、パラメータをアドレス演算部７と画素演算部８に
設定する。設定終了後、ＤＭＡ制御部６は、アドレス演
算部７にアドレス演算開始信号を送り、アドレス演算部
７はアドレス演算開始信号によって、１ドット単位に描
画座標とその描画座標に描画するデータの原画データの
格納アドレス（以後原画アドレスと呼ぶ）の演算を開始
する。

【００４１】たとえば、リプレース処理の場合は、アド
レス演算部７は最初の描画画素の描画座標および原画ア
ドレスの演算終了後、メモリアクセス開始信号をバス制
御部５とシフトレジスタ８１を経由してバス制御部１１
に出力する。

【００４２】そして、バス制御部５は、メモリアクセス
開始信号を受けてＳＤＲＡＭ２への原画リードアクセス
を行い、バス制御部１１は、シフトレジスタ８１がメモ
リアクセス開始信号を受けてからシフトレジスタ８１に
よるシフト時間分だけ遅れて、ＳＤＲＡＭ３もしくはＳ
ＤＲＡＭ４のいずれかへ描画ライトアクセスを行う。

【００４３】また、リードモディファイライト処理の場
合は、アドレス演算部７は最初の描画画素の描画座標お
よび原画アドレスの演算終了後、メモリアクセス開始信
号をバス制御部５とバス制御部１１とシフトレジスタ８
１を経由してバス制御部１１に出力する。

【００４４】そして、バス制御部５は、メモリアクセス
開始信号を受けてＳＤＲＡＭ２への原画リードアクセス
を行い、バス制御部１１は、メモリアクセス開始信号を
受けてＳＤＲＡＭ３もしくはＳＤＲＡＭ４のいずれかへ
下地リードアクセスを行い、さらにバス制御部１１は、
シフトレジスタ８１がメモリアクセス開始信号を受けて
からシフトレジスタ８１によるシフト時間分だけ遅れ
て、ＳＤＲＡＭ３もしくはＳＤＲＡＭ４のいずれかへ描
画ライトアクセスを行う。

【００４５】さらに、画像処理コマンドの最終画素の処
理後、画素演算部８はＤＭＡ制御部６に最終画素演算終
了信号を送り、１つの画像処理コマンドの処理が終了す
る。そして、ＤＭＡ制御部６は、最終画素演算終了信号
により次の画像処理コマンドのフェッチを開始する。

【００４６】次に、画像処理プロセッサ１の画像演算部
８の詳細を説明する。始めに、図４により画像処理プロ
セッサ１が扱うデータ構成を説明する。

【００４７】まず、ＳＤＲＡＭ２に格納されている原画
データ２２は１６ビット構成になっており、最上位（Ｍ
ＳＢ）ビットは原画データ２２の属性を表す属性ビット
として割り当てられている。たとえば、属性ビットが０
の場合は原画データ２２の下位１５ビットは色コードと
なり、属性ビットが１の場合は原画データ２２の下位１
５ビットは色データとなる。

【００４８】この色データは、ビット１４からビット１
０で示す青色成分と、ビット９からビット５で示す緑色
成分と、ビット４からビット０で示す赤色成分で構成さ
れ、ビット１５は青色成分の符号ビット、ビット１０は
緑色成分の符号ビット、ビット４は赤色成分の符号ビッ
トとしている。

【００４９】さらに、ＳＤＲＡＭ２に格納されている色
テーブル２３は１６ビット構成になっており、最上位ビ
ットは１、下位１５ビットは前記色コードで選択される
原画データ２２の構成と同様の構成の色データとなって
いる。

【００５０】また、ＳＤＲＡＭ３もしくはＳＤＲＡＭ４
に格納されている下地データ３９もしくは４９は、原画
データ２２と同様に１６ビット構成になっており、最上
位ビットは下地データ３９もしくは４９の属性を表す属
性ビットとして割り当てられている。

【００５１】たとえば、属性ビットが０の場合は、下地
データ３９もしくは４９の下位１５ビットは色コードと
なり、属性ビットが１の場合は、下地データ３９もしく
は４９の下位１５ビットは原画データ２２の構成と同様
の構成の色データとなる。

【００５２】続いて、表１に基づいて画像処理プロセッ
サ１の画素演算の種類を順に説明する。

【００５３】

【表１】

【００５４】(1).画素演算の１つであるリプレースは、
原画データ２２をそのままＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込むデータ（以後描画データと呼ぶ）とす
る画素演算である。

【００５５】(2).シャドウは、下地データが色コードの
場合は下地データをそのまま描画データとし、下地デー
タが色データの場合は下地データの青色成分に１／２を
乗じた値を新たな青色成分に、下地データの緑色成分に
１／２を乗じた値を新たな緑色成分に、下地データの赤
色成分に１／２を乗じた値を新たな赤色成分とする色デ
ータを描画データとする画素演算である。このシャドウ
は、下地データに影を付けるときに有効である。

【００５６】(3).半輝度は、原画データの青色成分に１
／２を乗じた値を新たな青色成分に、原画データの緑色
成分に１／２を乗じた値を新たな緑色成分に、原画デー
タの赤色成分に１／２を乗じた値を新たな赤色成分とす
る色データを描画データとする色データを描画データと
する画素演算である。この半輝度は、原画データが暗闇
に存在するような効果を必要とするときに有効である。

【００５７】(4).半透明は、下地データが色コードの場
合は原画データをそのまま描画データとし、下地データ
が色データの場合は原画データと下地データの青色成分
の和の１／２を新たな青色成分とし、原画データと下地
データの緑色成分の和の１／２を新たな緑色成分とし、
原画データと下地データの赤色成分の和の１／２を新た
な赤色成分とする色データを描画データとする画素演算
である。この半透明は、原画データを透かして下地デー
タを見せる効果を必要とするときに有効である。

【００５８】(5).色相変化は、原画データと色相データ
の青色成分の和を新たな青色成分とし、原画データと色
相データの緑色成分の和を新たな緑色成分とし、原画デ
ータと色相データの赤色成分の和を新たな赤色成分とす
る色データを描画データとする画素演算である。この色
相変化は、描画データの色相をなめらかに変化させ、立
体表現させたい場合に有効である。

【００５９】(6).色相変化半輝度は、原画データと色相
データの青色成分の和に１／２を乗じた値を新たな青色
成分とし、原画データと色相データの緑色成分の和に１
／２を乗じた値を新たな緑色成分とし、原画データと色
相データの赤色成分の和に１／２を乗じた値を新たな赤
色成分とする色データを描画データとする画素演算であ
る。

【００６０】(7).色相変化半透明は、原画データと色相
データと下地データの青色成分の和に１／２を乗じた値
を新たな青色成分とし、原画データと色相データと下地
データの緑色成分の和に１／２を乗じた値を新たな緑色
成分とし、原画データと色相データと下地データの赤色
成分の和に１／２を乗じた値を新たな赤色成分とする色
データを描画データとする画素演算である。

【００６１】以上の画素演算で扱う原画データおよび下
地データの各色成分は符号なしの５ビットとし、データ
の取り得る範囲は１０進数で０〜＋３１とし、色相デー
タの各色成分は符号付きの５ビットとし、データの取り
得る範囲は１０進数で−１６〜＋１５とする。

【００６２】また、画素演算の１つである色相変化を行
い、各色成分の描画データが−１以下あるいは＋３２以
上というデータの取り得る範囲外になる場合、各色成分
の描画データが−１以下になった場合は各色成分の描画
データを０に、各色成分の描画データが＋３２以上にな
った場合は各色成分の描画データを３１に補正するとい
う飽和処理を行う。

【００６３】さらに、前記画素演算のうち、リプレー
ス、半輝度、色相変化、色相変化半輝度は下地データを
用いないのでライトオンリー処理で処理し、シャドウ、
半透明、色相変化半透明は下地データを用いるため、リ
ードモディファイライト処理で処理する。

【００６４】続いて、図５により画像処理プロセッサ１
の画像演算処理のタイムチャートを説明する。図５(a)
はライトオンリー処理の場合であり、図５(b) はリード
モディファイライト処理の場合である。

【００６５】まず、ライトオンリー処理の場合には、ア
ドレス演算部７は、バス制御部５に対して原画データが
格納されているアドレスＲＤＡＤＲのＲＡ１と描画アド
レスＷＲＡＤＲのＷＡ１の発行をタイム番号Ｔ１で行
う。

【００６６】さらに、バス制御部５は、Ｔ２で原画デー
タが格納されているＳＤＲＡＭ２に対して原画データが
格納されているアドレスＲＤＡＤＲ１のＲＡ１１を発行
する。その後、画素演算部８は原画データＲＤＤＡＴの
ＲＤ１の読み込みをＴ７で行い、画素演算部８は画素演
算をＴ８で行う。

【００６７】そして、バス制御部１１は、Ｔ９で描画デ
ータＷＲＤＡＴのＷＤ１をＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込む。このＷＲＤＡＴのＷＤ１に対応する
描画座標ＷＲＡＤＲのＷＡ１は、Ｔ１でアドレス演算部
７よりシフトレジスタ８１に転送されているので、Ｔ９
でシフトレジスタ８１からバス制御部１１に転送され
る。

【００６８】さらに、Ｔ２以後、アドレス演算部７は、
画素演算部に対して原画データが格納されているアドレ
スＲＤＡＤＲのＲＡ１の原画データの描画処理の終了を
待たずに、次以降の原画データが格納されているアドレ
スＲＤＡＤＲのＲＡ２からＲＡ１０、および描画座標Ｗ
ＲＡＤＲのＷＡ２からＷＡ１０の演算を行うことが可能
である。

【００６９】また、リードモディファイライト処理の場
合には、アドレス演算部７が、バス制御部５に対して原
画データが格納されているアドレスＲＤＡＤＲのＲＡ１
と描画座標ＷＲＡＤＲのＷＡ１の発行をＴ１で行う。

【００７０】さらに、バス制御部５は、Ｔ２で原画デー
タが格納されているＳＤＲＡＭ２に対して原画データが
格納されているアドレスＲＤＡＤＲ１のＲＡ１１と下地
データが格納されているアドレスＲＤＡＤＲ２のＲＡ２
１を発行する。

【００７１】その後、画素演算部８は、原画データＲＤ
ＤＡＴ１のＲＤ１１と下地データＲＤＤＡＴ２のＲＤ２
１の読み込みをＴ７で行い、画素演算部８は画素演算を
Ｔ８で行う。

【００７２】そして、バス制御部１１は、Ｔ９で描画デ
ータＷＲＤＡＴのＷＤ１をＳＤＲＡＭ４に書き込む。こ
のＷＲＤＡＴのＷＤ１に対応する描画座標ＷＲＡＤＲの
ＷＡ１は、既にＴ１でアドレス演算部７よりシフトレジ
スタ８１に転送されているので、Ｔ９でシフトレジスタ
８１からバス制御部１１に転送される。

【００７３】また、下地データが格納されているアドレ
スＲＤＡＤＲ２のＲＡ２１と描画座標ＷＲＡＤＲのＷＡ
１を転送してから描画するまでの間（Ｔ２〜Ｔ８）クロ
ックを停止し、状態を保持する。

【００７４】続いて、図６により画素演算部８のハード
ウェア構成を、表２により各画素演算における画素演算
部８のハードウェアの制御信号の状態を説明する。この
例では、青、緑、赤の各色成分のうちの１つについて示
しており、実際は、色成分毎に１つずつ図６の回路を持
っており、それぞれが同時に画素演算を行う。以下に画
素演算部８の各要素について説明する。

【００７５】

【表２】

【００７６】５ビットアップダウンカウンタ８２１（Ｇ
Ｃ）は、色相データを格納し、かつアドレス演算部７か
らの指示によりカウントアップまたはダウンさせる回路
である。この色相データの初期値は予め与えられてい
る。

【００７７】原画データマスク回路８２２（ＳＭ１）お
よび８２６（ＳＭ２）は、原画データを使用しない場合
は０を、使用する場合は原画データを出力する回路であ
る。

【００７８】色相データマスク回路８２３（ＧＭ）は、
色相データを使用しない場合は０を、使用する場合は色
相データを出力する回路である。

【００７９】５ビット加算器８２４（ＡＵ１）は、色相
データと原画データとの加算を行い、加算結果８２４２
とキャリー８２４１を生成する回路である。

【００８０】飽和処理回路８２５（ＧＳ）は、５ビット
加算器８２４で色相データと原画データを加算した結果
が＋３２以上の場合は＋３１を、−１以下の場合は０を
出力する回路である。色相データ８２３２が正でキャリ
ー８２４１が０の場合もしくは、色相データ８２３２が
負でキャリー８２４１が１の場合は、５ビット加算器８
２４の加算結果８２４２は３１以下０以上となり、飽和
処理回路８２５は加算結果８２４２をそのまま出力す
る。色相データ８２３２が正でキャリー８２４１が１の
場合は、５ビット加算器８２４の加算結果８２４２は３
２以上となり、飽和処理回路８２５は３１を出力する。
色相データ８２３２が負でキャリー８２４１が０の場合
は、５ビット加算器８２４の加算結果８２４２は−１以
下となり、飽和処理回路８２５は０を出力する。

【００８１】下地データマスク回路８２７（ＤＭ）は、
下地データを使用しない場合は０を、使用する場合は下
地データを出力する回路である。

【００８２】５ビット加算器８２８（ＡＵ２）は、下地
データと原画データとの加算を行い、加算結果８２８２
とキャリー８２８１を生成する回路である。

【００８３】描画データ１／２回路８２９（ＨＦ）は、
データ１／２イネーブル８２９１が０のときは、加算結
果８２８２とキャリー８２８１で構成する６ビットのデ
ータを描画データ８２９２とし、データ１／２イネーブ
ル８２９１が１のときは加算結果８２８２とキャリー８
２８１で構成する６ビットのデータに１／２を乗じた値
を描画データ８２９２とする回路である。

【００８４】以上のような画素演算部８の構成により、
表２のリプレース、シャドウ、半輝度、半透明、色相変
化、色相変化半輝度、色相変化半透明の画素演算を、
青、緑、赤の各色成分毎にそれぞれが同時に行うことが
できる。

【００８５】従って、本実施例の画像データ処理装置に
よれば、画像処理プロセッサ１のデータ処理モジュール
１４として、アドレスを生成するアドレス演算部７、画
素演算の結果を遅延させるシフトレジスタ８１、および
画素演算を行う画素演算部８で構成したことにより、ア
ドレス演算部７は、ＳＤＲＡＭ２をアクセスするアドレ
スの発行よりＳＤＲＡＭ２から原画データが読み出され
るまでの時間を待たずに、次もしくはそれ以降のＳＤＲ
ＡＭ２をアクセスするアドレスと、ＳＤＲＡＭ３もしく
はＳＤＲＡＭ４をアクセスするアドレスとの演算を行う
ことができるので、高速な画素演算が実現できる。

【００８６】また、リードモディファイライト処理にお
いて、ＳＤＲＡＭ２から原画データを読み出す時間と、
ＳＤＲＡＭ３もしくはＳＤＲＡＭ４から画像データを読
み出す時間と、この原画データと画像データとを合成す
る画素演算を施す時間と、ＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込む時間とにおいて、アドレス演算部７を
状態保持のまま演算を停止させることができるので、ラ
イトオンリー処理と同一の回路でリードモディファイラ
イト処理が実現でき、ハードウェア量が少なく、かつ高
速画素演算を実現することができる。

【００８７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００８８】たとえば、本実施例の画像データ処理装置
については、図１のようなハードウェア構成、さらに図
６のような画素演算部の構成に限定されるものではな
く、また画素演算についても表１および表２に示すよう
な種類に限られず、種々の変更が可能であることはいう
までもない。

【００８９】また、本実施例のような画像データ処理装
置は、メモリ上に割り付けられた画像やテキスト、グラ
フィックスデータを画素演算する場合に高速化が要求さ
れる、たとえばパーソナルコンピュータ、ワークステー
ション、ファクシミリ、プリンタ、グラフィックス装置
などの情報端末機器に良好に適用することができる。

【００９０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９１】(1).クロック信号に同期して入出力が可能
にされる第１および第２および第３のメモリと、これら
に個別的に割り当てられたメモリバスおよびバス制御手
段の他に、プロセッサを構成するバス制御手段、データ
処理モジュールのうちのデータ処理モジュールを、アド
レスを生成するアドレス演算部、アドレス演算部の結果
を遅延させるシフトレジスタ、および画素演算を行う画
素演算部から構成することにより、アドレス演算部は、
第１のメモリをアクセスするアドレスの発行より第１の
メモリから原画データが読み出されるまでの時間を待た
ずに、次もしくはそれ以降の第１のメモリをアクセスす
るアドレスと、第２もしくは第３のいずれかのメモリを
アクセスするアドレスとの演算を行うことができるの
で、高速な画素演算の実現が可能となる。

【００９２】(2).前記(1) において、リードモディファ
イライト処理の場合に、第１のメモリから原画データを
読み出す時間と、第２もしくは第３のいずれかのメモリ
から画像データを読み出す時間と、この原画データと画
像データとを合成する画素演算を施す時間と、第２もし
くは第３のメモリに書き込む時間とにおいて、アドレス
演算部を状態保持のまま演算を停止させることができる
ので、ライトオンリー処理と同一の回路でリードモディ
ファイライト処理が実現でき、よってハードウェア量が
少なく、かつ高速な画素演算の実現が可能となる。

【００９３】(3).前記(1) および(2) により、メモリに
格納された画像データを高速に画素演算し、これを読み
出し表示するグラフィックス処理を高速かつ低コストに
実現することができ、特にパーソナルコンピュータ、ワ
ークステーション、ファクシミリ、プリンタ、グラフィ
ックス装置などの情報端末機器に用いて、メモリ上に割
り付けられた画像やテキスト、グラフィックスデータを
画素演算する場合に良好に適用することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である画像データ処理装置を
示すブロック図である。

【図２】本実施例において、画像処理コマンドおよび原
画データを格納するメモリのメモリマップを示す説明図
である。

【図３】本実施例において、画像処理プロセッサのパイ
プライン動作を説明するタイムチャートである。

【図４】本実施例において、画像処理プロセッサが扱う
データの構成を示す説明図である。

【図５】本実施例において、画像演算処理を説明するタ
イムチャートである。

【図６】本実施例において、画素演算部を示す構成図で
ある。

【符号の説明】

１ 画像処理プロセッサ ２ ＳＤＲＡＭ（第１のメモリ） ３ ＳＤＲＡＭ（第２のメモリ） ４ ＳＤＲＡＭ（第３のメモリ） ５ バス制御部（バス制御手段） ６ ＤＭＡ制御部 ７ アドレス演算部 ８ 画素演算部 ９ クロックドライバ １０ 表示部 １１，１２ バス制御部（バス制御手段） １３ システムコントローラ １４ データ処理モジュール ２１ コマンドエリア ２２ 原画データ ２３ 色テーブル ３１，４１ データバス（メモリバス） ３２，４２ アドレスバス（メモリバス） ３９，４９ 下地データ ７２〜７４ バス ８１ シフトレジスタ ８３，８４ バス １０１，１１１ バス １１２ バススイッチ １３１ ＣＰＵバス ２１１，２１２ コマンドリスト ２２１ 原画データ ２３１ 色テーブル ５１１ アドレスバス ５１２ アドレスバス（メモリバス） ５２１ データバス ５２２ データバス（メモリバス） ８２１ ビットアップダウンカウンタ ８２２，８２６ 原画データマスク回路 ８２３ 色相データマスク回路 ８２４ ビット加算器 ８２５ 飽和処理回路 ８２７ 下地データマスク回路 ８２８ ビット加算器 ８２９ 描画データ１／２回路 ２１１２ コマンドコード ２１１３ リンクポインタ ２１１４ モード指定 ２１１５ テーブルポインタ ２１１６ 原画データポインタ ２１１７ 描画座標ポインタ ８２３２ 色相データ ８２４１ キャリー ８２４２ 加算結果 ８２８１ キャリー ８２８２ 加算結果 ８２９１ データ１／２イネーブル ８２９２ 描画データ

フロントページの続き (72)発明者 宮本 崇 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期してアドレス入力、
   データ入出力および制御信号入力が可能にされる第１お
   よび第２および第３のメモリと、前記第１および第２お
   よび第３のメモリに個別的に割り当てられたメモリバス
   と、前記メモリバスに個別に割り当てられたバス制御手
   段、前記バス制御手段に結合され前記第１および第２お
   よび第３のメモリをアクセスするためのデータおよびア
   ドレスを生成するデータ処理モジュール、および前記第
   １のメモリに画像処理に関するコマンドおよび原画デー
   タを格納し、前記第１のメモリから読み出した原画デー
   タに対して原画データをそのままあるいは輝度または色
   相または透明度を変更する画素演算を行い、前記第２も
   しくは第３のいずれかのメモリのデータを変更する手段
   を有するプロセッサとからなることを特徴とする画像デ
   ータ処理装置。
2. 【請求項２】 請求項１記載の画像データ処理装置であ
   って、前記プロセッサは画像処理プロセッサであること
   を特徴とする画像データ処理装置。
3. 【請求項３】 請求項１または２記載の画像データ処理
   装置であって、前記画像処理プロセッサにおいて、前記
   データ処理モジュールとして、前記第１のメモリおよび
   第２もしくは第３のいずれかのメモリをアクセスするた
   めのアドレスを同時に演算するアドレス演算部と、前記
   アドレス演算部が前記第１のメモリをアクセスするアド
   レスの発行より前記第１のメモリから原画データが読み
   出されるまでの時間を待たずに次もしくはそれ以降の前
   記第１のメモリをアクセスするアドレスを演算するため
   に、前記第２もしくは第３のいずれかのメモリをアクセ
   スするアドレスを前記第２または第３のいずれかのメモ
   リのデータを変更する時間まで遅延させるためのシフト
   レジスタと、前記画素演算を行う画素演算部とを有する
   ことを特徴とする画像データ処理装置。
4. 【請求項４】 請求項１、２または３記載の画像データ
   処理装置であって、前記画像処理プロセッサにおいて、
   前記第２もしくは第３のいずれかのメモリのデータを変
   更する手段として、前記第１のメモリから読み出した原
   画データに対して画素演算をし、前記第２もしくは第３
   のいずれかのメモリに書き込むライトオンリー処理と、
   前記第１のメモリから原画データを読み出し、同時に前
   記第２もしくは第３のいずれかのメモリから既に書き込
   まれている画像データを読み出し、前記原画データと画
   像データとを合成する前記画素演算を施し、前記第２も
   しくは第３のいずれかのメモリに書き込むリードモディ
   ファイライト処理とを有することを特徴とする画像デー
   タ処理装置。
5. 【請求項５】 請求項４記載の画像データ処理装置であ
   って、前記画像処理プロセッサにおいて、前記リードモ
   ディファイライト処理を行う手段として、前記画素演算
   部が前記第１のメモリから原画データを読み出す時間
   と、同時に前記第２もしくは第３のいずれかのメモリか
   ら既に書き込まれている画像データを読み出す時間と、
   前記原画データと画像データとを合成する前記画素演算
   を施す時間と、前記第２もしくは第３のメモリに書き込
   む時間とにおいて、前記アドレス演算部を状態保持のま
   ま演算を停止させる処理を有することを特徴とする画像
   データ処理装置。
6. 【請求項６】 請求項５記載の画像データ処理装置であ
   って、前記画像処理プロセッサにおいて、前記アドレス
   演算部を状態保持のまま演算を停止させる処理を行う手
   段として、前記アドレス演算部に供給するクロックを停
   止する処理を有することを特徴とする画像データ処理装
   置。
7. 【請求項７】 請求項１、２、３、４、５または６記載
   の画像データ処理装置であって、前記第１および第２お
   よび第３のメモリはシンクロナスＤＲＡＭであることを
   特徴とする画像データ処理装置。
8. 【請求項８】 請求項１、２、３、４、５、６または７
   記載の画像データ処理装置を用いた情報システムであっ
   て、前記画像データ処理装置は、メモリ上に割り付けら
   れた画像やテキスト、グラフィックスデータを画素演算
   するパーソナルコンピュータ、ワークステーション、フ
   ァクシミリ、プリンタ、グラフィックス装置などの情報
   端末機器に用いられることを特徴とする情報システム。