JP4053545B2 - グラフィックスプロセッサおよび図形処理装置 - Google Patents
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Description
321…バス権取得回路通知信号、330…内部バス、340…転送パス、400…画素演算回路、410,411,2510,2520…セレクタ、500…メモリ、510…主記憶、520…描画用データ、530…描画用ワーク、540…フレームバッファ、600…モード設定回路、700…アドレス管理テーブル
、710…処理内容、711…切換信号、900…外部バス、910,18910 ,19910…CPU、920,16920…TVチューナ、930,16930…CDROM、940,16940…I/Oコントローラ、950…CRT、
2100,8100…アドレスレジスタ、2200…比較器、2300…アドレスバッファ、2400…データバッファ、3100,3200…デコーダ、4100…アドレステーブル、5100,15100…フェッチ回路、5200,15200…画素作成回路、5300,15300…命令デコーダ、6100…レジスタ、6200…加算器、6300…乗算器、6400…比較器、6500…アドレス変換回路、7700,9100,12100…メモリ特性管理テーブル、14100…バッファ、14200…デコーダ、19200…外部I/F。
Claims (8)
- 画素生成処理を実行する描画回路と、
前記描画回路の画素生成結果に対して画素演算処理を実行する画素演算回路と、
前記画素演算回路を制御するための画素演算制御回路と、
画素ごとの表示データを制御する表示制御回路と、
外部のCPUの演算結果と前記画素生成結果と前記表示データとを記憶するメモリとを有し、
前記描画回路と前記画素演算回路と前記画素演算制御回路と前記表示制御回路と前記メモリは同一の半導体基板上に実装され、
前記CPUと前記描画回路は前記画素演算制御回路に制御データを出力し、
前記画素演算制御回路は前記制御データに基づいて前記画素演算回路を制御すること、を特徴とするグラフィックスプロセッサ。 - 請求項1記載のグラフィックスプロセッサにおいて、
前記半導体基板は前記CPUが前記演算結果を前記メモリに出力するための端子を有し、
前記CPUは前記端子を用いて前記制御データを前記画素演算制御回路に出力すること、を特徴とするグラフィックスプロセッサ。 - 請求項1記載のグラフィックスプロセッサにおいて、
前記半導体基板は前記CPUが前記制御データを前記画素演算制御回路に出力するための専用の端子を有すること、を特徴とするグラフィックスプロセッサ。 - 演算処理を実行するCPUと、
画素生成処理を実行する描画回路と、
前記描画回路の画素生成結果に対して画素演算処理を実行する画素演算回路と、
前記画素演算回路を制御するための画素演算制御回路と、
画素ごとの表示データを制御する表示制御回路と、
前記CPUの演算結果と前記画素生成結果と前記表示データを記憶するメモリとを有し、
前記CPUと前記描画回路と前記画素演算回路と前記画素演算制御回路と前記表示制御回路と前記メモリとは同一の半導体基板上に実装され、
前記CPUと前記描画回路は前記画素演算制御回路に制御データを出力し、
前記画素演算制御回路は前記制御データに基づいて前記画素演算回路を制御すること、を特徴とするグラフィックスプロセッサ。 - 画素生成処理を実行する描画回路と、
前記描画回路の画素生成結果に対して画素演算処理を実行する画素演算回路と、
前記画素演算回路を制御するための画素演算制御回路と、
画素ごとの表示データを制御する表示制御回路と、
アドレスを登録するアドレス管理テーブルとを有し、
前記登録されたアドレスと演算処理を実行するCPUから出力されるアドレスとを比較し、画素演算を行うか否かを自動的に切り替えること、を特徴とするグラフィックスプロセッサ。 - 演算処理を実行するCPUと、
画素生成処理を実行する描画回路と、
前記描画回路の画素生成結果に対して画素演算処理を実行する画素演算回路と、
前記画素演算回路を制御するための画素演算制御回路と、
画素ごとの表示データを制御する表示制御回路と、
前記CPUの演算結果と前記画素生成結果と前記表示データとを記憶するメモリとを有し、
前記描画回路と前記画素演算回路と前記画素演算制御回路と前記表示制御回路と前記メモリは同一の半導体基板上に実装され、
前記CPUと前記描画回路は前記画素演算制御回路に制御データを出力し、
前記画素演算制御回路は前記制御データに基づいて前記画素演算回路を制御すること、を特徴とする図形処理装置。 - 請求項6記載の図形処理装置において、
前記半導体基板は前記CPUが前記演算結果を前記メモリに出力するための端子を有し、
前記CPUは前記端子を用いて前記制御データを前記画素演算制御回路に出力すること、を特徴とする図形処理装置。 - 請求項6記載の図形処理装置において、
前記半導体基板は前記CPUが前記制御データを前記画素演算制御回路に出力するための専用の端子を有すること、を特徴とする図形処理装置。
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