JP2000181432A - 図形処理装置 - Google Patents

Abstract

(57)【要約】 【課題】統合化メモリ方式の図形処理装置において、規
定時間内に必ず処理を終了する必要のある複数の回路に
対し、最悪時のメモリアクセス時間を保証し、それによ
って各回路を正しく動作させること。 【解決手段】バス制御回路２００が、バス調停タイミン
グごとに優先度の異なる優先度判定回路Ａ２１０，優先
度判定回路Ｂ２２０を順次切り替えながらバス調停を行
うことによって、表示回路３４０やビデオ入力回路３３
０のようにある規定時間内に必ずメモリアクセスを行う
必要のある回路を複数内蔵している場合でも、それぞれ
の回路について最悪時のメモリアクセス時間を保証でき
るため、各回路を正しく動作させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、文字や図形データ
を発生，表示する図形処理装置に関するもので、特に表
示用画素データを記憶するためのフレームバッファを主
記憶装置内に一体化する、統合化メモリ方式で構成され
る図形処理装置に関するものである。

【０００２】

【従来の技術】従来の技術による統合化メモリ方式で構
成される図形処理装置の一例として、特開平4−1084192
号公報に記載されている。この方式は、表示回路が他の
回路に優先してメモリアクセスを行いたい場合に、その
ことをメモリ管理ユニットに通知する優先制御信号を設
け、メモリ管理ユニットは優先制御信号が入力されると
表示回路のメモリアクセスの優先度を上げる制御を行う
ことで、メモリ統合化によりメモリアクセスの競合が増
えてもＣＲＴなどへの画面表示を途切れさせることなく
制御する方式である。

【０００３】

【発明が解決しようとする課題】上記技術は、ある規定
時間内に必ず処理を終了する必要のある回路が、優先的
にメモリアクセスを行うための手段として優先制御信号
を設けたものである。しかしながら上記発明では、ある
規定時間内に必ず処理を終了する必要のある回路が複数
存在する構成については記述されていない。例えば、あ
る規定時間内に必ず処理を終了する必要のある回路とし
て表示回路とビデオ入力回路を備える構成を考えると、
表示回路はＣＲＴへの表示が途切れないようにメモリか
ら表示データを読み出す必要があり、一方ビデオ入力回
路についても、常に入力され続けるビデオデータを取り
こぼさないようにビデオ入力データをメモリに書き込む
必要がある。すなわち、表示回路は１画面を表示する時
間内に１画面分全ての表示データをメモリから読み出す
必要があり、ビデオ入力回路も同様にビデオ入力データ
が１画面分入力される時間内に１画面分全てのビデオ入
力データをメモリに書き込む必要がある。

【０００４】本発明の目的は、統合化メモリ方式を採用
し、かつある規定時間内に必ず処理を終了する必要のあ
る回路を複数備えた図形処理装置において、これらのあ
る規定時間内に必ず処理を終了する必要のある複数の回
路に対し、最悪時のメモリアクセス時間を保証し、それ
によって各回路を正しく動作させることである。

【０００５】

【課題を解決するための手段】本発明では上記目的，メ
モリをアクセスするためにバスに接続されたＣＰＵ，表
示制御回路，規定時間内に必ず処理を終了する必要のあ
る処理回路を調停するために、優先度が異なる複数の優
先度判定回路を用いることによって達成するものであ
る。

【０００６】つまり、ＣＰＵを優先する優先度判定回
路，表示制御回路を優先する優先度判定回路，処理回路
を優先する優先度判定回路をそれぞれ切り替えることに
より、それぞれの回路が所定時間内にメモリにアクセス
することが可能となる。

【０００７】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【０００８】図１に本発明の第１の実施例の全体構成図
を示す。図１において、１００はグラフィックスプロセ
ッサ、１１０は内部バス、２００はバス制御回路、２１
０は優先度判定回路Ａ、２２０は優先度判定回路Ｂ、２
４０はバス制御シーケンサ、３１０はＣＰＵ Ｉ／Ｆ回
路、３２０は描画回路、３３０はビデオ入力回路、３４
０は表示回路、５００はＣＰＵ、５１０はＩ／Ｏコント
ローラ、５２０はＣＤＲＯＭ、５３０はキーボード、５
４０はマウス、５５０はＣＰＵバス、600はＮＴＳＣデ
コーダ、６１０はアンテナ、６２０はＤＡＣ、６３０は
ＣＲＴ、７００はメモリ、７１０は主記憶、７２０は描
画用データ、７３０はビデオ入力データ、７４０はフレ
ームバッファである。

【０００９】図１において、主記憶７１０はCPU500が動
作するために必要なプログラム，データ，作業領域など
を保持する領域であり、描画用データ７２０は描画回路
320が動作するために必要なコマンド，データ，作業領
域などを保持する領域であり、ビデオ入力データ７３０
はビデオ入力回路３３０によって作成されたビデオ入力
データを保持する領域であり、フレームバッファ７４０
は表示回路３４０が読み出してCRT630に表示するための
表示データを保持する領域である。グラフィックスプロ
セッサ１００内の各回路について、以下説明を行う。Ｃ
ＰＵ Ｉ／Ｆ回路３１０はCPU500からメモリ７００への
アクセス要求を受けると、バス制御回路２００に内部バ
ス１１０のバス権を取得するためリクエスト３１１を出
力する。ＣＰＵ Ｉ／Ｆ回路３１０はバス制御回路２０
０からアクノリッジ３１２が出力されるのを受けて、内
部バス１１０を通してメモリ７００にアクセスを行い、
CPU500からのアクセス内容が読み出しアクセスであれば
メモリ７００から読み出したデータをＣＰＵバス５５０
を通してCPU500に転送し、書き込みアクセスであればメ
モリ７００にそのデータの書き込みを行う。描画回路３
２０は、描画用データ７２０から描画コマンドを読み出
してグラフィック描画データを作成し、フレームバッフ
ァ７４０に書き込む。描画回路３２０は、描画処理実行
中に描画コマンドの読み出しや、作成したグラフィック
描画データの書き込みが必要になると、リクエスト３２
１とアクノリッジ３２２を使ってメモリ７００にアクセ
スする。ビデオ入力回路３３０は、アンテナ６１０で受
信後ＮＴＳＣデコーダ６００でディジタルデータに変換
されたビデオデータを読み込む。ビデオ入力回路330は
入力されたビデオデータを一時内部でバッファに保持
し、バッファが一杯になる前にリクエスト３３１とアク
ノリッジ３３２を使ってメモリ７００へデータを出力す
る。ＮＴＳＣデコーダ６００は継続的にビデオデータを
出力するため、ビデオ入力回路３３０はそのデータを取
りこぼさないように、決まった時間内に必ずメモリにデ
ータを出力する必要がある。表示回路３４０は、メモリ
７００から表示データとビデオ入力データを読み出し、
DAC620を通してCRT630に出力する。表示回路３４０はCR
T630での画面表示を途切れさせないようにするために、
表示データとビデオ入力データを画面表示に合わせてメ
モリ７００から読み出す必要がある。表示回路３４０は
CRT630に出力するこれらのデータを一時内部のバッファ
に保持しCRT630に出力しているが、バッファ内のデータ
が無くならないようにCRT630の掃引周波数に合わせてこ
れらのデータを決まった時間内に必ずメモリから読み出
さなければならない。バス制御回路２００は、内部バス
１１０のバス調停の優先度が、表示回路３４０が最も高
い優先度判定回路Ａ２１０と、ビデオ入力回路３３０が
最も高い優先度判定回路Ｂ２２０を内蔵している。優先
度判定回路Ａ２１０，優先度判定回路Ｂ２２０は、受け
付けているリクエスト３１１〜３４１の中で最も優先度
の高い回路からのアクセス要求を判定結果２１１，221
としてそれぞれ出力する。例えば、リクエスト３１１と
リクエスト３４１が同時に出力されている場合、優先度
判定回路Ａ２１０は判定結果２１１として表示回路３４
０がメモリアクセス要求を出力していることを出力し、
優先度判定回路Ｂ２２０は判定結果２２１としてＣＰＵ
Ｉ／Ｆ回路３１０がメモリアクセス要求を出力してい
ることを出力する。バス制御シーケンサ２４０は、判定
結果211,２２１を使ってアクノリッジ３１２〜３４２を
出力し、内部バス１１０の使用を許可する。この際バス
制御シーケンサ２４０は、あるタイミングのバス調停に
判定結果２１１すなわち優先度判定回路Ａ２１０の出力
値を使った場合には、次のバス調停タイミングでは判定
結果２２１すなわち優先度判定回路Ｂ２２０の出力値を
使い、さらにその次のバス調停タイミングでは判定結果
２１１すなわち優先度判定回路Ａ２１０の出力値を使
う、というようにバス調停を行うごとに使用する判定結
果を順次切り替えてバス調停を行う。このとき、例えば
表示回路３４０のメモリアクセス時間の最大値は以下の
ように求めることができる。

【００１０】表示回路３４０のメモリアクセス時間の最
大値＝（判定結果２１１を使ったバス調停を行うときに
表示回路３４０がリクエスト３４１を出力するのが間に
合わずにメモリアクセスできない時間）＋（判定結果２
２１を使ったバス調停の処理時間）＋（判定結果２２１
を使ったバス調停によって表示回路３４０よりも優先度
の高い回路がメモリアクセスする時のメモリアクセス時
間の最大値）＋（２回目の判定結果２１１を使ったバス
調停処理時間）＋（２回目の判定結果２１１を使ったバ
ス調停により表示回路３４０が行うメモリアクセス時
間） すなわち、この場合の表示回路３４０の最悪ケースのメ
モリアクセス時間は、判定結果２１１を使ったバス調停
（＝表示回路３４０の優先度が最も高いバス調停）を行
うときに表示回路３４０がメモリアクセス要求を出力す
るのが間に合わずにバス権を取ることができず、続く判
定結果２２１を使ったバス調停（＝ビデオ入力回路３３
０の優先度が最も高いバス調停）を行うときにも表示回
路３４０よりも優先度の高い回路からのメモリアクセス
要求が出力されているために表示回路３４０がバス権を
取ることができず、結局２回目の判定結果２１１を使っ
たバス調停でようやくバス権を取得できメモリアクセス
を実行できる場合である。ビデオ入力回路３３０につい
ても同様にしてメモリアクセス時間の最大値を求めるこ
とができる。

【００１１】上記のように、表示回路３４０が最も優先
度が高い優先度判定回路Ａ２１０と、ビデオ入力回路３
３０が最も優先度が高い優先度判定回路Ｂ２２０とをバ
ス調停を行う毎に切り替えて使用してバス調停を行うこ
とによって、表示回路３４０やビデオ入力回路３３０の
ようにある規定時間内に必ずメモリアクセスを行う必要
のある回路を複数内蔵している場合でも、それぞれの回
路について最悪時のメモリアクセス時間を保証できるた
め、各回路を正しく動作させることができる。図２に図
１における優先度判定回路Ａ２１０，優先度判定回路Ｂ
２２０の優先度の設定例を示す。

【００１２】図３に図１におけるバス制御シーケンサ２
４０の状態遷移図を示す。図３において、表示回路優先
バス調停とは判定結果２１１を使うバス調停であり、ビ
デオ入力回路優先バス調停とは判定結果２２１を使うバ
ス調停である。

【００１３】図３において、表示回路優先バス調停を行
う場合、バス制御シーケンサ２４０は判定結果２１１を
使って状態遷移する。この場合例えば、リクエスト３４
１が立っていれば表示回路３４０にメモリアクセスを実
行させ、表示回路３４０のメモリアクセス終了後、ビデ
オ入力回路優先バス調停に状態遷移する。また、リクエ
スト３１１〜３４１がいずれも立っていなければ、どの
回路にもバス権を渡さず、直ちに次のビデオ入力回路優
先バス調停に状態遷移する。ビデオ入力回路優先バス調
停を行う場合は、バス制御シーケンサ２４０は判定結果
２２１を使って状態遷移する。この場合例えば、リクエ
スト３３１が立っていればビデオ入力回路３３０にメモ
リアクセスを実行させ、ビデオ入力回路３３０のメモリ
アクセス終了後、表示回路優先バス調停に状態遷移す
る。また、リクエスト３１１〜341がいずれも立ってい
なければ、どの回路にもバス権を渡さず、直ちに次の表
示回路優先バス調停に状態遷移する。

【００１４】図４に図１における表示回路３４０のメモ
リアクセスのタイムチャートを示す。

【００１５】図４において、バス調停実行のサイクル数
は１サイクル、ＣＰＵ Ｉ／Ｆ回路３１０，描画回路３
２０，ビデオ入力回路３３０，表示回路３４０がメモリ
アクセスを行うサイクル数をそれぞれＴｃ，Ｔｒ，Ｔ
ｖ，Ｔｄとしている。この場合の表示回路３４０のメモ
リアクセスサイクル数は以下のようになる。

【００１６】 表示回路３４０のメモリアクセスサイクル数 ＝（表示回路優先バス調停を行うときに表示回路３４０がリクエスト３４１ を出力するのが間に合わずにＣＰＵ Ｉ／Ｆ回路３１０がメモリアクセス を行うことで表示回路３４０がメモリアクセスできないサイクル数） ＋（ビデオ入力回路優先調停を行うサイクル数） ＋（ビデオ入力回路３３０のメモリアクセスサイクル数） ＋（２回目の表示回路優先バス調停を行うサイクル数） ＋（表示回路３４０のメモリアクセスサイクル数） ＝Ｔｃ＋１＋Ｔｖ＋１＋Ｔｄ ＝Ｔｃ＋Ｔｖ＋Ｔｄ＋２ 同様に考えると表示回路３４０のメモリアクセスサイク
ル数の最悪値は、表示回路優先調停を行うときに表示回
路３４０からのメモリアクセス要求が間に合わないため
に待たされるサイクル数と、ビデオ入力回路優先調停で
表示回路３４０より優先度の高い回路がメモリアクセス
要求を出力しているために待たされるサイクル数と、バ
ス調停実行のためのサイクル数の合計になるので、 表示回路３４０のメモリアクセスサイクル数の最悪値 ＝（表示回路優先バス調停を行うときに表示回路３４０がリクエスト３４１ を出力するのが間に合わずに他の回路がメモリアクセスする場合の最長の メモリアクセスサイクル数） ＋（ビデオ入力回路優先調停を行うサイクル数） ＋（ビデオ入力回路優先調停によって表示回路３４０よりも優先度の高い 回路がメモリアクセスする場合の最長のメモリアクセスサイクル数） ＋（２回目の表示回路優先バス調停を行うサイクル数） ＋（表示回路３４０のメモリアクセスサイクル数） ＝max（Ｔｃ，Ｔｒ，Ｔｖ）＋１ ＋max（Ｔｖ，Ｔｃ，Ｔｒ）＋１＋Ｔｄ ＝max（Ｔｃ，Ｔｒ，Ｔｖ）＋max（Ｔｖ，Ｔｃ，Ｔｒ）＋Ｔｄ＋２ となる。ここで、max(Ｔ１，Ｔ２，…）はＴ１，Ｔ２，
…の中から最大値を返す関数である。ビデオ入力回路３
３０についても同様にメモリアクセスサイクル数の最悪
値を求めることができる。

【００１７】図５に本発明の第２の実施例の全体構成図
を示す。図５において、１１７００，１１８００はメモ
リである。

【００１８】図５において、メモリ１１８００は主記憶
１１８１０を保持するメモリで、メモリ１１７００は描
画用データ１１７２０，ビデオ入力データ１１７３０，
フレームバッファ１１７４０を保持するメモリである。
このような構成においても、バス制御回路２００がバス
調停タイミングごとに優先度の異なる複数の優先度判定
回路を順次切り替えながらバス調停を行うことによっ
て、表示回路３４０やビデオ入力回路３３０のようにあ
る規定時間内に必ずメモリアクセスを行う必要のある回
路を複数内蔵している場合でも、それぞれの回路につい
て最悪時のメモリアクセス時間を保証できるため、各回
路を正しく動作させることができる。

【００１９】図６に本発明の第３の実施例の全体構成図
を示す。このような構成においても、バス制御回路２０
０がバス調停タイミングごとに優先度の異なる複数の優
先度判定回路を順次切り替えながらバス調停を行うこと
によって、表示回路３４０やビデオ入力回路３３０のよ
うにある規定時間内に必ずメモリアクセスを行う必要の
ある回路を複数内蔵している場合でも、それぞれの回路
について最悪時のメモリアクセス時間を保証できるた
め、各回路を正しく動作させることができる。

【００２０】図７に本発明を使用した際の表示画面例を
示す。図７において、７０１０はＴＶ画面、７０２０は
地図画面である。車載のカーナビゲーションシステム
で、地図の表示をＴＶの表示と同時に行った場合には、
図７のように地図画面7020の上にＴＶ画面７０１０を重
ねて表示することがある。この場合、ビデオ入力処理と
表示処理を同時に行う必要があり、ビデオ入力処理によ
るメモリアクセスと表示処理によるメモリアクセスが競
合することになるが、本発明を用いればそれぞれのメモ
リアクセスを正しく行わせることができるため、ＴＶ画
面７０１０の取り込み画像の乱れや、画面表示の乱れな
どを防ぐことができる。

【００２１】

【発明の効果】以上本発明によれば、ビデオ入力回路３
３０，表示回路３４０を備えたグラフィックスプロセッ
サ１００のように、規定時間内に必ずメモリアクセスを
行わなければならない回路が複数ある場合でも、それぞ
れの回路について最悪時のメモリアクセス時間を保証で
きるため、各回路を正しく動作させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全体構成図である。

【図２】図１における優先度判定回路Ａ２１０，優先度
判定回路Ｂ２２０の優先度の設定例である。

【図３】図１におけるバス制御シーケンサ２４０の状態
遷移図である。

【図４】図１における表示回路３４０のメモリアクセス
のタイムチャートである。

【図５】本発明の第２の実施例の全体構成図である。

【図６】本発明の第３の実施例の全体構成図である。

【図７】本発明を使用した際の表示画面例である。

【符号の説明】

１００，１２１００…グラフィックスプロセッサ、１１
０…内部バス、２００…バス制御回路、２１０…優先度
判定回路Ａ、２２０…優先度判定回路Ｂ、240…バス制
御シーケンサ、３１０…ＣＰＵ Ｉ／Ｆ回路、３２０…
描画回路、330…ビデオ入力回路、３４０…表示回路、
５００，１２５００…ＣＰＵ、５１０，１２５１０…Ｉ
／Ｏコントローラ、５２０…ＣＤＲＯＭ、５３０…キー
ボード、５４０…マウス、５５０，１２５５０…ＣＰＵ
バス、６００…ＮＴＳＣデコーダ、６１０…アンテナ、
６２０…ＤＡＣ、６３０…ＣＲＴ、７００，１１７０
０，１１８００，１２７００…メモリ、７１０，１１８
１０，１２７１０…主記憶、７２０，１１７２０，１２
７２０…描画用データ、７３０，１１７３０，１２７３
０…ビデオ入力データ、７４０，１１７４０，１２７４
０…フレームバッファ、７０１０…ＴＶ画面、７０２０
…地図画面。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 茂 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 中塚 康弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山岸 一繁 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5C082 AA02 AA22 AA24 AA37 AA39 BA02 BA12 BA27 BB03 BB13 BB15 CA55 DA53 DA86 DA87 DA89 EA12 MM02 MM10

Claims (4)

【特許請求の範囲】
1. 【請求項１】演算処理を実行するＣＰＵと、 画素ごとの表示データを制御する表示制御回路と、 上記表示制御回路に加えて少なくとも１つ以上のある規
   定時間内に必ず処理を終了する必要のある処理回路と、 少なくとも前記ＣＰＵによって作成された演算結果と前
   記表示データとを記憶するメモリと、 前記メモリの調停を行うバス制御回路とを有し、 前記バス調停回路はバス調停の優先度が異なる複数の優
   先度判定回路を有し、前記バス調停回路はバス調停を行
   う際に前記複数の優先度判定回路から一つの優先度判定
   回路を使用してバス調停を行い、また前記バス調停回路
   はバス調停を行う毎に使用する前記優先度判定回路を切
   り替えてバス調停を行うこと、を特徴とする図形処理装
   置。
2. 【請求項２】請求項１において、 前記バス調停回路は、バス調停の際に使用する前記優先
   度判定回路を順次切り換えながらバス調停を行うこと、
   を特徴とする図形処理装置。
3. 【請求項３】請求項１において、 前記規定時間内に必ず処理を終了する必要のある処理回
   路として、ビデオデータを取り込んで前記メモリに出力
   するビデオ入力制御回路を有すること、を特徴とする図
   形処理装置。
4. 【請求項４】少なくともＣＰＵが実行するためのプログ
   ラムと、表示するための表示データとを記憶するメモリ
   と、 上記メモリから読み出したプログラムを実行するＣＰＵ
   と、 上記メモリから表示データを読み出す表示制御回路と、 外部から読み込んだ表示するためのデータを上記メモリ
   に書き込む処理回路と、 上記メモリ，上記ＣＰＵ，上記表示制御回路，上記処理
   回路が接続された複数の信号線からなるバスと、 上記ＣＰＵ，上記表示制御回路，上記処理回路のうち優
   先度が高いものが上記バスを占有でき、かつ上記表示制
   御，上記処理回路のいずれもが所定時間内に上記バスを
   占有できるよう調停を行うバス制御回路とを有する図形
   処理装置。