JPH1139278A - プロセッサおよびメモリアクセス方法 - Google Patents
プロセッサおよびメモリアクセス方法Info
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- JPH1139278A JPH1139278A JP9193628A JP19362897A JPH1139278A JP H1139278 A JPH1139278 A JP H1139278A JP 9193628 A JP9193628 A JP 9193628A JP 19362897 A JP19362897 A JP 19362897A JP H1139278 A JPH1139278 A JP H1139278A
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Abstract
(57)【要約】
【課題】 プロセッサコアの処理を妨げることのない外
部とのデータ入出力処理を実現する。 【解決手段】 外部とのデータ入出力を実行するデータ
メモリ１００に外部データ入出力用のアドレス発生器２
０２を設け、データメモリ１００の入出力部分にはアク
セスを調停する調停回路２０４を設置する。アドレス発
生器２０２は制御を外部端子によって行える構成をとる
ことによって、データ入出力と並列にプロセッサコア２
００の処理を行うことが可能となる。
部とのデータ入出力処理を実現する。 【解決手段】 外部とのデータ入出力を実行するデータ
メモリ１００に外部データ入出力用のアドレス発生器２
０２を設け、データメモリ１００の入出力部分にはアク
セスを調停する調停回路２０４を設置する。アドレス発
生器２０２は制御を外部端子によって行える構成をとる
ことによって、データ入出力と並列にプロセッサコア２
００の処理を行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ半導体集積
回路からなりプロセッサコアとデータメモリを主構成要
素とするプロセッサに関するもので、特に内部のデータ
メモリとプロセッサ外部の入出力装置との間でデータ入
出力を行うプロセッサに関するものである。
回路からなりプロセッサコアとデータメモリを主構成要
素とするプロセッサに関するもので、特に内部のデータ
メモリとプロセッサ外部の入出力装置との間でデータ入
出力を行うプロセッサに関するものである。
【０００２】
【従来の技術】データ処理を行う従来のプロセッサにお
いては、内蔵されるデータメモリとプロセッサ外部にあ
るデータ入出力装置との間でデータ転送を行うことが必
要である。その方法としては、主にダイレクトメモリア
クセス方式（以下、ＤＭＡ方式と略称する）が使用され
る。
いては、内蔵されるデータメモリとプロセッサ外部にあ
るデータ入出力装置との間でデータ転送を行うことが必
要である。その方法としては、主にダイレクトメモリア
クセス方式（以下、ＤＭＡ方式と略称する）が使用され
る。
【０００３】図６の従来のプロセッサの一例を示す。図
６において、１００はデータメモリ、２００はプロセッ
サコア、４００はダイレクトメモリアクセスコントロー
ラ（以下、ＤＭＡコントローラと記載する）である。４
０１はＤＭＡ送信バッファ、４０２はＤＭＡ受信バッフ
ァ、４０３はＤＭＡアドレスポインタ、４０４はＤＭＡ
アドレス加算レジスタである。２０はアドレスバス、２
１はデータバス、２２はリードイネーブル信号、２３は
ライトイネーブル信号、６０はＤＭＡ要求信号である。
６において、１００はデータメモリ、２００はプロセッ
サコア、４００はダイレクトメモリアクセスコントロー
ラ（以下、ＤＭＡコントローラと記載する）である。４
０１はＤＭＡ送信バッファ、４０２はＤＭＡ受信バッフ
ァ、４０３はＤＭＡアドレスポインタ、４０４はＤＭＡ
アドレス加算レジスタである。２０はアドレスバス、２
１はデータバス、２２はリードイネーブル信号、２３は
ライトイネーブル信号、６０はＤＭＡ要求信号である。
【０００４】上記のプロセッサおけるＤＭＡ方式では以
下のようにデータの転送を続行する。プロセッサの演算
処理を行うプロセッサコア２００が命令メモリ（図示せ
ず）からのプログラムを読み出して演算を実行してい
る。この演算実行中に入出力装置（図示せず）とデータ
メモリ１００との間でのデータ転送を行う必要が生じた
場合、ＤＭＡコントローラ４００がデータ転送に応じて
先頭アドレスおよびＤＭＡ転送サイズを設定し、ＤＭＡ
開始状態にする。
下のようにデータの転送を続行する。プロセッサの演算
処理を行うプロセッサコア２００が命令メモリ（図示せ
ず）からのプログラムを読み出して演算を実行してい
る。この演算実行中に入出力装置（図示せず）とデータ
メモリ１００との間でのデータ転送を行う必要が生じた
場合、ＤＭＡコントローラ４００がデータ転送に応じて
先頭アドレスおよびＤＭＡ転送サイズを設定し、ＤＭＡ
開始状態にする。
【０００５】この状態に入ってから、送信レジスタもし
くは受信レジスタに対しＤＭＡ開始要求を行う。この開
始要求によってプロセッサが使用していたデータバス、
アドレスバスを開放し、ＤＭＡコントローラを使用可能
状態とする。ＤＭＡ開始要求が受け付けられてバスが開
放になると、データの転送が開始される。ＤＭＡ受信の
場合は入力レジスタが外部端子からのデータを保持し、
ＤＭＡコントローラ４００に内蔵されているＤＭＡアド
レスポインタ４０３が示すアドレスへの転送を行う。Ｄ
ＭＡアドレスポインタ４０３の値は転送のたびにＤＭＡ
コントローラ４００内に内蔵されているアドレス加算レ
ジスタ４０４の値と加算される。この加算されたアドレ
スは次のデータ転送のアドレスとして使用され、これを
指定回数繰り返すことによってＤＭＡ転送が完了する。
くは受信レジスタに対しＤＭＡ開始要求を行う。この開
始要求によってプロセッサが使用していたデータバス、
アドレスバスを開放し、ＤＭＡコントローラを使用可能
状態とする。ＤＭＡ開始要求が受け付けられてバスが開
放になると、データの転送が開始される。ＤＭＡ受信の
場合は入力レジスタが外部端子からのデータを保持し、
ＤＭＡコントローラ４００に内蔵されているＤＭＡアド
レスポインタ４０３が示すアドレスへの転送を行う。Ｄ
ＭＡアドレスポインタ４０３の値は転送のたびにＤＭＡ
コントローラ４００内に内蔵されているアドレス加算レ
ジスタ４０４の値と加算される。この加算されたアドレ
スは次のデータ転送のアドレスとして使用され、これを
指定回数繰り返すことによってＤＭＡ転送が完了する。
【０００６】このようにして転送されたデータのメモリ
イメージを図７および図８に示す。ＤＭＡを行う時のア
ドレスポインタはレジスタに格納されている固有のビッ
トによって加算されていく。例えばアドレスポインタと
の加算を行うレジスタの値が１であった場合には図７の
ようなメモリ格納になり、加算レジスタの値が３であっ
た場合には図８のようなメモリ格納となる。なお、図７
および図８において、５００はデータが格納されたメモ
リセル、５０１はデータが格納されていないメモリセル
である。
イメージを図７および図８に示す。ＤＭＡを行う時のア
ドレスポインタはレジスタに格納されている固有のビッ
トによって加算されていく。例えばアドレスポインタと
の加算を行うレジスタの値が１であった場合には図７の
ようなメモリ格納になり、加算レジスタの値が３であっ
た場合には図８のようなメモリ格納となる。なお、図７
および図８において、５００はデータが格納されたメモ
リセル、５０１はデータが格納されていないメモリセル
である。
【０００７】またＤＭＡとは異なった方式で外部のデー
タ入出力装置とデータメモリとの間でデータ転送が行わ
れる場合もある。一つの例としては、図９に示すよう
に、データメモリと同一のメモリマップ空間にマッピン
グされていてプロセッサの外部に接続されている他のデ
ータメモリを使用する場合である。図９において、１０
０はデータメモリ、２００はプロセッサコア、４５０は
外部メモリインターフェース回路、２０１は外部端子で
ある。５６は外部メモリリードアクセス信号、５７は外
部メモリライトアクセス信号である。
タ入出力装置とデータメモリとの間でデータ転送が行わ
れる場合もある。一つの例としては、図９に示すよう
に、データメモリと同一のメモリマップ空間にマッピン
グされていてプロセッサの外部に接続されている他のデ
ータメモリを使用する場合である。図９において、１０
０はデータメモリ、２００はプロセッサコア、４５０は
外部メモリインターフェース回路、２０１は外部端子で
ある。５６は外部メモリリードアクセス信号、５７は外
部メモリライトアクセス信号である。
【０００８】このときのデータの転送手順は次のように
なる。まず、プロセッサが外部端子を全て開放（ハイイ
ンピーダンス状態）にするように、データ入出力装置が
プロセッサに対して要求を出す。この後に、開放された
データバス、アドレスバスを使用して、データ入出力装
置がプロセッサの外部に接続されている他のデータメモ
リに対してアクセスを行う。データ入出力装置からのデ
ータ転送が終了したところで、データ入出力装置がプロ
セッサ側からのアクセスを許可する。プロセッサは、ア
クセスが許可された後で、外部の他のデータメモリのデ
ータを内蔵のデータメモリにコピーして使用するか、も
しくは外部データメモリをプロセッサコアが直接アクセ
スすることによってデータを使用する。
なる。まず、プロセッサが外部端子を全て開放（ハイイ
ンピーダンス状態）にするように、データ入出力装置が
プロセッサに対して要求を出す。この後に、開放された
データバス、アドレスバスを使用して、データ入出力装
置がプロセッサの外部に接続されている他のデータメモ
リに対してアクセスを行う。データ入出力装置からのデ
ータ転送が終了したところで、データ入出力装置がプロ
セッサ側からのアクセスを許可する。プロセッサは、ア
クセスが許可された後で、外部の他のデータメモリのデ
ータを内蔵のデータメモリにコピーして使用するか、も
しくは外部データメモリをプロセッサコアが直接アクセ
スすることによってデータを使用する。
【０００９】
【発明が解決しようとする課題】上記のような従来例を
使用した場合には、次のような問題点がある。まず、Ｄ
ＭＡによってデータ転送を実行した場合には、外部から
のデータメモリのアクセスのアドレスとプロセッサコア
からのデータメモリのアクセスとが重なった場合にプロ
セッサコアによるデータメモリのアクセス動作に影響を
与えることになるだけで、基本的にはプロセッサコアの
動作に影響を与えることが少ないが、データメモリへの
アクセス信号をすべてプロセッサに入力することが必要
であるため、プロセッサの端子数が多くなるという問題
がある。
使用した場合には、次のような問題点がある。まず、Ｄ
ＭＡによってデータ転送を実行した場合には、外部から
のデータメモリのアクセスのアドレスとプロセッサコア
からのデータメモリのアクセスとが重なった場合にプロ
セッサコアによるデータメモリのアクセス動作に影響を
与えることになるだけで、基本的にはプロセッサコアの
動作に影響を与えることが少ないが、データメモリへの
アクセス信号をすべてプロセッサに入力することが必要
であるため、プロセッサの端子数が多くなるという問題
がある。
【００１０】また、ＤＭＡによってデータ転送を実行し
た場合には、データが規則的に格納されることになる。
この際、ＤＭＡで使用されるアドレス発生器には、２つ
以上のアドレス修飾機能を持つ場合もあるが、ＤＭＡの
転送中にはそのうちの１つのみが選択されることにな
り、転送の途中でその値を変更することはできず、外部
から入力データを格納する自由度が低い。プロセッサコ
アが処理する命令によっては、規則的に並んだデータよ
りも、そうではないデータの場合が処理の面で有利にな
る場合がある。このような場合に、データ配列を変更し
ないで処理を実行するにしても、プロセッサコアがデー
タ配列が最適となるように配列を並べ替える場合でもス
テップ数の増加を招くことになり、データ処理の効率が
低下する。
た場合には、データが規則的に格納されることになる。
この際、ＤＭＡで使用されるアドレス発生器には、２つ
以上のアドレス修飾機能を持つ場合もあるが、ＤＭＡの
転送中にはそのうちの１つのみが選択されることにな
り、転送の途中でその値を変更することはできず、外部
から入力データを格納する自由度が低い。プロセッサコ
アが処理する命令によっては、規則的に並んだデータよ
りも、そうではないデータの場合が処理の面で有利にな
る場合がある。このような場合に、データ配列を変更し
ないで処理を実行するにしても、プロセッサコアがデー
タ配列が最適となるように配列を並べ替える場合でもス
テップ数の増加を招くことになり、データ処理の効率が
低下する。
【００１１】一方、外部のデータメモリを使用した場合
には、ＤＭＡの場合と異なり、データの格納の配列には
自由度が高い。しかしながら、データメモリを外部につ
けることによってアクセスを行う信号を全てプロセッサ
外部に出力する必要があり、端子数が増加するという問
題がある。また、内部のデータメモリとは別に外部のデ
ータメモリを設けてデータ転送を行っているので、プロ
セッサコアの処理と外部からのデータ入出力のためのデ
ータ転送とを並列的に実行することができ、プロセッサ
コアの動作に影響を与えることはないが、プロセッサの
処理速度に比べて外部で使用されるデータメモリのアク
セススピードは遅く、プロセッサが使用するためにはメ
モリアクセスウエイトを使用する必要がある。このこと
によってプロセッサのデータ処理の効率は大きく損なわ
れる。
には、ＤＭＡの場合と異なり、データの格納の配列には
自由度が高い。しかしながら、データメモリを外部につ
けることによってアクセスを行う信号を全てプロセッサ
外部に出力する必要があり、端子数が増加するという問
題がある。また、内部のデータメモリとは別に外部のデ
ータメモリを設けてデータ転送を行っているので、プロ
セッサコアの処理と外部からのデータ入出力のためのデ
ータ転送とを並列的に実行することができ、プロセッサ
コアの動作に影響を与えることはないが、プロセッサの
処理速度に比べて外部で使用されるデータメモリのアク
セススピードは遅く、プロセッサが使用するためにはメ
モリアクセスウエイトを使用する必要がある。このこと
によってプロセッサのデータ処理の効率は大きく損なわ
れる。
【００１２】したがって、本発明の第１の目的は、プロ
セッサコアの処理に影響を与えることが少なく、しかも
データメモリへのアクセスのために外部に設ける端子数
を削減することができるプロセッサを提供することであ
る。また、本発明の第２の目的は、外部からの入力デー
タを格納する自由度が高いプロセッサを提供することで
ある。
セッサコアの処理に影響を与えることが少なく、しかも
データメモリへのアクセスのために外部に設ける端子数
を削減することができるプロセッサを提供することであ
る。また、本発明の第２の目的は、外部からの入力デー
タを格納する自由度が高いプロセッサを提供することで
ある。
【００１３】また、本発明の第３の目的は、プロセッサ
外部とプロセッサとのデータ入出力をプロセッサコアの
処理に全く影響を与えるがことなく、しかもデータメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができるプロセッサを提供することである。また、
本発明の第４の目的は、処理効率を高めることができる
プロセッサを提供することである。
外部とプロセッサとのデータ入出力をプロセッサコアの
処理に全く影響を与えるがことなく、しかもデータメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができるプロセッサを提供することである。また、
本発明の第４の目的は、処理効率を高めることができる
プロセッサを提供することである。
【００１４】
【課題を解決するための手段】本発明の請求項１記載の
プロセッサは、半導体集積回路で一体形成されるプロセ
ッサであって、第１のアドレスを出力するとともにデー
タの書き込みまたは読み出しを指示する第１の書き込み
／読み出し制御信号を出力するプロセッサコアと、外部
よりデータを入出力するための第１の端子と、外部より
データの書き込みまたは読み出しを指示する第２の読み
出し／書き込み制御信号を入力するための第２の端子
と、第２のアドレスを出力し、第２の読み出し／書き込
み制御信号がアクティブとなったときに第２のアドレス
を更新するアドレス生成手段と、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とし
て第１の端子との間でデータの受け渡しを行うデータメ
モリとを備えている。
プロセッサは、半導体集積回路で一体形成されるプロセ
ッサであって、第１のアドレスを出力するとともにデー
タの書き込みまたは読み出しを指示する第１の書き込み
／読み出し制御信号を出力するプロセッサコアと、外部
よりデータを入出力するための第１の端子と、外部より
データの書き込みまたは読み出しを指示する第２の読み
出し／書き込み制御信号を入力するための第２の端子
と、第２のアドレスを出力し、第２の読み出し／書き込
み制御信号がアクティブとなったときに第２のアドレス
を更新するアドレス生成手段と、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とし
て第１の端子との間でデータの受け渡しを行うデータメ
モリとを備えている。
【００１５】この構成によると、プロセッサコアから出
力される第１の書き込み／読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
１のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第２の
端子より入力される第２の書き込み／読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第２のアドレスを入力としてデータメモリと
第１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。
力される第１の書き込み／読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
１のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第２の
端子より入力される第２の書き込み／読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第２のアドレスを入力としてデータメモリと
第１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。
【００１６】このように外部とのデータ入出力を行うた
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。本発明の請求項２記載のプロセ
ッサは、半導体集積回路で一体形成されるプロセッサで
あって、第１のアドレスを出力するとともにデータの書
き込みまたは読み出しを指示する第１の書き込み／読み
出し制御信号を出力するプロセッサコアと、外部よりデ
ータを入出力するための第１の端子と、外部よりデータ
の書き込みまたは読み出しを指示する第２の読み出し／
書き込み制御信号を入力するための第２の端子と、外部
よりアドレス更新を指示するアドレス更新指示信号を入
力するための第３の端子と、第２のアドレスを出力し、
第２の読み出し／書き込み制御信号およびアドレス更新
指示信号の何れか一方がアクティブとなったときに第２
のアドレスを更新するアドレス生成手段と、第１の書き
込み／読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第１のアドレスを入力とし
てプロセッサコアとの間でデータの受け渡しを行い、第
２の書き込み／読み出し制御信号がアクティブとなった
ときにアドレス生成手段から与えられる第２のアドレス
を入力として第１の端子との間でデータの受け渡しを行
うデータメモリとを備えている。
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。本発明の請求項２記載のプロセ
ッサは、半導体集積回路で一体形成されるプロセッサで
あって、第１のアドレスを出力するとともにデータの書
き込みまたは読み出しを指示する第１の書き込み／読み
出し制御信号を出力するプロセッサコアと、外部よりデ
ータを入出力するための第１の端子と、外部よりデータ
の書き込みまたは読み出しを指示する第２の読み出し／
書き込み制御信号を入力するための第２の端子と、外部
よりアドレス更新を指示するアドレス更新指示信号を入
力するための第３の端子と、第２のアドレスを出力し、
第２の読み出し／書き込み制御信号およびアドレス更新
指示信号の何れか一方がアクティブとなったときに第２
のアドレスを更新するアドレス生成手段と、第１の書き
込み／読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第１のアドレスを入力とし
てプロセッサコアとの間でデータの受け渡しを行い、第
２の書き込み／読み出し制御信号がアクティブとなった
ときにアドレス生成手段から与えられる第２のアドレス
を入力として第１の端子との間でデータの受け渡しを行
うデータメモリとを備えている。
【００１７】この構成によると、プロセッサコアから出
力される第１の書き込み／読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
１のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第２の
端子より入力される第２の書き込み／読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第２のアドレスを入力としてデータメモリと
第１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。また、第３の端子より入力されるアドレス更新指
示信号がアクティブとなったときには、アドレス生成手
段における第２のアドレスが更新される。
力される第１の書き込み／読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
１のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第２の
端子より入力される第２の書き込み／読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第２のアドレスを入力としてデータメモリと
第１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。また、第３の端子より入力されるアドレス更新指
示信号がアクティブとなったときには、アドレス生成手
段における第２のアドレスが更新される。
【００１８】このように外部とのデータ入出力を行うた
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。また、アドレス更新指示信号に
よって、データメモリのアクセスを行わずに第２のアド
レスを更新することを可能としたので、不規則に並んだ
アドレスにデータを書き込むこと、ならびに不規則にデ
ータが格納されている場合において各データを読み出す
ことが可能となり、外部からのデータを格納する自由度
を高くすることができる。そのため、プロセッサコアの
処理効率を高くすることができる。
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。また、アドレス更新指示信号に
よって、データメモリのアクセスを行わずに第２のアド
レスを更新することを可能としたので、不規則に並んだ
アドレスにデータを書き込むこと、ならびに不規則にデ
ータが格納されている場合において各データを読み出す
ことが可能となり、外部からのデータを格納する自由度
を高くすることができる。そのため、プロセッサコアの
処理効率を高くすることができる。
【００１９】本発明の請求項３記載のプロセッサは、請
求項１または請求項２記載のプロセッサにおいて、アド
レス生成手段を、第２のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第２のアドレスが所定値ずつ更新されることになる。
求項１または請求項２記載のプロセッサにおいて、アド
レス生成手段を、第２のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第２のアドレスが所定値ずつ更新されることになる。
【００２０】本発明の請求項４記載のプロセッサは、半
導体集積回路で一体形成されるプロセッサであって、第
１のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第１の書き込み／読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第１の端子と、外部よりデータの書き込み
または読み出しを指示する第２の読み出し／書き込み制
御信号を入力するための第２の端子と、第２のアドレス
を出力し、第２の読み出し／書き込み制御信号がアクテ
ィブとなったときに第２のアドレスを更新するアドレス
生成手段と、第１の書き込み／読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
１のアドレスを入力としてプロセッサコアとの間でデー
タの受け渡しを行い、第２の書き込み／読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第２のアドレスを入力として第１の端子との間
でデータの受け渡しを行う第１のデータメモリと、第１
のデータメモリと同一アドレス空間にマッピングされ、
第１の書き込み／読み出し制御信号がアクティブとなっ
たときにプロセッサコアから与えられる第１のアドレス
を入力としてプロセッサコアとの間でデータの受け渡し
を行い、第２の書き込み／読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第２
のアドレスを入力として第１の端子との間でデータの受
け渡しを行う第２のデータメモリと、プロセッサコアか
ら与えられるアクセス対象選択制御信号の一方の状態に
対応して、第１の書き込み／読み出し制御信号がアクテ
ィブとなったときにプロセッサコアから与えられる第１
のアドレスを入力とするプロセッサコアとの間のデータ
の受け渡しを第１のデータメモリに行わせ、プロセッサ
コアから与えられるアクセス対象選択制御信号の他方の
状態に対応して、第２の書き込み／読み出し制御信号が
アクティブとなったときにアドレス生成手段から与えら
れる第２のアドレスを入力とする第１の端子との間のデ
ータの受け渡しを第１のデータメモリに行わせる第１の
選択回路と、プロセッサコアから与えられるアクセス対
象選択制御信号の一方の状態に対応して、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とす
る第１の端子との間のデータの受け渡しを第２のデータ
メモリに行わせ、プロセッサコアから与えられるアクセ
ス対象選択制御信号の他方の状態に対応して、第１の書
き込み／読み出し制御信号がアクティブとなったときに
プロセッサコアから与えられる第１のアドレスを入力と
するプロセッサコアとの間のデータの受け渡しを第２の
データメモリに行わせる第２の選択回路とを備えてい
る。
導体集積回路で一体形成されるプロセッサであって、第
１のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第１の書き込み／読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第１の端子と、外部よりデータの書き込み
または読み出しを指示する第２の読み出し／書き込み制
御信号を入力するための第２の端子と、第２のアドレス
を出力し、第２の読み出し／書き込み制御信号がアクテ
ィブとなったときに第２のアドレスを更新するアドレス
生成手段と、第１の書き込み／読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
１のアドレスを入力としてプロセッサコアとの間でデー
タの受け渡しを行い、第２の書き込み／読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第２のアドレスを入力として第１の端子との間
でデータの受け渡しを行う第１のデータメモリと、第１
のデータメモリと同一アドレス空間にマッピングされ、
第１の書き込み／読み出し制御信号がアクティブとなっ
たときにプロセッサコアから与えられる第１のアドレス
を入力としてプロセッサコアとの間でデータの受け渡し
を行い、第２の書き込み／読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第２
のアドレスを入力として第１の端子との間でデータの受
け渡しを行う第２のデータメモリと、プロセッサコアか
ら与えられるアクセス対象選択制御信号の一方の状態に
対応して、第１の書き込み／読み出し制御信号がアクテ
ィブとなったときにプロセッサコアから与えられる第１
のアドレスを入力とするプロセッサコアとの間のデータ
の受け渡しを第１のデータメモリに行わせ、プロセッサ
コアから与えられるアクセス対象選択制御信号の他方の
状態に対応して、第２の書き込み／読み出し制御信号が
アクティブとなったときにアドレス生成手段から与えら
れる第２のアドレスを入力とする第１の端子との間のデ
ータの受け渡しを第１のデータメモリに行わせる第１の
選択回路と、プロセッサコアから与えられるアクセス対
象選択制御信号の一方の状態に対応して、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とす
る第１の端子との間のデータの受け渡しを第２のデータ
メモリに行わせ、プロセッサコアから与えられるアクセ
ス対象選択制御信号の他方の状態に対応して、第１の書
き込み／読み出し制御信号がアクティブとなったときに
プロセッサコアから与えられる第１のアドレスを入力と
するプロセッサコアとの間のデータの受け渡しを第２の
データメモリに行わせる第２の選択回路とを備えてい
る。
【００２１】この構成によると、アクセス対象選択制御
信号が一方の状態になっている場合は、第１の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第１の書き込み／読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第１のアド
レスを入力として第１のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第２の選択回路が第１および第２の端子とアドレス
生成手段とを選択し、第２の端子より入力される第２の
書き込み／読み出し制御信号がアクティブとなったとき
にアドレス生成手段から与えられる第２のアドレスを入
力として第２のデータメモリと第１の端子との間でデー
タの受け渡しが行われるとともに、アドレス生成手段に
おける第２のアドレスが更新される。
信号が一方の状態になっている場合は、第１の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第１の書き込み／読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第１のアド
レスを入力として第１のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第２の選択回路が第１および第２の端子とアドレス
生成手段とを選択し、第２の端子より入力される第２の
書き込み／読み出し制御信号がアクティブとなったとき
にアドレス生成手段から与えられる第２のアドレスを入
力として第２のデータメモリと第１の端子との間でデー
タの受け渡しが行われるとともに、アドレス生成手段に
おける第２のアドレスが更新される。
【００２２】また、アクセス対象選択制御信号が他方の
状態になっている場合は、第１の選択回路が第１および
第２の端子とアドレス生成手段とを選択し、第２の端子
より入力される第２の書き込み／読み出し制御信号がア
クティブとなったときにアドレス生成手段から与えられ
る第２のアドレスを入力として第１のデータメモリと第
１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。またこのときに、第２の選択回路がプロセッサコ
アを選択し、プロセッサコアより出力される第１の書き
込み／読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第１のアドレスを入力とし
て第２のデータメモリとプロセッサコアとの間でデータ
の受け渡しが行われる。
状態になっている場合は、第１の選択回路が第１および
第２の端子とアドレス生成手段とを選択し、第２の端子
より入力される第２の書き込み／読み出し制御信号がア
クティブとなったときにアドレス生成手段から与えられ
る第２のアドレスを入力として第１のデータメモリと第
１の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第２のアドレスが更新さ
れる。またこのときに、第２の選択回路がプロセッサコ
アを選択し、プロセッサコアより出力される第１の書き
込み／読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第１のアドレスを入力とし
て第２のデータメモリとプロセッサコアとの間でデータ
の受け渡しが行われる。
【００２３】このように、同一アドレス空間を有する第
１および第２のデータメモリと、アドレス生成手段と、
第１および第２の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第１および第２のデータメ
モリと、アドレス生成手段と、第１および第２の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第１および第２のデータメモリ
ともに、半導体集積回路に内蔵しているため、第１およ
び第２のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
１および第２のデータメモリと、アドレス生成手段と、
第１および第２の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第１および第２のデータメ
モリと、アドレス生成手段と、第１および第２の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第１および第２のデータメモリ
ともに、半導体集積回路に内蔵しているため、第１およ
び第２のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
【００２４】本発明の請求項５記載のプロセッサは、半
導体集積回路で一体形成されるプロセッサであって、第
１のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第１の書き込み／読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第１の端子と、外部よりデータの書き込み
または読み出しを指示する第２の読み出し／書き込み制
御信号を入力するための第２の端子と、外部よりアドレ
ス更新を指示するアドレス更新指示信号を入力するため
の第３の端子と、第２のアドレスを出力し、第２の読み
出し／書き込み制御信号およびアドレス更新指示信号の
何れか一方がアクティブとなったときに第２のアドレス
を更新するアドレス生成手段と、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とし
て第１の端子との間でデータの受け渡しを行う第１のデ
ータメモリと、第１のデータメモリと同一アドレス空間
にマッピングされ、第１の書き込み／読み出し制御信号
がアクティブとなったときにプロセッサコアから与えら
れる第１のアドレスを入力としてプロセッサコアとの間
でデータの受け渡しを行い、第２の書き込み／読み出し
制御信号がアクティブとなったときにアドレス生成手段
から与えられる第２のアドレスを入力として第１の端子
との間でデータの受け渡しを行う第２のデータメモリ
と、プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力とするプロセッ
サコアとの間のデータの受け渡しを第１のデータメモリ
に行わせ、プロセッサコアから与えられるアクセス対象
選択制御信号の他方の状態に対応して、第２の書き込み
／読み出し制御信号がアクティブとなったときにアドレ
ス生成手段から与えられる第２のアドレスを入力とする
第１の端子との間のデータの受け渡しを第１のデータメ
モリに行わせる第１の選択回路と、プロセッサコアから
与えられるアクセス対象選択制御信号の一方の状態に対
応して、第２の書き込み／読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第２
のアドレスを入力とする第１の端子との間のデータの受
け渡しを第２のデータメモリに行わせ、プロセッサコア
から与えられるアクセス対象選択制御信号の他方の状態
に対応して、第１の書き込み／読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
１のアドレスを入力とするプロセッサコアとの間のデー
タの受け渡しを第２のデータメモリに行わせる第２の選
択回路とを備えている。
導体集積回路で一体形成されるプロセッサであって、第
１のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第１の書き込み／読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第１の端子と、外部よりデータの書き込み
または読み出しを指示する第２の読み出し／書き込み制
御信号を入力するための第２の端子と、外部よりアドレ
ス更新を指示するアドレス更新指示信号を入力するため
の第３の端子と、第２のアドレスを出力し、第２の読み
出し／書き込み制御信号およびアドレス更新指示信号の
何れか一方がアクティブとなったときに第２のアドレス
を更新するアドレス生成手段と、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第２の書き込
み／読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第２のアドレスを入力とし
て第１の端子との間でデータの受け渡しを行う第１のデ
ータメモリと、第１のデータメモリと同一アドレス空間
にマッピングされ、第１の書き込み／読み出し制御信号
がアクティブとなったときにプロセッサコアから与えら
れる第１のアドレスを入力としてプロセッサコアとの間
でデータの受け渡しを行い、第２の書き込み／読み出し
制御信号がアクティブとなったときにアドレス生成手段
から与えられる第２のアドレスを入力として第１の端子
との間でデータの受け渡しを行う第２のデータメモリ
と、プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、第１の書き込み／読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第１のアドレスを入力とするプロセッ
サコアとの間のデータの受け渡しを第１のデータメモリ
に行わせ、プロセッサコアから与えられるアクセス対象
選択制御信号の他方の状態に対応して、第２の書き込み
／読み出し制御信号がアクティブとなったときにアドレ
ス生成手段から与えられる第２のアドレスを入力とする
第１の端子との間のデータの受け渡しを第１のデータメ
モリに行わせる第１の選択回路と、プロセッサコアから
与えられるアクセス対象選択制御信号の一方の状態に対
応して、第２の書き込み／読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第２
のアドレスを入力とする第１の端子との間のデータの受
け渡しを第２のデータメモリに行わせ、プロセッサコア
から与えられるアクセス対象選択制御信号の他方の状態
に対応して、第１の書き込み／読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
１のアドレスを入力とするプロセッサコアとの間のデー
タの受け渡しを第２のデータメモリに行わせる第２の選
択回路とを備えている。
【００２５】この構成によると、アクセス対象選択制御
信号が一方の状態になっている場合は、第１の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第１の書き込み／読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第１のアド
レスを入力として第１のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第２の選択回路が第１，第２および第３の端子とア
ドレス生成手段とを選択し、第２の端子より入力される
第２の書き込み／読み出し制御信号がアクティブとなっ
たときにアドレス生成手段から与えられる第２のアドレ
スを入力として第２のデータメモリと第１の端子との間
でデータの受け渡しが行われるとともに、アドレス生成
手段における第２のアドレスが更新され、第３の端子よ
り入力されるアドレス更新指示信号がアクティブとなっ
たときにアドレス生成手段における第２のアドレスが更
新される。
信号が一方の状態になっている場合は、第１の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第１の書き込み／読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第１のアド
レスを入力として第１のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第２の選択回路が第１，第２および第３の端子とア
ドレス生成手段とを選択し、第２の端子より入力される
第２の書き込み／読み出し制御信号がアクティブとなっ
たときにアドレス生成手段から与えられる第２のアドレ
スを入力として第２のデータメモリと第１の端子との間
でデータの受け渡しが行われるとともに、アドレス生成
手段における第２のアドレスが更新され、第３の端子よ
り入力されるアドレス更新指示信号がアクティブとなっ
たときにアドレス生成手段における第２のアドレスが更
新される。
【００２６】また、アクセス対象選択制御信号が他方の
状態になっている場合は、第１の選択回路が第１，第２
および第３の端子とアドレス生成手段とを選択し、第２
の端子より入力される第２の書き込み／読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第２のアドレスを入力として第１のデータメモ
リと第１の端子との間でデータの受け渡しが行われると
ともに、アドレス生成手段における第２のアドレスが更
新され、第３の端子より入力されるアドレス更新指示信
号がアクティブとなったときにアドレス生成手段におけ
る第２のアドレスが更新される。またこのときに、第２
の選択回路がプロセッサコアを選択し、プロセッサコア
から出力される第１の書き込み／読み出し制御信号がア
クティブとなったときにプロセッサコアから与えられる
第１のアドレスを入力として第２のデータメモリとプロ
セッサコアとの間でデータの受け渡しが行われる。
状態になっている場合は、第１の選択回路が第１，第２
および第３の端子とアドレス生成手段とを選択し、第２
の端子より入力される第２の書き込み／読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第２のアドレスを入力として第１のデータメモ
リと第１の端子との間でデータの受け渡しが行われると
ともに、アドレス生成手段における第２のアドレスが更
新され、第３の端子より入力されるアドレス更新指示信
号がアクティブとなったときにアドレス生成手段におけ
る第２のアドレスが更新される。またこのときに、第２
の選択回路がプロセッサコアを選択し、プロセッサコア
から出力される第１の書き込み／読み出し制御信号がア
クティブとなったときにプロセッサコアから与えられる
第１のアドレスを入力として第２のデータメモリとプロ
セッサコアとの間でデータの受け渡しが行われる。
【００２７】このように、同一アドレス空間を有する第
１および第２のデータメモリと、アドレス生成手段と、
第１および第２の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第１および第２のデータメ
モリと、アドレス生成手段と、第１および第２の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第１および第２のデータメモリ
ともに、半導体集積回路に内蔵しているため、第１およ
び第２のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
１および第２のデータメモリと、アドレス生成手段と、
第１および第２の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第１および第２のデータメ
モリと、アドレス生成手段と、第１および第２の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第１および第２のデータメモリ
ともに、半導体集積回路に内蔵しているため、第１およ
び第２のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
【００２８】また、アドレス更新指示信号によって、デ
ータメモリのアクセスを行わずに第２のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
ータメモリのアクセスを行わずに第２のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
【００２９】本発明の請求項６記載のプロセッサは、請
求項４または請求項５記載のプロセッサにおいて、アド
レス生成手段を、第２のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第２のアドレスが所定値ずつ更新されることになる。
求項４または請求項５記載のプロセッサにおいて、アド
レス生成手段を、第２のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第２のアドレスが所定値ずつ更新されることになる。
【００３０】本発明の請求項７記載のメモリアクセス方
法は、請求項１，２，４または５のプロセッサにおける
データメモリをアクセスする方法であり、第２の端子か
ら第２の書き込み／読み出し制御信号を入力する第１の
ステップと、第１のステップにより入力された第２の書
き込み／読み出し制御信号に従って、予め保持した第２
のアドレスをデータメモリに供給すると同時に、第２の
アドレスの値を更新する第２のステップと、第２のステ
ップにより与えられる第２のアドレスでデータメモリを
アクセスし、データメモリと第２の端子との間でデータ
を入出力する第３のステップとを含む。
法は、請求項１，２，４または５のプロセッサにおける
データメモリをアクセスする方法であり、第２の端子か
ら第２の書き込み／読み出し制御信号を入力する第１の
ステップと、第１のステップにより入力された第２の書
き込み／読み出し制御信号に従って、予め保持した第２
のアドレスをデータメモリに供給すると同時に、第２の
アドレスの値を更新する第２のステップと、第２のステ
ップにより与えられる第２のアドレスでデータメモリを
アクセスし、データメモリと第２の端子との間でデータ
を入出力する第３のステップとを含む。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。 〔第１の実施の形態〕図１に本発明の第１の実施の形態
におけるプロセッサのブロック図を示す。図１におい
て、データメモリ１００は、アドレスバス２０を通して
第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示するリードイネーブル信号２２また
はライトイネーブル信号２３を出力するプロセッサ２０
０とデータバス２１で接続され、外部端子２０１とデー
タバス１１で接続されている。
を参照しながら説明する。 〔第１の実施の形態〕図１に本発明の第１の実施の形態
におけるプロセッサのブロック図を示す。図１におい
て、データメモリ１００は、アドレスバス２０を通して
第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示するリードイネーブル信号２２また
はライトイネーブル信号２３を出力するプロセッサ２０
０とデータバス２１で接続され、外部端子２０１とデー
タバス１１で接続されている。
【００３２】アクセスするアドレスはプロセッサ２００
でアクセスする場合はアドレスバス２０を利用し、外部
端子２０１からのアクセスを行う場合はアドレス発生器
２０２のアドレスバス１０からの出力を利用する。プロ
セッサ外部からのアクセスとプロセッサコア２００から
のアクセスが重なった場合のためにデータメモリ１００
の入出力部には調停回路２０４を設置しておく。
でアクセスする場合はアドレスバス２０を利用し、外部
端子２０１からのアクセスを行う場合はアドレス発生器
２０２のアドレスバス１０からの出力を利用する。プロ
セッサ外部からのアクセスとプロセッサコア２００から
のアクセスが重なった場合のためにデータメモリ１００
の入出力部には調停回路２０４を設置しておく。
【００３３】アドレス発生器２０２は、外部からのライ
トイネーブル信号（特許請求の範囲における書き込み制
御信号に対応し、以下、ＷＥと略す）１２やリードイネ
ーブル信号（特許請求の範囲における読み出し制御信号
に対応し、以下、ＲＥと略す）１３の立ち上がりエッジ
を検出するエッジ検出回路２０３からのエッジ検出信号
５１を受けてアドレスの値を＋１増加させる機構を持
つ。
トイネーブル信号（特許請求の範囲における書き込み制
御信号に対応し、以下、ＷＥと略す）１２やリードイネ
ーブル信号（特許請求の範囲における読み出し制御信号
に対応し、以下、ＲＥと略す）１３の立ち上がりエッジ
を検出するエッジ検出回路２０３からのエッジ検出信号
５１を受けてアドレスの値を＋１増加させる機構を持
つ。
【００３４】上記のアドレス発生器２０２とエッジ検出
回路２０３とで特許請求の範囲における、第２のアドレ
スを出力し、第２の読み出し／書き込み制御信号がアク
ティブとなったときに第２のアドレスを更新するアドレ
ス生成手段、つまりアドレスポインタを構成している。
また、外部端子２０１の中のＩＮＣ信号１４の立ち上が
りエッジを検出することによって、データメモリ１００
にアクセスすることなく、アドレス発生器２０２の出力
値２１を１増加させることができる。
回路２０３とで特許請求の範囲における、第２のアドレ
スを出力し、第２の読み出し／書き込み制御信号がアク
ティブとなったときに第２のアドレスを更新するアドレ
ス生成手段、つまりアドレスポインタを構成している。
また、外部端子２０１の中のＩＮＣ信号１４の立ち上が
りエッジを検出することによって、データメモリ１００
にアクセスすることなく、アドレス発生器２０２の出力
値２１を１増加させることができる。
【００３５】ここで、外部端子２０１において、データ
バス１１に対応したＤＩＯ端子が特許請求の範囲におけ
る、外部よりデータを入出力するための第１の端子に相
当する。また、ＷＥ信号またはＲＥ信号に対応したＷＥ
端子またはＲＥ端子が特許請求の範囲における、外部よ
りデータの書き込みまたは読み出しを指示する第２の読
み出し／書き込み制御信号を入力するための第２の端子
に相当する。また、アドレス制御（以下、ＩＮＣと略
す）信号に対応したＩＮＣ端子が特許請求の範囲におけ
る、外部よりアドレス更新を指示するアドレス更新指示
信号を入力するための第３の端子に相当する。
バス１１に対応したＤＩＯ端子が特許請求の範囲におけ
る、外部よりデータを入出力するための第１の端子に相
当する。また、ＷＥ信号またはＲＥ信号に対応したＷＥ
端子またはＲＥ端子が特許請求の範囲における、外部よ
りデータの書き込みまたは読み出しを指示する第２の読
み出し／書き込み制御信号を入力するための第２の端子
に相当する。また、アドレス制御（以下、ＩＮＣと略
す）信号に対応したＩＮＣ端子が特許請求の範囲におけ
る、外部よりアドレス更新を指示するアドレス更新指示
信号を入力するための第３の端子に相当する。
【００３６】上記のデータメモリ１００は、リードイネ
ーブル信号２２またはライトイネーブル信号２３がアク
ティブとなったときにプロセッサコア２００からアドレ
スバス２０を通して与えられる第１のアドレスを入力と
してプロセッサコア２００との間でデータの受け渡しを
行い、第２のライトイネーブル信号１２またはリードイ
ネーブル信号１３がアクティブとなったときにアドレス
発生器２０２からアドレスバス１０を通して与えられる
第２のアドレスを入力としてＤＩＯ端子との間でデータ
の受け渡しを行う。
ーブル信号２２またはライトイネーブル信号２３がアク
ティブとなったときにプロセッサコア２００からアドレ
スバス２０を通して与えられる第１のアドレスを入力と
してプロセッサコア２００との間でデータの受け渡しを
行い、第２のライトイネーブル信号１２またはリードイ
ネーブル信号１３がアクティブとなったときにアドレス
発生器２０２からアドレスバス１０を通して与えられる
第２のアドレスを入力としてＤＩＯ端子との間でデータ
の受け渡しを行う。
【００３７】つぎに、アドレス発生器２０２の構成を図
２に示す。アドレス発生器２０２は、レジスタ３００と
加算器３０１と選択回路３０２とからなる。外部端子２
０１のＩＮＣ端子からのＩＮＣ信号１４のエッジを検出
した時、あるいはＷＥ端子またはＲＥ端子のエッジを検
出した時に、エッジ検出回路２０３から出力されるエッ
ジ検出信号５１がイネーブルになるが、このエッジ検出
信号５１がイネーブルになった場合に、選択回路３０２
は加算器３０１の出力ラインであるデータバス５２を選
択し、レジスタ３００が加算器３０１のデータバス５２
のデータ、つまり加算結果を格納する。プロセッサコア
２００からのアクセスによって、このレジスタ３００の
値を設定する場合には、ライト信号５４をイネーブルに
することによって、選択回路３０１はデータバス５３の
値を選択し、レジスタ３００がデータバス５３の値を格
納する。
２に示す。アドレス発生器２０２は、レジスタ３００と
加算器３０１と選択回路３０２とからなる。外部端子２
０１のＩＮＣ端子からのＩＮＣ信号１４のエッジを検出
した時、あるいはＷＥ端子またはＲＥ端子のエッジを検
出した時に、エッジ検出回路２０３から出力されるエッ
ジ検出信号５１がイネーブルになるが、このエッジ検出
信号５１がイネーブルになった場合に、選択回路３０２
は加算器３０１の出力ラインであるデータバス５２を選
択し、レジスタ３００が加算器３０１のデータバス５２
のデータ、つまり加算結果を格納する。プロセッサコア
２００からのアクセスによって、このレジスタ３００の
値を設定する場合には、ライト信号５４をイネーブルに
することによって、選択回路３０１はデータバス５３の
値を選択し、レジスタ３００がデータバス５３の値を格
納する。
【００３８】上記のアドレスの修飾は次のような動作で
行われる。エッジ検出回路２０３によってエッジを検出
した次のマシンサイクルにエッジ検出信号５１をイネー
ブルにする。アドレス発生器２０２に内蔵されている選
択回路３０１はエッジ検出信号５１がイネーブルとなる
ことによって加算器３０１の出力ラインであるデータバ
ス５２を選択し、アドレスレジスタ３００は、制御信号
５１によってデータバス２１の出力に１を加算した値が
出力されているデータバス５２上のデータを格納する。
行われる。エッジ検出回路２０３によってエッジを検出
した次のマシンサイクルにエッジ検出信号５１をイネー
ブルにする。アドレス発生器２０２に内蔵されている選
択回路３０１はエッジ検出信号５１がイネーブルとなる
ことによって加算器３０１の出力ラインであるデータバ
ス５２を選択し、アドレスレジスタ３００は、制御信号
５１によってデータバス２１の出力に１を加算した値が
出力されているデータバス５２上のデータを格納する。
【００３９】また、プロセッサコア２００によってアド
レスレジスタ３００を設定する場合はプロセッサコア２
００がライト信号５４をイネーブルにし、プロセッサコ
ア２００が設定する値をデータバス５２に出力する。こ
れを受けて、アドレス発生器２０２に内蔵されている選
択回路３０２はデータバス５３を選択し、アドレスレジ
スタ３００は、データバス５３のデータを格納する。デ
ータメモリアクセスを行わずにアドレスだけを１増加さ
せる場合は次のような動作で行われる。ＩＮＣ端子の立
ち上がりエッジをエッジ検出回路２０３によって検出す
る。エッジが検出された場合、次のマシンサイクルでエ
ッジ検出信号５１をイネーブル状態にする。これを受け
てアドレス発生器２０２に内蔵される選択回路３０２が
データバス５２を選択し、アドレスレジスタ３００が出
力されているアドレスバス２１の値を１加算した値が出
力されているデータバス５２の値を格納する。
レスレジスタ３００を設定する場合はプロセッサコア２
００がライト信号５４をイネーブルにし、プロセッサコ
ア２００が設定する値をデータバス５２に出力する。こ
れを受けて、アドレス発生器２０２に内蔵されている選
択回路３０２はデータバス５３を選択し、アドレスレジ
スタ３００は、データバス５３のデータを格納する。デ
ータメモリアクセスを行わずにアドレスだけを１増加さ
せる場合は次のような動作で行われる。ＩＮＣ端子の立
ち上がりエッジをエッジ検出回路２０３によって検出す
る。エッジが検出された場合、次のマシンサイクルでエ
ッジ検出信号５１をイネーブル状態にする。これを受け
てアドレス発生器２０２に内蔵される選択回路３０２が
データバス５２を選択し、アドレスレジスタ３００が出
力されているアドレスバス２１の値を１加算した値が出
力されているデータバス５２の値を格納する。
【００４０】上記のような方法をとった場合、プロセッ
サ外部からのアクセスがあった時のタイミングチャート
の例を図３に示す。動作の例として、外部入出力回路か
ら外部端子２０１を経由してデータメモリ１００へとデ
ータを書き込んでいる。データメモリ１００は、プロセ
ッサ２００のシステムクロックに同期させて動かす必要
があるので、外部からのＷＥ信号は、その立ち上がりエ
ッジを検出して、一度プロセッサコア２００のシステム
クロックとの同期を取ってデータメモリ１００へ出力し
ている。また、これと同様の信号を利用することでアド
レスの更新を行っている。アドレスの更新はデータメモ
リ１００へのアクセスが終了して後実施する。
サ外部からのアクセスがあった時のタイミングチャート
の例を図３に示す。動作の例として、外部入出力回路か
ら外部端子２０１を経由してデータメモリ１００へとデ
ータを書き込んでいる。データメモリ１００は、プロセ
ッサ２００のシステムクロックに同期させて動かす必要
があるので、外部からのＷＥ信号は、その立ち上がりエ
ッジを検出して、一度プロセッサコア２００のシステム
クロックとの同期を取ってデータメモリ１００へ出力し
ている。また、これと同様の信号を利用することでアド
レスの更新を行っている。アドレスの更新はデータメモ
リ１００へのアクセスが終了して後実施する。
【００４１】図３のタイミングによってデータメモリ１
００に格納されるデータの配列を図４に示す。例として
外部入出力装置のデータはデータメモリ１００の先頭か
ら書き込まれるとしている。このとき、外部入出力装置
からデータメモリ１００へ格納されているデータは先頭
アドレスから順番に並んでいく。転送の途中でＩＮＣ信
号の立ち上がりエッジが検出された場合はデータは書き
込まれずにアドレスが１増加するので、データの格納さ
れていないアドレスが存在することになる。図４のアド
レス２，５がこれに対応する。
００に格納されるデータの配列を図４に示す。例として
外部入出力装置のデータはデータメモリ１００の先頭か
ら書き込まれるとしている。このとき、外部入出力装置
からデータメモリ１００へ格納されているデータは先頭
アドレスから順番に並んでいく。転送の途中でＩＮＣ信
号の立ち上がりエッジが検出された場合はデータは書き
込まれずにアドレスが１増加するので、データの格納さ
れていないアドレスが存在することになる。図４のアド
レス２，５がこれに対応する。
【００４２】この実施の形態のプロセッサによると、外
部とのデータ入出力を行うためのアドレス生成手段とし
てアドレス発生器２０２およびエッジ検出回路２０３を
設けたことにより、プロセッサコア２００の処理に影響
を与えることが少なく、しかもアドレス発生器２０２お
よびエッジ検出回路２０３を半導体集積回路に内蔵した
ことにより、データメモリ１００へのアクセスのために
外部に設ける端子数を削減することができる。
部とのデータ入出力を行うためのアドレス生成手段とし
てアドレス発生器２０２およびエッジ検出回路２０３を
設けたことにより、プロセッサコア２００の処理に影響
を与えることが少なく、しかもアドレス発生器２０２お
よびエッジ検出回路２０３を半導体集積回路に内蔵した
ことにより、データメモリ１００へのアクセスのために
外部に設ける端子数を削減することができる。
【００４３】また、ＩＮＣ信号によって、データメモリ
１００のアクセスを行わずに第２のアドレスを更新する
ことを可能としたので、不規則に並んだアドレスにデー
タを書き込むこと、ならびに不規則にデータが格納され
ている場合において各データを読み出すことが可能とな
り、外部からの入力データを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
１００のアクセスを行わずに第２のアドレスを更新する
ことを可能としたので、不規則に並んだアドレスにデー
タを書き込むこと、ならびに不規則にデータが格納され
ている場合において各データを読み出すことが可能とな
り、外部からの入力データを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
【００４４】〔第２の実施の形態〕図５に本発明の第１
の実施の形態におけるプロセッサのブロック図を示す。
この実施の形態のプロセッサには、半導体集積回路で一
体化されていて、同一のアドレス空間にマッピングされ
た２個以上のデータメモリ（本例では２個のデータメモ
リとする）１００，１０１が存在し、データメモリ１０
０とデータメモリ１０１に対するアクセス信号（データ
バス２１のデータ入出力、アドレスバス２０のアドレス
入力、ＲＥ信号２２、ＷＥ信号２３など）を、プロセッ
サコア２００からの出力と外部端子２０１からの出力と
から選択する選択回路２０５、２０６を設ける。
の実施の形態におけるプロセッサのブロック図を示す。
この実施の形態のプロセッサには、半導体集積回路で一
体化されていて、同一のアドレス空間にマッピングされ
た２個以上のデータメモリ（本例では２個のデータメモ
リとする）１００，１０１が存在し、データメモリ１０
０とデータメモリ１０１に対するアクセス信号（データ
バス２１のデータ入出力、アドレスバス２０のアドレス
入力、ＲＥ信号２２、ＷＥ信号２３など）を、プロセッ
サコア２００からの出力と外部端子２０１からの出力と
から選択する選択回路２０５、２０６を設ける。
【００４５】この選択回路２０５，２０６は、アクセス
対象制御信号５５によって、一方がプロセッサコア２０
０のアクセス専用として動作する場合には、他方のデー
タメモリが外部とのデータ入出力専用として動作するよ
うに設定されている。上記の第１の選択回路２０５は、
プロセッサコア２００から与えられるアクセス対象選択
制御信号５５の一方の状態（例えば、ハイレベル）に対
応して、リードイネーブル信号２２またはライトイネー
ブル信号２３がアクティブとなったときにプロセッサコ
ア２００のアドレスバス２０から与えられる第１のアド
レスを入力とするプロセッサコア２００との間のデータ
の受け渡しを第１のデータメモリ１００に行わせ、プロ
セッサコア２００から与えられるアクセス対象選択制御
信号５５の他方の状態（例えば、ローレベル）に対応し
て、ライトイネーブル信号１２またはリードイネーブル
信号１３がアクティブとなったときにアドレス発生器２
０２のアドレスバス１０から与えられる第２のアドレス
を入力とするＤＩＯ端子との間のデータの受け渡しを第
１のデータメモリ１００に行わせる。
対象制御信号５５によって、一方がプロセッサコア２０
０のアクセス専用として動作する場合には、他方のデー
タメモリが外部とのデータ入出力専用として動作するよ
うに設定されている。上記の第１の選択回路２０５は、
プロセッサコア２００から与えられるアクセス対象選択
制御信号５５の一方の状態（例えば、ハイレベル）に対
応して、リードイネーブル信号２２またはライトイネー
ブル信号２３がアクティブとなったときにプロセッサコ
ア２００のアドレスバス２０から与えられる第１のアド
レスを入力とするプロセッサコア２００との間のデータ
の受け渡しを第１のデータメモリ１００に行わせ、プロ
セッサコア２００から与えられるアクセス対象選択制御
信号５５の他方の状態（例えば、ローレベル）に対応し
て、ライトイネーブル信号１２またはリードイネーブル
信号１３がアクティブとなったときにアドレス発生器２
０２のアドレスバス１０から与えられる第２のアドレス
を入力とするＤＩＯ端子との間のデータの受け渡しを第
１のデータメモリ１００に行わせる。
【００４６】また、第２の選択回路２０６は、プロセッ
サコア２００から与えられるアクセス対象選択制御信号
５５の一方の状態に対応して、ライトイネーブル信号１
２またはリードイネーブル信号１３がアクティブとなっ
たときにアドレス発生器２０２のアドレスバス１０から
与えられる第２のアドレスを入力とするＤＩＯ端子との
間のデータの受け渡しを第２のデータメモリ１０１に行
わせ、プロセッサコア２００から与えられるアクセス対
象選択制御信号５５の他方の状態に対応して、リードイ
ネーブル信号２２またはライトイネーブル信号２３がア
クティブとなったときにプロセッサコア２００のアドレ
スバス２０から与えられる第１のアドレスを入力とする
プロセッサコア２００との間のデータの受け渡しを第２
のデータメモリ１０１に行わせる。
サコア２００から与えられるアクセス対象選択制御信号
５５の一方の状態に対応して、ライトイネーブル信号１
２またはリードイネーブル信号１３がアクティブとなっ
たときにアドレス発生器２０２のアドレスバス１０から
与えられる第２のアドレスを入力とするＤＩＯ端子との
間のデータの受け渡しを第２のデータメモリ１０１に行
わせ、プロセッサコア２００から与えられるアクセス対
象選択制御信号５５の他方の状態に対応して、リードイ
ネーブル信号２２またはライトイネーブル信号２３がア
クティブとなったときにプロセッサコア２００のアドレ
スバス２０から与えられる第１のアドレスを入力とする
プロセッサコア２００との間のデータの受け渡しを第２
のデータメモリ１０１に行わせる。
【００４７】ここで、始めにデータメモリ１００がプロ
セッサ外部とのデータ入出力専用として設定されている
とする。外部入出力回路とのアクセスを行うデータメモ
リ１００は、第１の実施の形態と同じようにアドレス、
データ、制御信号（ＷＥ，ＲＥ）の供給を受け、アクセ
スを実行する。また、プロセッサコア２００はプロセッ
サコア２００の専用として設けられているデータメモリ
１０１へのアクセスを行って処理を実行していく。この
２つの動作は互いに影響をすることなく並列に実行され
る。
セッサ外部とのデータ入出力専用として設定されている
とする。外部入出力回路とのアクセスを行うデータメモ
リ１００は、第１の実施の形態と同じようにアドレス、
データ、制御信号（ＷＥ，ＲＥ）の供給を受け、アクセ
スを実行する。また、プロセッサコア２００はプロセッ
サコア２００の専用として設けられているデータメモリ
１０１へのアクセスを行って処理を実行していく。この
２つの動作は互いに影響をすることなく並列に実行され
る。
【００４８】プロセッサの外部にあるデータ入出力装置
からの転送が終了し、プロセッサが内蔵している他のデ
ータメモリ１０１の処理を終了したところで、プロセッ
サコア２００とのアクセス専用としていたデータメモリ
１０１と外部との入出力専用としていたデータメモリ１
００を入れ替えるために、アクセス対象選択制御信号５
５のレベルを反転する。
からの転送が終了し、プロセッサが内蔵している他のデ
ータメモリ１０１の処理を終了したところで、プロセッ
サコア２００とのアクセス専用としていたデータメモリ
１０１と外部との入出力専用としていたデータメモリ１
００を入れ替えるために、アクセス対象選択制御信号５
５のレベルを反転する。
【００４９】アクセス対象選択制御信号５５を受けてデ
ータメモリ１００とデータメモリ１０１はアクセスを行
う対象を入れ替える。データメモリ１０１はこれまでデ
ータメモリ１００が行っていた動作と同様にアドレスの
供給をアドレス発生器２０２から、データ入出力を外部
端子２０１とのデータバス１１で、アクセス信号を外部
端子２０１からの入力によってアクセスを実行する。一
方、データメモリ１００はプロセッサコア２００からの
要求によってアクセスを実行する。
ータメモリ１００とデータメモリ１０１はアクセスを行
う対象を入れ替える。データメモリ１０１はこれまでデ
ータメモリ１００が行っていた動作と同様にアドレスの
供給をアドレス発生器２０２から、データ入出力を外部
端子２０１とのデータバス１１で、アクセス信号を外部
端子２０１からの入力によってアクセスを実行する。一
方、データメモリ１００はプロセッサコア２００からの
要求によってアクセスを実行する。
【００５０】この実施の形態によると、同一アドレス空
間を有する第１および第２のデータメモリ１００，１０
１と、アドレス生成手段としてのアドレス発生器２０２
およびエッジ検出回路２０３と、第１および第２の選択
回路２０５，２０６を設けたので、外部からのデータ入
出力とプロセッサコア２００の処理とを並列に実行する
ことが可能となり、プロセッサコア２００の処理に全く
影響を与えることがない。しかも、第１および第２のデ
ータメモリ１００，１０１と、アドレス発生器２０２お
よびエッジ検出回路２０３と、第１および第２の選択回
路２０５，２０６を半導体集積回路に内蔵したことによ
り、第１および第２のデータメモリ１００，１０１への
アクセスのために外部に設ける端子数を削減することが
できる。さらに、第１および第２のデータメモリ１０
０，１０１ともに、半導体集積回路に内蔵しているた
め、第１および第２のデータメモリ１００，１０１のア
クセスを高速に実行することが可能となり、プロセッサ
コア１００にメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
間を有する第１および第２のデータメモリ１００，１０
１と、アドレス生成手段としてのアドレス発生器２０２
およびエッジ検出回路２０３と、第１および第２の選択
回路２０５，２０６を設けたので、外部からのデータ入
出力とプロセッサコア２００の処理とを並列に実行する
ことが可能となり、プロセッサコア２００の処理に全く
影響を与えることがない。しかも、第１および第２のデ
ータメモリ１００，１０１と、アドレス発生器２０２お
よびエッジ検出回路２０３と、第１および第２の選択回
路２０５，２０６を半導体集積回路に内蔵したことによ
り、第１および第２のデータメモリ１００，１０１への
アクセスのために外部に設ける端子数を削減することが
できる。さらに、第１および第２のデータメモリ１０
０，１０１ともに、半導体集積回路に内蔵しているた
め、第１および第２のデータメモリ１００，１０１のア
クセスを高速に実行することが可能となり、プロセッサ
コア１００にメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
【００５１】また、ＩＮＣ信号によって、データメモリ
１００，１０１のアクセスを行わずに第２のアドレスを
更新することが可能となることで、不規則に並んだアド
レスにデータを書き込むこと、ならびに不規則にデータ
が格納されている場合において各データを読み出すこと
が可能となり、外部からのデータを格納する自由度を高
くすることができる。そのため、プロセッサコア１００
の処理効率を高くすることができる。
１００，１０１のアクセスを行わずに第２のアドレスを
更新することが可能となることで、不規則に並んだアド
レスにデータを書き込むこと、ならびに不規則にデータ
が格納されている場合において各データを読み出すこと
が可能となり、外部からのデータを格納する自由度を高
くすることができる。そのため、プロセッサコア１００
の処理効率を高くすることができる。
【００５２】さらに、第２の実施の形態のような構成を
取ることで、アドレス発生器２０２に加えてデータメモ
リ１００または１０１もプロセッサコア１００からのア
クセスから分離してプロセッサ外部とのデータ入出力を
行い、必要になった時点でプロセッサコア１００のメモ
リマップに組み入れることで、バス調停回路を使用する
必要がなくなり、プロセッサ処理に影響を与えることが
無い。
取ることで、アドレス発生器２０２に加えてデータメモ
リ１００または１０１もプロセッサコア１００からのア
クセスから分離してプロセッサ外部とのデータ入出力を
行い、必要になった時点でプロセッサコア１００のメモ
リマップに組み入れることで、バス調停回路を使用する
必要がなくなり、プロセッサ処理に影響を与えることが
無い。
【００５３】なお、本発明の実施の形態ではアドレス発
生器２０２から出力されるアドレスバス２１を制御する
ためのイベントをＷＥ信号、ＲＥ信号、ＩＮＣ信号の立
ち上がりエッジとしたが、その他のイベントによって制
御することも可能である。また、この実施の形態ではア
ドレスの制御信号を１本として、その制御はアドレスの
１増加としたが、アドレスの制御信号を複数用意して複
数のレジスタとの加算を行うことで、増加させる値を複
数の値の中から選択できるようにしてもよい。また、ア
ドレスレジスタ３００の設定範囲を定めるレジスタを設
け、その範囲を超えることになった時には、初期値を設
定しているレジスタから自動的にロードさせることがで
きるようにしてもよい。
生器２０２から出力されるアドレスバス２１を制御する
ためのイベントをＷＥ信号、ＲＥ信号、ＩＮＣ信号の立
ち上がりエッジとしたが、その他のイベントによって制
御することも可能である。また、この実施の形態ではア
ドレスの制御信号を１本として、その制御はアドレスの
１増加としたが、アドレスの制御信号を複数用意して複
数のレジスタとの加算を行うことで、増加させる値を複
数の値の中から選択できるようにしてもよい。また、ア
ドレスレジスタ３００の設定範囲を定めるレジスタを設
け、その範囲を超えることになった時には、初期値を設
定しているレジスタから自動的にロードさせることがで
きるようにしてもよい。
【００５４】
【発明の効果】本発明の請求項１記載のプロセッサによ
れば、外部とのデータ入出力を行うためのアドレス生成
手段を設けたことにより、プロセッサコアの処理に影響
を与えることが少なく、しかもアドレス生成手段を半導
体集積回路に内蔵したことにより、データメモリへのア
クセスのために外部に設ける端子数を削減することがで
きる。
れば、外部とのデータ入出力を行うためのアドレス生成
手段を設けたことにより、プロセッサコアの処理に影響
を与えることが少なく、しかもアドレス生成手段を半導
体集積回路に内蔵したことにより、データメモリへのア
クセスのために外部に設ける端子数を削減することがで
きる。
【００５５】本発明の請求項２記載のプロセッサによれ
ば、外部とのデータ入出力を行うためのアドレス生成手
段を設けたことにより、プロセッサコアの処理に影響を
与えることが少なく、しかもアドレス生成手段を半導体
集積回路に内蔵したことにより、データメモリへのアク
セスのために外部に設ける端子数を削減することができ
る。
ば、外部とのデータ入出力を行うためのアドレス生成手
段を設けたことにより、プロセッサコアの処理に影響を
与えることが少なく、しかもアドレス生成手段を半導体
集積回路に内蔵したことにより、データメモリへのアク
セスのために外部に設ける端子数を削減することができ
る。
【００５６】また、アドレス更新指示信号によって、デ
ータメモリのアクセスを行わずに第２のアドレスを更新
することを可能としたので、不規則に並んだアドレスに
データを書き込むこと、ならびに不規則にデータが格納
されている場合において各データを読み出すことが可能
となり、外部からのデータを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
ータメモリのアクセスを行わずに第２のアドレスを更新
することを可能としたので、不規則に並んだアドレスに
データを書き込むこと、ならびに不規則にデータが格納
されている場合において各データを読み出すことが可能
となり、外部からのデータを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
【００５７】本発明の請求項３記載のプロセッサによれ
ば、 本発明の請求項６記載のプロセッサによれば、レ
ジスタと加算器とからなる簡単な構成で、第２のアドレ
スの所定値ずつ更新を行うことができる。本発明の請求
項４記載のプロセッサによれば、同一アドレス空間を有
する第１および第２のデータメモリと、アドレス生成手
段と、第１および第２の選択回路を設けたので、外部か
らのデータ入出力とプロセッサコアの処理とを並列に実
行することが可能となり、プロセッサコアの処理に全く
影響を与えることがなく、しかも、第１および第２のデ
ータメモリと、アドレス生成手段と、第１および第２の
選択回路を半導体集積回路に内蔵したことにより、デー
タメモリへのアクセスのために外部に設ける端子数を削
減することができる。さらに、第１および第２のデータ
メモリともに、半導体集積回路に内蔵しているため、第
１および第２のデータメモリのアクセスを高速に実行す
ることが可能となり、プロセッサコアにメモリアクセス
ウエイトを設定することが必要なくなり、処理効率を高
めることができる。
ば、 本発明の請求項６記載のプロセッサによれば、レ
ジスタと加算器とからなる簡単な構成で、第２のアドレ
スの所定値ずつ更新を行うことができる。本発明の請求
項４記載のプロセッサによれば、同一アドレス空間を有
する第１および第２のデータメモリと、アドレス生成手
段と、第１および第２の選択回路を設けたので、外部か
らのデータ入出力とプロセッサコアの処理とを並列に実
行することが可能となり、プロセッサコアの処理に全く
影響を与えることがなく、しかも、第１および第２のデ
ータメモリと、アドレス生成手段と、第１および第２の
選択回路を半導体集積回路に内蔵したことにより、デー
タメモリへのアクセスのために外部に設ける端子数を削
減することができる。さらに、第１および第２のデータ
メモリともに、半導体集積回路に内蔵しているため、第
１および第２のデータメモリのアクセスを高速に実行す
ることが可能となり、プロセッサコアにメモリアクセス
ウエイトを設定することが必要なくなり、処理効率を高
めることができる。
【００５８】本発明の請求項５記載のプロセッサによれ
ば、同一アドレス空間を有する第１および第２のデータ
メモリと、アドレス生成手段と、第１および第２の選択
回路を設けたので、外部からのデータ入出力とプロセッ
サコアの処理とを並列に実行することが可能となり、プ
ロセッサコアの処理に全く影響を与えることがなく、し
かも、第１および第２のデータメモリと、アドレス生成
手段と、第１および第２の選択回路を半導体集積回路に
内蔵したことにより、データメモリへのアクセスのため
に外部に設ける端子数を削減することができる。さら
に、第１および第２のデータメモリともに、半導体集積
回路に内蔵しているため、第１および第２のデータメモ
リのアクセスを高速に実行することが可能となり、プロ
セッサコアにメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
ば、同一アドレス空間を有する第１および第２のデータ
メモリと、アドレス生成手段と、第１および第２の選択
回路を設けたので、外部からのデータ入出力とプロセッ
サコアの処理とを並列に実行することが可能となり、プ
ロセッサコアの処理に全く影響を与えることがなく、し
かも、第１および第２のデータメモリと、アドレス生成
手段と、第１および第２の選択回路を半導体集積回路に
内蔵したことにより、データメモリへのアクセスのため
に外部に設ける端子数を削減することができる。さら
に、第１および第２のデータメモリともに、半導体集積
回路に内蔵しているため、第１および第２のデータメモ
リのアクセスを高速に実行することが可能となり、プロ
セッサコアにメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
【００５９】また、アドレス更新指示信号によって、デ
ータメモリのアクセスを行わずに第２のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
ータメモリのアクセスを行わずに第２のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
【００６０】本発明の請求項６記載のプロセッサによれ
ば、レジスタと加算器とからなる簡単な構成で、第２の
アドレスの所定値ずつ更新を行うことができる。
ば、レジスタと加算器とからなる簡単な構成で、第２の
アドレスの所定値ずつ更新を行うことができる。
【図１】本発明の第１の実施の形態のプロセッサの構成
を示すブロック図である。
を示すブロック図である。
【図２】第１の実施の形態におけるプロセッサの中のア
ドレス発生器２０２の構成を示すブロック図である。
ドレス発生器２０２の構成を示すブロック図である。
【図３】本発明の第１の実施の形態のプロセッサの動作
を示すタイムチャートである。
を示すタイムチャートである。
【図４】本発明の第１の実施の形態におけるメモリ格納
の配列のイメージを示す概略図である。
の配列のイメージを示す概略図である。
【図５】本発明の第２の実施の形態のプロセッサの構成
を示すブロック図である。
を示すブロック図である。
【図６】従来のプロセッサの一例の構成を示すブロック
図である。
図である。
【図７】従来のプロセッサにおけるデータ入出力方法を
示すメモリ格納の配列のイメージを示す概略図である。
示すメモリ格納の配列のイメージを示す概略図である。
【図８】従来のプロセッサにおけるデータ入出力方法を
示すメモリ格納の配列のイメージを示す概略図である。
示すメモリ格納の配列のイメージを示す概略図である。
【図９】従来のプロセッサの他の例の構成を示すブロッ
ク図である。
ク図である。
１０ アドレスバス １１ データバス １２ ライトイネーブル信号 １３ リードイネーブル信号 １４ 制御信号 ２０ アドレスバス ２１ データバス ２２ ライトイネーブル信号 ２３ ライトイネーブル信号 ５１ エッジ検出信号 ５２ データバス ５３ データバス ５４ ライト信号 ５５ アクセス対象選択制御信号 １００，１０１ データメモリ ２００ プロセッサコア ２０１ 外部端子 ２０２ アドレス発生装置 ２０３ エッジ検出回路 ２０４ 調停回路 ２０５，２０６ 選択回路 ３００ アドレスレジスタ ３０１ 加算器 ３０２ 選択回路 ５００ メモリセル ５０１ メモリセル
Claims (7)
- 【請求項１】 半導体集積回路で一体形成されるプロセ
ッサであって、 第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第１の書き込み／読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第１の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
２の読み出し／書き込み制御信号を入力するための第２
の端子と、 第２のアドレスを出力し、前記第２の読み出し／書き込
み制御信号がアクティブとなったときに前記第２のアド
レスを更新するアドレス生成手段と、 前記第１の書き込み／読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
１のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第２の書き込み／読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第２のアドレスを入力として
前記第１の端子との間でデータの受け渡しを行うデータ
メモリとを備えたプロセッサ。 - 【請求項２】 半導体集積回路で一体形成されるプロセ
ッサであって、 第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第１の書き込み／読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第１の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
２の読み出し／書き込み制御信号を入力するための第２
の端子と、 外部よりアドレス更新を指示するアドレス更新指示信号
を入力するための第３の端子と、 第２のアドレスを出力し、前記第２の読み出し／書き込
み制御信号および前記アドレス更新指示信号の何れか一
方がアクティブとなったときに前記第２のアドレスを更
新するアドレス生成手段と、 前記第１の書き込み／読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
１のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第２の書き込み／読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第２のアドレスを入力として
前記第１の端子との間でデータの受け渡しを行うデータ
メモリとを備えたプロセッサ。 - 【請求項３】 アドレス生成手段を、第２のアドレスを
保持するレジスタと、このレジスタの値を所定値だけ増
加させるアドレス更新用の加算器とで構成している請求
項１または２記載のプロセッサ。 - 【請求項４】 半導体集積回路で一体形成されるプロセ
ッサであって、 第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第１の書き込み／読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第１の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
２の読み出し／書き込み制御信号を入力するための第２
の端子と、 第２のアドレスを出力し、前記第２の読み出し／書き込
み制御信号がアクティブとなったときに前記第２のアド
レスを更新するアドレス生成手段と、 前記第１の書き込み／読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
１のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第２の書き込み／読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第２のアドレスを入力として
前記第１の端子との間でデータの受け渡しを行う第１の
データメモリと、 前記第１のデータメモリと同一アドレス空間にマッピン
グされ、前記第１の書き込み／読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第１のアドレスを入力として前記プロセッサコア
との間でデータの受け渡しを行い、前記第２の書き込み
／読み出し制御信号がアクティブとなったときに前記ア
ドレス生成手段から与えられる前記第２のアドレスを入
力として前記第１の端子との間でデータの受け渡しを行
う第２のデータメモリと、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第１の書き込み／
読み出し制御信号がアクティブとなったときに前記プロ
セッサコアから与えられる前記第１のアドレスを入力と
する前記プロセッサコアとの間のデータの受け渡しを前
記第１のデータメモリに行わせ、前記プロセッサコアか
ら与えられるアクセス対象選択制御信号の他方の状態に
対応して、前記第２の書き込み／読み出し制御信号がア
クティブとなったときに前記アドレス生成手段から与え
られる前記第２のアドレスを入力とする前記第１の端子
との間のデータの受け渡しを前記第１のデータメモリに
行わせる第１の選択回路と、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第２の書き込み／
読み出し制御信号がアクティブとなったときに前記アド
レス生成手段から与えられる前記第２のアドレスを入力
とする前記第１の端子との間のデータの受け渡しを前記
第２のデータメモリに行わせ、前記プロセッサコアから
与えられるアクセス対象選択制御信号の他方の状態に対
応して、前記第１の書き込み／読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第１のアドレスを入力とする前記プロセッサコア
との間のデータの受け渡しを前記第２のデータメモリに
行わせる第２の選択回路とを備えたプロセッサ。 - 【請求項５】 半導体集積回路で一体形成されるプロセ
ッサであって、 第１のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第１の書き込み／読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第１の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
２の読み出し／書き込み制御信号を入力するための第２
の端子と、 外部よりアドレス更新を指示するアドレス更新指示信号
を入力するための第３の端子と、 第２のアドレスを出力し、前記第２の読み出し／書き込
み制御信号および前記アドレス更新指示信号の何れか一
方がアクティブとなったときに前記第２のアドレスを更
新するアドレス生成手段と、 前記第１の書き込み／読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
１のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第２の書き込み／読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第２のアドレスを入力とする
前記第１の端子との間でデータの受け渡しを行う第１の
データメモリと、 前記第１のデータメモリと同一アドレス空間にマッピン
グされ、前記第１の書き込み／読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第１のアドレスを入力として前記プロセッサコア
との間でデータの受け渡しを行い、前記第２の書き込み
／読み出し制御信号がアクティブとなったときに前記ア
ドレス生成手段から与えられる前記第２のアドレスを入
力とする前記第１の端子との間でデータの受け渡しを行
う第２のデータメモリと、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第１の書き込み／
読み出し制御信号がアクティブとなったときに前記プロ
セッサコアから与えられる前記第１のアドレスを入力と
する前記プロセッサコアとの間のデータの受け渡しを前
記第１のデータメモリに行わせ、前記プロセッサコアか
ら与えられるアクセス対象選択制御信号の他方の状態に
対応して、前記第２の書き込み／読み出し制御信号がア
クティブとなったときに前記アドレス生成手段から与え
られる前記第２のアドレスを入力とする前記第１の端子
との間のデータの受け渡しを前記第１のデータメモリに
行わせる第１の選択回路と、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第２の書き込み／
読み出し制御信号がアクティブとなったときに前記アド
レス生成手段から与えられる前記第２のアドレスを入力
とする前記第１の端子との間のデータの受け渡しを前記
第２のデータメモリに行わせ、前記プロセッサコアから
与えられるアクセス対象選択制御信号の他方の状態に対
応して、前記第１の書き込み／読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第１のアドレスを入力とする前記プロセッサコア
との間のデータの受け渡しを前記第２のデータメモリに
行わせる第２の選択回路とを備えたプロセッサ。 - 【請求項６】 アドレス生成手段を、第２のアドレスを
保持するレジスタと、このレジスタの値を所定値だけ増
加させるアドレス更新用の加算器とで構成している請求
項４または５記載のプロセッサ。 - 【請求項７】 請求項１，２，４または５記載のプロセ
ッサにおけるデータメモリをアクセスするメモリアクセ
ス方法であって、 第２の端子から第２の書き込み／読み出し制御信号を入
力する第１のステップと、 前記第１のステップにより入力された前記第２の書き込
み／読み出し制御信号に従って、予め保持した第２のア
ドレスをデータメモリに供給すると同時に、前記第２の
アドレスの値を更新する第２のステップと、 前記第２のステップにより与えられる前記第２のアドレ
スで前記データメモリをアクセスし、前記データメモリ
と前記第２の端子との間でデータを入出力する第３のス
テップとを含むメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19362897A JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19362897A JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1139278A true JPH1139278A (ja) | 1999-02-12 |
| JP3691213B2 JP3691213B2 (ja) | 2005-09-07 |
Family
ID=16311112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19362897A Expired - Fee Related JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3691213B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109526A (ja) * | 2000-10-02 | 2002-04-12 | Ricoh Co Ltd | 画像処理装置および画像形成装置 |
| US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
-
1997
- 1997-07-18 JP JP19362897A patent/JP3691213B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109526A (ja) * | 2000-10-02 | 2002-04-12 | Ricoh Co Ltd | 画像処理装置および画像形成装置 |
| US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
| US7237072B2 (en) | 2001-09-27 | 2007-06-26 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
| US7546425B2 (en) | 2001-09-27 | 2009-06-09 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3691213B2 (ja) | 2005-09-07 |
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