JPH1139278A - プロセッサおよびメモリアクセス方法 - Google Patents
プロセッサおよびメモリアクセス方法Info
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- JPH1139278A JPH1139278A JP9193628A JP19362897A JPH1139278A JP H1139278 A JPH1139278 A JP H1139278A JP 9193628 A JP9193628 A JP 9193628A JP 19362897 A JP19362897 A JP 19362897A JP H1139278 A JPH1139278 A JP H1139278A
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Abstract
部とのデータ入出力処理を実現する。 【解決手段】 外部とのデータ入出力を実行するデータ
メモリ100に外部データ入出力用のアドレス発生器2
02を設け、データメモリ100の入出力部分にはアク
セスを調停する調停回路204を設置する。アドレス発
生器202は制御を外部端子によって行える構成をとる
ことによって、データ入出力と並列にプロセッサコア2
00の処理を行うことが可能となる。
Description
回路からなりプロセッサコアとデータメモリを主構成要
素とするプロセッサに関するもので、特に内部のデータ
メモリとプロセッサ外部の入出力装置との間でデータ入
出力を行うプロセッサに関するものである。
いては、内蔵されるデータメモリとプロセッサ外部にあ
るデータ入出力装置との間でデータ転送を行うことが必
要である。その方法としては、主にダイレクトメモリア
クセス方式(以下、DMA方式と略称する)が使用され
る。
6において、100はデータメモリ、200はプロセッ
サコア、400はダイレクトメモリアクセスコントロー
ラ(以下、DMAコントローラと記載する)である。4
01はDMA送信バッファ、402はDMA受信バッフ
ァ、403はDMAアドレスポインタ、404はDMA
アドレス加算レジスタである。20はアドレスバス、2
1はデータバス、22はリードイネーブル信号、23は
ライトイネーブル信号、60はDMA要求信号である。
下のようにデータの転送を続行する。プロセッサの演算
処理を行うプロセッサコア200が命令メモリ(図示せ
ず)からのプログラムを読み出して演算を実行してい
る。この演算実行中に入出力装置(図示せず)とデータ
メモリ100との間でのデータ転送を行う必要が生じた
場合、DMAコントローラ400がデータ転送に応じて
先頭アドレスおよびDMA転送サイズを設定し、DMA
開始状態にする。
くは受信レジスタに対しDMA開始要求を行う。この開
始要求によってプロセッサが使用していたデータバス、
アドレスバスを開放し、DMAコントローラを使用可能
状態とする。DMA開始要求が受け付けられてバスが開
放になると、データの転送が開始される。DMA受信の
場合は入力レジスタが外部端子からのデータを保持し、
DMAコントローラ400に内蔵されているDMAアド
レスポインタ403が示すアドレスへの転送を行う。D
MAアドレスポインタ403の値は転送のたびにDMA
コントローラ400内に内蔵されているアドレス加算レ
ジスタ404の値と加算される。この加算されたアドレ
スは次のデータ転送のアドレスとして使用され、これを
指定回数繰り返すことによってDMA転送が完了する。
イメージを図7および図8に示す。DMAを行う時のア
ドレスポインタはレジスタに格納されている固有のビッ
トによって加算されていく。例えばアドレスポインタと
の加算を行うレジスタの値が1であった場合には図7の
ようなメモリ格納になり、加算レジスタの値が3であっ
た場合には図8のようなメモリ格納となる。なお、図7
および図8において、500はデータが格納されたメモ
リセル、501はデータが格納されていないメモリセル
である。
タ入出力装置とデータメモリとの間でデータ転送が行わ
れる場合もある。一つの例としては、図9に示すよう
に、データメモリと同一のメモリマップ空間にマッピン
グされていてプロセッサの外部に接続されている他のデ
ータメモリを使用する場合である。図9において、10
0はデータメモリ、200はプロセッサコア、450は
外部メモリインターフェース回路、201は外部端子で
ある。56は外部メモリリードアクセス信号、57は外
部メモリライトアクセス信号である。
なる。まず、プロセッサが外部端子を全て開放(ハイイ
ンピーダンス状態)にするように、データ入出力装置が
プロセッサに対して要求を出す。この後に、開放された
データバス、アドレスバスを使用して、データ入出力装
置がプロセッサの外部に接続されている他のデータメモ
リに対してアクセスを行う。データ入出力装置からのデ
ータ転送が終了したところで、データ入出力装置がプロ
セッサ側からのアクセスを許可する。プロセッサは、ア
クセスが許可された後で、外部の他のデータメモリのデ
ータを内蔵のデータメモリにコピーして使用するか、も
しくは外部データメモリをプロセッサコアが直接アクセ
スすることによってデータを使用する。
使用した場合には、次のような問題点がある。まず、D
MAによってデータ転送を実行した場合には、外部から
のデータメモリのアクセスのアドレスとプロセッサコア
からのデータメモリのアクセスとが重なった場合にプロ
セッサコアによるデータメモリのアクセス動作に影響を
与えることになるだけで、基本的にはプロセッサコアの
動作に影響を与えることが少ないが、データメモリへの
アクセス信号をすべてプロセッサに入力することが必要
であるため、プロセッサの端子数が多くなるという問題
がある。
た場合には、データが規則的に格納されることになる。
この際、DMAで使用されるアドレス発生器には、2つ
以上のアドレス修飾機能を持つ場合もあるが、DMAの
転送中にはそのうちの1つのみが選択されることにな
り、転送の途中でその値を変更することはできず、外部
から入力データを格納する自由度が低い。プロセッサコ
アが処理する命令によっては、規則的に並んだデータよ
りも、そうではないデータの場合が処理の面で有利にな
る場合がある。このような場合に、データ配列を変更し
ないで処理を実行するにしても、プロセッサコアがデー
タ配列が最適となるように配列を並べ替える場合でもス
テップ数の増加を招くことになり、データ処理の効率が
低下する。
には、DMAの場合と異なり、データの格納の配列には
自由度が高い。しかしながら、データメモリを外部につ
けることによってアクセスを行う信号を全てプロセッサ
外部に出力する必要があり、端子数が増加するという問
題がある。また、内部のデータメモリとは別に外部のデ
ータメモリを設けてデータ転送を行っているので、プロ
セッサコアの処理と外部からのデータ入出力のためのデ
ータ転送とを並列的に実行することができ、プロセッサ
コアの動作に影響を与えることはないが、プロセッサの
処理速度に比べて外部で使用されるデータメモリのアク
セススピードは遅く、プロセッサが使用するためにはメ
モリアクセスウエイトを使用する必要がある。このこと
によってプロセッサのデータ処理の効率は大きく損なわ
れる。
セッサコアの処理に影響を与えることが少なく、しかも
データメモリへのアクセスのために外部に設ける端子数
を削減することができるプロセッサを提供することであ
る。また、本発明の第2の目的は、外部からの入力デー
タを格納する自由度が高いプロセッサを提供することで
ある。
外部とプロセッサとのデータ入出力をプロセッサコアの
処理に全く影響を与えるがことなく、しかもデータメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができるプロセッサを提供することである。また、
本発明の第4の目的は、処理効率を高めることができる
プロセッサを提供することである。
プロセッサは、半導体集積回路で一体形成されるプロセ
ッサであって、第1のアドレスを出力するとともにデー
タの書き込みまたは読み出しを指示する第1の書き込み
/読み出し制御信号を出力するプロセッサコアと、外部
よりデータを入出力するための第1の端子と、外部より
データの書き込みまたは読み出しを指示する第2の読み
出し/書き込み制御信号を入力するための第2の端子
と、第2のアドレスを出力し、第2の読み出し/書き込
み制御信号がアクティブとなったときに第2のアドレス
を更新するアドレス生成手段と、第1の書き込み/読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第1のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第2の書き込
み/読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第2のアドレスを入力とし
て第1の端子との間でデータの受け渡しを行うデータメ
モリとを備えている。
力される第1の書き込み/読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
1のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第2の
端子より入力される第2の書き込み/読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第2のアドレスを入力としてデータメモリと
第1の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第2のアドレスが更新さ
れる。
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。本発明の請求項2記載のプロセ
ッサは、半導体集積回路で一体形成されるプロセッサで
あって、第1のアドレスを出力するとともにデータの書
き込みまたは読み出しを指示する第1の書き込み/読み
出し制御信号を出力するプロセッサコアと、外部よりデ
ータを入出力するための第1の端子と、外部よりデータ
の書き込みまたは読み出しを指示する第2の読み出し/
書き込み制御信号を入力するための第2の端子と、外部
よりアドレス更新を指示するアドレス更新指示信号を入
力するための第3の端子と、第2のアドレスを出力し、
第2の読み出し/書き込み制御信号およびアドレス更新
指示信号の何れか一方がアクティブとなったときに第2
のアドレスを更新するアドレス生成手段と、第1の書き
込み/読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第1のアドレスを入力とし
てプロセッサコアとの間でデータの受け渡しを行い、第
2の書き込み/読み出し制御信号がアクティブとなった
ときにアドレス生成手段から与えられる第2のアドレス
を入力として第1の端子との間でデータの受け渡しを行
うデータメモリとを備えている。
力される第1の書き込み/読み出し制御信号がアクティ
ブとなったときには、プロセッサコアから与えられる第
1のアドレスを入力としてデータメモリとプロセッサコ
アとの間でデータの受け渡しが行われる。また、第2の
端子より入力される第2の書き込み/読み出し制御信号
がアクティブとなったときには、アドレス生成手段から
与えられる第2のアドレスを入力としてデータメモリと
第1の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第2のアドレスが更新さ
れる。また、第3の端子より入力されるアドレス更新指
示信号がアクティブとなったときには、アドレス生成手
段における第2のアドレスが更新される。
めのアドレス生成手段を設けたことにより、プロセッサ
コアの処理に影響を与えることが少なく、しかもアドレ
ス生成手段を半導体集積回路に内蔵したことにより、デ
ータメモリへのアクセスのために外部に設ける端子数を
削減することができる。また、アドレス更新指示信号に
よって、データメモリのアクセスを行わずに第2のアド
レスを更新することを可能としたので、不規則に並んだ
アドレスにデータを書き込むこと、ならびに不規則にデ
ータが格納されている場合において各データを読み出す
ことが可能となり、外部からのデータを格納する自由度
を高くすることができる。そのため、プロセッサコアの
処理効率を高くすることができる。
求項1または請求項2記載のプロセッサにおいて、アド
レス生成手段を、第2のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第2のアドレスが所定値ずつ更新されることになる。
導体集積回路で一体形成されるプロセッサであって、第
1のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第1の書き込み/読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第1の端子と、外部よりデータの書き込み
または読み出しを指示する第2の読み出し/書き込み制
御信号を入力するための第2の端子と、第2のアドレス
を出力し、第2の読み出し/書き込み制御信号がアクテ
ィブとなったときに第2のアドレスを更新するアドレス
生成手段と、第1の書き込み/読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
1のアドレスを入力としてプロセッサコアとの間でデー
タの受け渡しを行い、第2の書き込み/読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第2のアドレスを入力として第1の端子との間
でデータの受け渡しを行う第1のデータメモリと、第1
のデータメモリと同一アドレス空間にマッピングされ、
第1の書き込み/読み出し制御信号がアクティブとなっ
たときにプロセッサコアから与えられる第1のアドレス
を入力としてプロセッサコアとの間でデータの受け渡し
を行い、第2の書き込み/読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第2
のアドレスを入力として第1の端子との間でデータの受
け渡しを行う第2のデータメモリと、プロセッサコアか
ら与えられるアクセス対象選択制御信号の一方の状態に
対応して、第1の書き込み/読み出し制御信号がアクテ
ィブとなったときにプロセッサコアから与えられる第1
のアドレスを入力とするプロセッサコアとの間のデータ
の受け渡しを第1のデータメモリに行わせ、プロセッサ
コアから与えられるアクセス対象選択制御信号の他方の
状態に対応して、第2の書き込み/読み出し制御信号が
アクティブとなったときにアドレス生成手段から与えら
れる第2のアドレスを入力とする第1の端子との間のデ
ータの受け渡しを第1のデータメモリに行わせる第1の
選択回路と、プロセッサコアから与えられるアクセス対
象選択制御信号の一方の状態に対応して、第2の書き込
み/読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第2のアドレスを入力とす
る第1の端子との間のデータの受け渡しを第2のデータ
メモリに行わせ、プロセッサコアから与えられるアクセ
ス対象選択制御信号の他方の状態に対応して、第1の書
き込み/読み出し制御信号がアクティブとなったときに
プロセッサコアから与えられる第1のアドレスを入力と
するプロセッサコアとの間のデータの受け渡しを第2の
データメモリに行わせる第2の選択回路とを備えてい
る。
信号が一方の状態になっている場合は、第1の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第1の書き込み/読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第1のアド
レスを入力として第1のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第2の選択回路が第1および第2の端子とアドレス
生成手段とを選択し、第2の端子より入力される第2の
書き込み/読み出し制御信号がアクティブとなったとき
にアドレス生成手段から与えられる第2のアドレスを入
力として第2のデータメモリと第1の端子との間でデー
タの受け渡しが行われるとともに、アドレス生成手段に
おける第2のアドレスが更新される。
状態になっている場合は、第1の選択回路が第1および
第2の端子とアドレス生成手段とを選択し、第2の端子
より入力される第2の書き込み/読み出し制御信号がア
クティブとなったときにアドレス生成手段から与えられ
る第2のアドレスを入力として第1のデータメモリと第
1の端子との間でデータの受け渡しが行われるととも
に、アドレス生成手段における第2のアドレスが更新さ
れる。またこのときに、第2の選択回路がプロセッサコ
アを選択し、プロセッサコアより出力される第1の書き
込み/読み出し制御信号がアクティブとなったときにプ
ロセッサコアから与えられる第1のアドレスを入力とし
て第2のデータメモリとプロセッサコアとの間でデータ
の受け渡しが行われる。
1および第2のデータメモリと、アドレス生成手段と、
第1および第2の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第1および第2のデータメ
モリと、アドレス生成手段と、第1および第2の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第1および第2のデータメモリ
ともに、半導体集積回路に内蔵しているため、第1およ
び第2のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
導体集積回路で一体形成されるプロセッサであって、第
1のアドレスを出力するとともにデータの書き込みまた
は読み出しを指示する第1の書き込み/読み出し制御信
号を出力するプロセッサコアと、外部よりデータを入出
力するための第1の端子と、外部よりデータの書き込み
または読み出しを指示する第2の読み出し/書き込み制
御信号を入力するための第2の端子と、外部よりアドレ
ス更新を指示するアドレス更新指示信号を入力するため
の第3の端子と、第2のアドレスを出力し、第2の読み
出し/書き込み制御信号およびアドレス更新指示信号の
何れか一方がアクティブとなったときに第2のアドレス
を更新するアドレス生成手段と、第1の書き込み/読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第1のアドレスを入力としてプロセッ
サコアとの間でデータの受け渡しを行い、第2の書き込
み/読み出し制御信号がアクティブとなったときにアド
レス生成手段から与えられる第2のアドレスを入力とし
て第1の端子との間でデータの受け渡しを行う第1のデ
ータメモリと、第1のデータメモリと同一アドレス空間
にマッピングされ、第1の書き込み/読み出し制御信号
がアクティブとなったときにプロセッサコアから与えら
れる第1のアドレスを入力としてプロセッサコアとの間
でデータの受け渡しを行い、第2の書き込み/読み出し
制御信号がアクティブとなったときにアドレス生成手段
から与えられる第2のアドレスを入力として第1の端子
との間でデータの受け渡しを行う第2のデータメモリ
と、プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、第1の書き込み/読み
出し制御信号がアクティブとなったときにプロセッサコ
アから与えられる第1のアドレスを入力とするプロセッ
サコアとの間のデータの受け渡しを第1のデータメモリ
に行わせ、プロセッサコアから与えられるアクセス対象
選択制御信号の他方の状態に対応して、第2の書き込み
/読み出し制御信号がアクティブとなったときにアドレ
ス生成手段から与えられる第2のアドレスを入力とする
第1の端子との間のデータの受け渡しを第1のデータメ
モリに行わせる第1の選択回路と、プロセッサコアから
与えられるアクセス対象選択制御信号の一方の状態に対
応して、第2の書き込み/読み出し制御信号がアクティ
ブとなったときにアドレス生成手段から与えられる第2
のアドレスを入力とする第1の端子との間のデータの受
け渡しを第2のデータメモリに行わせ、プロセッサコア
から与えられるアクセス対象選択制御信号の他方の状態
に対応して、第1の書き込み/読み出し制御信号がアク
ティブとなったときにプロセッサコアから与えられる第
1のアドレスを入力とするプロセッサコアとの間のデー
タの受け渡しを第2のデータメモリに行わせる第2の選
択回路とを備えている。
信号が一方の状態になっている場合は、第1の選択回路
がプロセッサコアを選択し、プロセッサコアから出力さ
れる第1の書き込み/読み出し制御信号がアクティブと
なったときにプロセッサコアから与えられる第1のアド
レスを入力として第1のデータメモリとプロセッサコア
との間でデータの受け渡しが行われる。またこのとき
に、第2の選択回路が第1,第2および第3の端子とア
ドレス生成手段とを選択し、第2の端子より入力される
第2の書き込み/読み出し制御信号がアクティブとなっ
たときにアドレス生成手段から与えられる第2のアドレ
スを入力として第2のデータメモリと第1の端子との間
でデータの受け渡しが行われるとともに、アドレス生成
手段における第2のアドレスが更新され、第3の端子よ
り入力されるアドレス更新指示信号がアクティブとなっ
たときにアドレス生成手段における第2のアドレスが更
新される。
状態になっている場合は、第1の選択回路が第1,第2
および第3の端子とアドレス生成手段とを選択し、第2
の端子より入力される第2の書き込み/読み出し制御信
号がアクティブとなったときにアドレス生成手段から与
えられる第2のアドレスを入力として第1のデータメモ
リと第1の端子との間でデータの受け渡しが行われると
ともに、アドレス生成手段における第2のアドレスが更
新され、第3の端子より入力されるアドレス更新指示信
号がアクティブとなったときにアドレス生成手段におけ
る第2のアドレスが更新される。またこのときに、第2
の選択回路がプロセッサコアを選択し、プロセッサコア
から出力される第1の書き込み/読み出し制御信号がア
クティブとなったときにプロセッサコアから与えられる
第1のアドレスを入力として第2のデータメモリとプロ
セッサコアとの間でデータの受け渡しが行われる。
1および第2のデータメモリと、アドレス生成手段と、
第1および第2の選択回路を設けたので、外部からのデ
ータ入出力とプロセッサコアの処理とを並列に実行する
ことが可能となり、プロセッサコアの処理に全く影響を
与えることがなく、しかも、第1および第2のデータメ
モリと、アドレス生成手段と、第1および第2の選択回
路を半導体集積回路に内蔵したことにより、データメモ
リへのアクセスのために外部に設ける端子数を削減する
ことができる。さらに、第1および第2のデータメモリ
ともに、半導体集積回路に内蔵しているため、第1およ
び第2のデータメモリのアクセスを高速に実行すること
が可能となり、プロセッサコアにメモリアクセスウエイ
トを設定することが必要なくなり、処理効率を高めるこ
とができる。
ータメモリのアクセスを行わずに第2のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
求項4または請求項5記載のプロセッサにおいて、アド
レス生成手段を、第2のアドレスを保持するレジスタ
と、このレジスタの値を所定値だけ増加させるアドレス
更新用の加算器とで構成している。この構成によると、
第2のアドレスが所定値ずつ更新されることになる。
法は、請求項1,2,4または5のプロセッサにおける
データメモリをアクセスする方法であり、第2の端子か
ら第2の書き込み/読み出し制御信号を入力する第1の
ステップと、第1のステップにより入力された第2の書
き込み/読み出し制御信号に従って、予め保持した第2
のアドレスをデータメモリに供給すると同時に、第2の
アドレスの値を更新する第2のステップと、第2のステ
ップにより与えられる第2のアドレスでデータメモリを
アクセスし、データメモリと第2の端子との間でデータ
を入出力する第3のステップとを含む。
を参照しながら説明する。 〔第1の実施の形態〕図1に本発明の第1の実施の形態
におけるプロセッサのブロック図を示す。図1におい
て、データメモリ100は、アドレスバス20を通して
第1のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示するリードイネーブル信号22また
はライトイネーブル信号23を出力するプロセッサ20
0とデータバス21で接続され、外部端子201とデー
タバス11で接続されている。
でアクセスする場合はアドレスバス20を利用し、外部
端子201からのアクセスを行う場合はアドレス発生器
202のアドレスバス10からの出力を利用する。プロ
セッサ外部からのアクセスとプロセッサコア200から
のアクセスが重なった場合のためにデータメモリ100
の入出力部には調停回路204を設置しておく。
トイネーブル信号(特許請求の範囲における書き込み制
御信号に対応し、以下、WEと略す)12やリードイネ
ーブル信号(特許請求の範囲における読み出し制御信号
に対応し、以下、REと略す)13の立ち上がりエッジ
を検出するエッジ検出回路203からのエッジ検出信号
51を受けてアドレスの値を+1増加させる機構を持
つ。
回路203とで特許請求の範囲における、第2のアドレ
スを出力し、第2の読み出し/書き込み制御信号がアク
ティブとなったときに第2のアドレスを更新するアドレ
ス生成手段、つまりアドレスポインタを構成している。
また、外部端子201の中のINC信号14の立ち上が
りエッジを検出することによって、データメモリ100
にアクセスすることなく、アドレス発生器202の出力
値21を1増加させることができる。
バス11に対応したDIO端子が特許請求の範囲におけ
る、外部よりデータを入出力するための第1の端子に相
当する。また、WE信号またはRE信号に対応したWE
端子またはRE端子が特許請求の範囲における、外部よ
りデータの書き込みまたは読み出しを指示する第2の読
み出し/書き込み制御信号を入力するための第2の端子
に相当する。また、アドレス制御(以下、INCと略
す)信号に対応したINC端子が特許請求の範囲におけ
る、外部よりアドレス更新を指示するアドレス更新指示
信号を入力するための第3の端子に相当する。
ーブル信号22またはライトイネーブル信号23がアク
ティブとなったときにプロセッサコア200からアドレ
スバス20を通して与えられる第1のアドレスを入力と
してプロセッサコア200との間でデータの受け渡しを
行い、第2のライトイネーブル信号12またはリードイ
ネーブル信号13がアクティブとなったときにアドレス
発生器202からアドレスバス10を通して与えられる
第2のアドレスを入力としてDIO端子との間でデータ
の受け渡しを行う。
2に示す。アドレス発生器202は、レジスタ300と
加算器301と選択回路302とからなる。外部端子2
01のINC端子からのINC信号14のエッジを検出
した時、あるいはWE端子またはRE端子のエッジを検
出した時に、エッジ検出回路203から出力されるエッ
ジ検出信号51がイネーブルになるが、このエッジ検出
信号51がイネーブルになった場合に、選択回路302
は加算器301の出力ラインであるデータバス52を選
択し、レジスタ300が加算器301のデータバス52
のデータ、つまり加算結果を格納する。プロセッサコア
200からのアクセスによって、このレジスタ300の
値を設定する場合には、ライト信号54をイネーブルに
することによって、選択回路301はデータバス53の
値を選択し、レジスタ300がデータバス53の値を格
納する。
行われる。エッジ検出回路203によってエッジを検出
した次のマシンサイクルにエッジ検出信号51をイネー
ブルにする。アドレス発生器202に内蔵されている選
択回路301はエッジ検出信号51がイネーブルとなる
ことによって加算器301の出力ラインであるデータバ
ス52を選択し、アドレスレジスタ300は、制御信号
51によってデータバス21の出力に1を加算した値が
出力されているデータバス52上のデータを格納する。
レスレジスタ300を設定する場合はプロセッサコア2
00がライト信号54をイネーブルにし、プロセッサコ
ア200が設定する値をデータバス52に出力する。こ
れを受けて、アドレス発生器202に内蔵されている選
択回路302はデータバス53を選択し、アドレスレジ
スタ300は、データバス53のデータを格納する。デ
ータメモリアクセスを行わずにアドレスだけを1増加さ
せる場合は次のような動作で行われる。INC端子の立
ち上がりエッジをエッジ検出回路203によって検出す
る。エッジが検出された場合、次のマシンサイクルでエ
ッジ検出信号51をイネーブル状態にする。これを受け
てアドレス発生器202に内蔵される選択回路302が
データバス52を選択し、アドレスレジスタ300が出
力されているアドレスバス21の値を1加算した値が出
力されているデータバス52の値を格納する。
サ外部からのアクセスがあった時のタイミングチャート
の例を図3に示す。動作の例として、外部入出力回路か
ら外部端子201を経由してデータメモリ100へとデ
ータを書き込んでいる。データメモリ100は、プロセ
ッサ200のシステムクロックに同期させて動かす必要
があるので、外部からのWE信号は、その立ち上がりエ
ッジを検出して、一度プロセッサコア200のシステム
クロックとの同期を取ってデータメモリ100へ出力し
ている。また、これと同様の信号を利用することでアド
レスの更新を行っている。アドレスの更新はデータメモ
リ100へのアクセスが終了して後実施する。
00に格納されるデータの配列を図4に示す。例として
外部入出力装置のデータはデータメモリ100の先頭か
ら書き込まれるとしている。このとき、外部入出力装置
からデータメモリ100へ格納されているデータは先頭
アドレスから順番に並んでいく。転送の途中でINC信
号の立ち上がりエッジが検出された場合はデータは書き
込まれずにアドレスが1増加するので、データの格納さ
れていないアドレスが存在することになる。図4のアド
レス2,5がこれに対応する。
部とのデータ入出力を行うためのアドレス生成手段とし
てアドレス発生器202およびエッジ検出回路203を
設けたことにより、プロセッサコア200の処理に影響
を与えることが少なく、しかもアドレス発生器202お
よびエッジ検出回路203を半導体集積回路に内蔵した
ことにより、データメモリ100へのアクセスのために
外部に設ける端子数を削減することができる。
100のアクセスを行わずに第2のアドレスを更新する
ことを可能としたので、不規則に並んだアドレスにデー
タを書き込むこと、ならびに不規則にデータが格納され
ている場合において各データを読み出すことが可能とな
り、外部からの入力データを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
の実施の形態におけるプロセッサのブロック図を示す。
この実施の形態のプロセッサには、半導体集積回路で一
体化されていて、同一のアドレス空間にマッピングされ
た2個以上のデータメモリ(本例では2個のデータメモ
リとする)100,101が存在し、データメモリ10
0とデータメモリ101に対するアクセス信号(データ
バス21のデータ入出力、アドレスバス20のアドレス
入力、RE信号22、WE信号23など)を、プロセッ
サコア200からの出力と外部端子201からの出力と
から選択する選択回路205、206を設ける。
対象制御信号55によって、一方がプロセッサコア20
0のアクセス専用として動作する場合には、他方のデー
タメモリが外部とのデータ入出力専用として動作するよ
うに設定されている。上記の第1の選択回路205は、
プロセッサコア200から与えられるアクセス対象選択
制御信号55の一方の状態(例えば、ハイレベル)に対
応して、リードイネーブル信号22またはライトイネー
ブル信号23がアクティブとなったときにプロセッサコ
ア200のアドレスバス20から与えられる第1のアド
レスを入力とするプロセッサコア200との間のデータ
の受け渡しを第1のデータメモリ100に行わせ、プロ
セッサコア200から与えられるアクセス対象選択制御
信号55の他方の状態(例えば、ローレベル)に対応し
て、ライトイネーブル信号12またはリードイネーブル
信号13がアクティブとなったときにアドレス発生器2
02のアドレスバス10から与えられる第2のアドレス
を入力とするDIO端子との間のデータの受け渡しを第
1のデータメモリ100に行わせる。
サコア200から与えられるアクセス対象選択制御信号
55の一方の状態に対応して、ライトイネーブル信号1
2またはリードイネーブル信号13がアクティブとなっ
たときにアドレス発生器202のアドレスバス10から
与えられる第2のアドレスを入力とするDIO端子との
間のデータの受け渡しを第2のデータメモリ101に行
わせ、プロセッサコア200から与えられるアクセス対
象選択制御信号55の他方の状態に対応して、リードイ
ネーブル信号22またはライトイネーブル信号23がア
クティブとなったときにプロセッサコア200のアドレ
スバス20から与えられる第1のアドレスを入力とする
プロセッサコア200との間のデータの受け渡しを第2
のデータメモリ101に行わせる。
セッサ外部とのデータ入出力専用として設定されている
とする。外部入出力回路とのアクセスを行うデータメモ
リ100は、第1の実施の形態と同じようにアドレス、
データ、制御信号(WE,RE)の供給を受け、アクセ
スを実行する。また、プロセッサコア200はプロセッ
サコア200の専用として設けられているデータメモリ
101へのアクセスを行って処理を実行していく。この
2つの動作は互いに影響をすることなく並列に実行され
る。
からの転送が終了し、プロセッサが内蔵している他のデ
ータメモリ101の処理を終了したところで、プロセッ
サコア200とのアクセス専用としていたデータメモリ
101と外部との入出力専用としていたデータメモリ1
00を入れ替えるために、アクセス対象選択制御信号5
5のレベルを反転する。
ータメモリ100とデータメモリ101はアクセスを行
う対象を入れ替える。データメモリ101はこれまでデ
ータメモリ100が行っていた動作と同様にアドレスの
供給をアドレス発生器202から、データ入出力を外部
端子201とのデータバス11で、アクセス信号を外部
端子201からの入力によってアクセスを実行する。一
方、データメモリ100はプロセッサコア200からの
要求によってアクセスを実行する。
間を有する第1および第2のデータメモリ100,10
1と、アドレス生成手段としてのアドレス発生器202
およびエッジ検出回路203と、第1および第2の選択
回路205,206を設けたので、外部からのデータ入
出力とプロセッサコア200の処理とを並列に実行する
ことが可能となり、プロセッサコア200の処理に全く
影響を与えることがない。しかも、第1および第2のデ
ータメモリ100,101と、アドレス発生器202お
よびエッジ検出回路203と、第1および第2の選択回
路205,206を半導体集積回路に内蔵したことによ
り、第1および第2のデータメモリ100,101への
アクセスのために外部に設ける端子数を削減することが
できる。さらに、第1および第2のデータメモリ10
0,101ともに、半導体集積回路に内蔵しているた
め、第1および第2のデータメモリ100,101のア
クセスを高速に実行することが可能となり、プロセッサ
コア100にメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
100,101のアクセスを行わずに第2のアドレスを
更新することが可能となることで、不規則に並んだアド
レスにデータを書き込むこと、ならびに不規則にデータ
が格納されている場合において各データを読み出すこと
が可能となり、外部からのデータを格納する自由度を高
くすることができる。そのため、プロセッサコア100
の処理効率を高くすることができる。
取ることで、アドレス発生器202に加えてデータメモ
リ100または101もプロセッサコア100からのア
クセスから分離してプロセッサ外部とのデータ入出力を
行い、必要になった時点でプロセッサコア100のメモ
リマップに組み入れることで、バス調停回路を使用する
必要がなくなり、プロセッサ処理に影響を与えることが
無い。
生器202から出力されるアドレスバス21を制御する
ためのイベントをWE信号、RE信号、INC信号の立
ち上がりエッジとしたが、その他のイベントによって制
御することも可能である。また、この実施の形態ではア
ドレスの制御信号を1本として、その制御はアドレスの
1増加としたが、アドレスの制御信号を複数用意して複
数のレジスタとの加算を行うことで、増加させる値を複
数の値の中から選択できるようにしてもよい。また、ア
ドレスレジスタ300の設定範囲を定めるレジスタを設
け、その範囲を超えることになった時には、初期値を設
定しているレジスタから自動的にロードさせることがで
きるようにしてもよい。
れば、外部とのデータ入出力を行うためのアドレス生成
手段を設けたことにより、プロセッサコアの処理に影響
を与えることが少なく、しかもアドレス生成手段を半導
体集積回路に内蔵したことにより、データメモリへのア
クセスのために外部に設ける端子数を削減することがで
きる。
ば、外部とのデータ入出力を行うためのアドレス生成手
段を設けたことにより、プロセッサコアの処理に影響を
与えることが少なく、しかもアドレス生成手段を半導体
集積回路に内蔵したことにより、データメモリへのアク
セスのために外部に設ける端子数を削減することができ
る。
ータメモリのアクセスを行わずに第2のアドレスを更新
することを可能としたので、不規則に並んだアドレスに
データを書き込むこと、ならびに不規則にデータが格納
されている場合において各データを読み出すことが可能
となり、外部からのデータを格納する自由度を高くする
ことができる。そのため、プロセッサコアの処理効率を
高くすることができる。
ば、 本発明の請求項6記載のプロセッサによれば、レ
ジスタと加算器とからなる簡単な構成で、第2のアドレ
スの所定値ずつ更新を行うことができる。本発明の請求
項4記載のプロセッサによれば、同一アドレス空間を有
する第1および第2のデータメモリと、アドレス生成手
段と、第1および第2の選択回路を設けたので、外部か
らのデータ入出力とプロセッサコアの処理とを並列に実
行することが可能となり、プロセッサコアの処理に全く
影響を与えることがなく、しかも、第1および第2のデ
ータメモリと、アドレス生成手段と、第1および第2の
選択回路を半導体集積回路に内蔵したことにより、デー
タメモリへのアクセスのために外部に設ける端子数を削
減することができる。さらに、第1および第2のデータ
メモリともに、半導体集積回路に内蔵しているため、第
1および第2のデータメモリのアクセスを高速に実行す
ることが可能となり、プロセッサコアにメモリアクセス
ウエイトを設定することが必要なくなり、処理効率を高
めることができる。
ば、同一アドレス空間を有する第1および第2のデータ
メモリと、アドレス生成手段と、第1および第2の選択
回路を設けたので、外部からのデータ入出力とプロセッ
サコアの処理とを並列に実行することが可能となり、プ
ロセッサコアの処理に全く影響を与えることがなく、し
かも、第1および第2のデータメモリと、アドレス生成
手段と、第1および第2の選択回路を半導体集積回路に
内蔵したことにより、データメモリへのアクセスのため
に外部に設ける端子数を削減することができる。さら
に、第1および第2のデータメモリともに、半導体集積
回路に内蔵しているため、第1および第2のデータメモ
リのアクセスを高速に実行することが可能となり、プロ
セッサコアにメモリアクセスウエイトを設定することが
必要なくなり、処理効率を高めることができる。
ータメモリのアクセスを行わずに第2のアドレスを更新
することが可能となることで、不規則に並んだアドレス
にデータを書き込むこと、ならびに不規則にデータが格
納されている場合において各データを読み出すことが可
能となり、外部からのデータを格納する自由度を高くす
ることができる。そのため、プロセッサコアの処理効率
を高くすることができる。
ば、レジスタと加算器とからなる簡単な構成で、第2の
アドレスの所定値ずつ更新を行うことができる。
を示すブロック図である。
ドレス発生器202の構成を示すブロック図である。
を示すタイムチャートである。
の配列のイメージを示す概略図である。
を示すブロック図である。
図である。
示すメモリ格納の配列のイメージを示す概略図である。
示すメモリ格納の配列のイメージを示す概略図である。
ク図である。
Claims (7)
- 【請求項1】 半導体集積回路で一体形成されるプロセ
ッサであって、 第1のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第1の書き込み/読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第1の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
2の読み出し/書き込み制御信号を入力するための第2
の端子と、 第2のアドレスを出力し、前記第2の読み出し/書き込
み制御信号がアクティブとなったときに前記第2のアド
レスを更新するアドレス生成手段と、 前記第1の書き込み/読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
1のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第2の書き込み/読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第2のアドレスを入力として
前記第1の端子との間でデータの受け渡しを行うデータ
メモリとを備えたプロセッサ。 - 【請求項2】 半導体集積回路で一体形成されるプロセ
ッサであって、 第1のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第1の書き込み/読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第1の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
2の読み出し/書き込み制御信号を入力するための第2
の端子と、 外部よりアドレス更新を指示するアドレス更新指示信号
を入力するための第3の端子と、 第2のアドレスを出力し、前記第2の読み出し/書き込
み制御信号および前記アドレス更新指示信号の何れか一
方がアクティブとなったときに前記第2のアドレスを更
新するアドレス生成手段と、 前記第1の書き込み/読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
1のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第2の書き込み/読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第2のアドレスを入力として
前記第1の端子との間でデータの受け渡しを行うデータ
メモリとを備えたプロセッサ。 - 【請求項3】 アドレス生成手段を、第2のアドレスを
保持するレジスタと、このレジスタの値を所定値だけ増
加させるアドレス更新用の加算器とで構成している請求
項1または2記載のプロセッサ。 - 【請求項4】 半導体集積回路で一体形成されるプロセ
ッサであって、 第1のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第1の書き込み/読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第1の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
2の読み出し/書き込み制御信号を入力するための第2
の端子と、 第2のアドレスを出力し、前記第2の読み出し/書き込
み制御信号がアクティブとなったときに前記第2のアド
レスを更新するアドレス生成手段と、 前記第1の書き込み/読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
1のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第2の書き込み/読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第2のアドレスを入力として
前記第1の端子との間でデータの受け渡しを行う第1の
データメモリと、 前記第1のデータメモリと同一アドレス空間にマッピン
グされ、前記第1の書き込み/読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第1のアドレスを入力として前記プロセッサコア
との間でデータの受け渡しを行い、前記第2の書き込み
/読み出し制御信号がアクティブとなったときに前記ア
ドレス生成手段から与えられる前記第2のアドレスを入
力として前記第1の端子との間でデータの受け渡しを行
う第2のデータメモリと、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第1の書き込み/
読み出し制御信号がアクティブとなったときに前記プロ
セッサコアから与えられる前記第1のアドレスを入力と
する前記プロセッサコアとの間のデータの受け渡しを前
記第1のデータメモリに行わせ、前記プロセッサコアか
ら与えられるアクセス対象選択制御信号の他方の状態に
対応して、前記第2の書き込み/読み出し制御信号がア
クティブとなったときに前記アドレス生成手段から与え
られる前記第2のアドレスを入力とする前記第1の端子
との間のデータの受け渡しを前記第1のデータメモリに
行わせる第1の選択回路と、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第2の書き込み/
読み出し制御信号がアクティブとなったときに前記アド
レス生成手段から与えられる前記第2のアドレスを入力
とする前記第1の端子との間のデータの受け渡しを前記
第2のデータメモリに行わせ、前記プロセッサコアから
与えられるアクセス対象選択制御信号の他方の状態に対
応して、前記第1の書き込み/読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第1のアドレスを入力とする前記プロセッサコア
との間のデータの受け渡しを前記第2のデータメモリに
行わせる第2の選択回路とを備えたプロセッサ。 - 【請求項5】 半導体集積回路で一体形成されるプロセ
ッサであって、 第1のアドレスを出力するとともにデータの書き込みま
たは読み出しを指示する第1の書き込み/読み出し制御
信号を出力するプロセッサコアと、 外部よりデータを入出力するための第1の端子と、 外部よりデータの書き込みまたは読み出しを指示する第
2の読み出し/書き込み制御信号を入力するための第2
の端子と、 外部よりアドレス更新を指示するアドレス更新指示信号
を入力するための第3の端子と、 第2のアドレスを出力し、前記第2の読み出し/書き込
み制御信号および前記アドレス更新指示信号の何れか一
方がアクティブとなったときに前記第2のアドレスを更
新するアドレス生成手段と、 前記第1の書き込み/読み出し制御信号がアクティブと
なったときに前記プロセッサコアから与えられる前記第
1のアドレスを入力として前記プロセッサコアとの間で
データの受け渡しを行い、前記第2の書き込み/読み出
し制御信号がアクティブとなったときに前記アドレス生
成手段から与えられる前記第2のアドレスを入力とする
前記第1の端子との間でデータの受け渡しを行う第1の
データメモリと、 前記第1のデータメモリと同一アドレス空間にマッピン
グされ、前記第1の書き込み/読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第1のアドレスを入力として前記プロセッサコア
との間でデータの受け渡しを行い、前記第2の書き込み
/読み出し制御信号がアクティブとなったときに前記ア
ドレス生成手段から与えられる前記第2のアドレスを入
力とする前記第1の端子との間でデータの受け渡しを行
う第2のデータメモリと、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第1の書き込み/
読み出し制御信号がアクティブとなったときに前記プロ
セッサコアから与えられる前記第1のアドレスを入力と
する前記プロセッサコアとの間のデータの受け渡しを前
記第1のデータメモリに行わせ、前記プロセッサコアか
ら与えられるアクセス対象選択制御信号の他方の状態に
対応して、前記第2の書き込み/読み出し制御信号がア
クティブとなったときに前記アドレス生成手段から与え
られる前記第2のアドレスを入力とする前記第1の端子
との間のデータの受け渡しを前記第1のデータメモリに
行わせる第1の選択回路と、 前記プロセッサコアから与えられるアクセス対象選択制
御信号の一方の状態に対応して、前記第2の書き込み/
読み出し制御信号がアクティブとなったときに前記アド
レス生成手段から与えられる前記第2のアドレスを入力
とする前記第1の端子との間のデータの受け渡しを前記
第2のデータメモリに行わせ、前記プロセッサコアから
与えられるアクセス対象選択制御信号の他方の状態に対
応して、前記第1の書き込み/読み出し制御信号がアク
ティブとなったときに前記プロセッサコアから与えられ
る前記第1のアドレスを入力とする前記プロセッサコア
との間のデータの受け渡しを前記第2のデータメモリに
行わせる第2の選択回路とを備えたプロセッサ。 - 【請求項6】 アドレス生成手段を、第2のアドレスを
保持するレジスタと、このレジスタの値を所定値だけ増
加させるアドレス更新用の加算器とで構成している請求
項4または5記載のプロセッサ。 - 【請求項7】 請求項1,2,4または5記載のプロセ
ッサにおけるデータメモリをアクセスするメモリアクセ
ス方法であって、 第2の端子から第2の書き込み/読み出し制御信号を入
力する第1のステップと、 前記第1のステップにより入力された前記第2の書き込
み/読み出し制御信号に従って、予め保持した第2のア
ドレスをデータメモリに供給すると同時に、前記第2の
アドレスの値を更新する第2のステップと、 前記第2のステップにより与えられる前記第2のアドレ
スで前記データメモリをアクセスし、前記データメモリ
と前記第2の端子との間でデータを入出力する第3のス
テップとを含むメモリアクセス方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19362897A JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19362897A JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1139278A true JPH1139278A (ja) | 1999-02-12 |
JP3691213B2 JP3691213B2 (ja) | 2005-09-07 |
Family
ID=16311112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19362897A Expired - Fee Related JP3691213B2 (ja) | 1997-07-18 | 1997-07-18 | プロセッサおよびメモリアクセス方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3691213B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002109526A (ja) * | 2000-10-02 | 2002-04-12 | Ricoh Co Ltd | 画像処理装置および画像形成装置 |
US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
-
1997
- 1997-07-18 JP JP19362897A patent/JP3691213B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002109526A (ja) * | 2000-10-02 | 2002-04-12 | Ricoh Co Ltd | 画像処理装置および画像形成装置 |
US7035982B2 (en) | 2001-09-27 | 2006-04-25 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
US7237072B2 (en) | 2001-09-27 | 2007-06-26 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
US7546425B2 (en) | 2001-09-27 | 2009-06-09 | Kabushiki Kaisha Toshiba | Data processor with a built-in memory |
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JP3691213B2 (ja) | 2005-09-07 |
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